JP5113961B2 - バイポーラmosfet素子 - Google Patents
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Description
1個以上の第2導電形のエミッタ領域が内部に設けられた第1導電形のベース領域をそれぞれ有する少なくとも1個のセル、
前記セルが内部に設けられた第2導電形の第1ウェル領域、
前記第1ウェル領域が内部に設けられた第1導電形の第2ウェル領域、
第2導電形のドリフト領域、
第1導電形のコレクタ領域、
コレクタ接点、
エミッタ領域と第1ウェル領域との間にMOSFETチャンネルが形成されるように前記ベース領域と連通された第1ゲート、及び
前記第1ウェル領域内に埋め込まれた少なくとも1個の埋込み領域を備えてなり、
素子の動作中に前記ベース領域と第1ウェル領域との接合における空乏領域が、前記第1ウェル領域と第2ウェル領域との接合へ向けて延び、前記第1ウェル領域の電圧を前記コレクタ接点の電圧上昇から実質的に遮断することにより、前記ベース領域と前記第2ウェル領域との間におけるMOSFETチャンネル形成を要さずに素子を遮断するように素子を編成し、且つ、前記空乏領域の延びを、埋込み領域が自己の構成要素として含む少なくとも1個のトランジスタの突き抜け(punch−through)により達成させるものである。
1個以上の第2導電形のエミッタ領域が内部に設けられた第1導電形のベース領域をそれぞれ有する少なくとも1個のセル、
前記セルが内部に設けられた第2導電形の第1ウェル領域、
前記第1ウェル領域が内部に設けられた第1導電形の第2ウェル領域、
第2導電形のドリフト領域、
第1導電形のコレクタ領域、
コレクタ接点、
エミッタ領域と第1ウェル領域との間にMOSFETチャンネルが形成されるように前記ベース領域と連通された第1ゲート、及び
前記第1ウェル領域内に埋め込まれた少なくとも1個の埋込み領域
を備えてなる半導体素子の運転方法において、
前記ベース領域と第1ウェル領域との接合における空乏領域が前記第1ウェル領域と第2ウェル領域との接合へ向けて延びるように電圧を前記素子に印加し、その結果として前記第1ウェル領域の電圧を前記コレクタ接点の電圧上昇から実質的に遮断することにより、前記ベース領域と前記第2ウェル領域との間におけるMOSFETチャンネル形成を要さずに素子を遮断し、且つ、前記空乏領域の延びを、自己の構成要素として前記埋込み領域を含む少なくとも1個のトランジスタの突き抜け(punch−through)により達成させるものである。
コレクタ接点、
第1導電形コレクタ領域、
第2導電形ドリフト領域、
少なくとも1個の第1導電形ウェル領域、
少なくとも1個の第2導電形ウェル領域、
少なくとも1個の第2導電形ウェル領域に対するエミッタ接点、及び
少なくとも1個の第1導電形ウェル領域を覆うゲート電極
を備えてなるJFETスイッチト・パワー半導体素子を提供する。
2…捕集領域
3…ドリフト領域
4…第2ウェル領域(P形)
5…第1ウェル領域(N形)
6…ベース領域(P形)
7…エミッタ領域(N形)
6…ベース領域(P形)
8…埋込み領域(P+形)
9…第2ゲート
10…エミッタ接点(陰極)
12…セル
13…ゲート機構
14…第1ゲート機構
15…酸化物層
16…エミッタ接点
20…埋込み領域
31…コレクタ
33…P形陽極
35…N形ドリフト領域
37…P形ウェル領域
39…N形ウェル領域
40…埋込み領域
41…上側表面
45…第1ゲート電極
47…第2ゲート電極
52…埋込み領域
55…P+形領域
57…第1ゲート電極領域
59…遷移領域
61…第2エミッタ
63…P+形エミッタ接点領域
65…延伸上端部
67…P+形接点領域
69…第2機構
70…エミッタ接点
71…P+形領域
72…N形領域
80…エミッタ領域
82…ベース領域
Claims (11)
- 1個以上の第2導電形のエミッタ領域が内部に設けられた第1導電形のベース領域をそれぞれ有する少なくとも1個のセル、
前記セルが内部に設けられた第2導電形の第1ウェル領域、
前記第1ウェル領域が内部に設けられた第1導電形の第2ウェル領域、
第2導電形のドリフト領域、
第1導電形のコレクタ領域、
コレクタ接点、
エミッタ領域と第1ウェル領域との間にMOSFETチャンネルが形成されるように前記ベース領域と連通された第1ゲート、及び
前記第1ウェル領域内に埋め込まれた少なくとも1個の埋込み領域を備えてなり、
素子の動作中に前記ベース領域と第1ウェル領域との接合における空乏領域が、前記第1ウェル領域と第2ウェル領域との接合へ向けて延び、前記第1ウェル領域の電圧を前記コレクタ接点の電圧上昇から実質的に遮断することにより、前記ベース領域と前記第2ウェル領域との間におけるMOSFETチャンネル形成を要さずに素子を遮断するように素子を編成し、且つ、前記空乏領域の延びを、埋込み領域が自己の構成要素として含む少なくとも1個のトランジスタの突き抜けにより達成させる半導体素子。 - 請求項1の半導体素子において、前記埋込み領域を第1導電形材料によって形成してなる半導体素子。
- 請求項1又は2の半導体素子において、更に
エミッタ接点と接触する第1導電形の領域、及び
第1導電形の領域と第2ウェルとの間に配設された第2導電形の領域を備え、
前記第2導電形の領域が第1ウェル領域を、第2ウェル、前記第2導電形の領域及び前記第1導電形の領域によって形成されるJFET機構中のドリフト領域へ接続してなる半導体素子。 - 請求項1から3の何れかの素子において、前記埋込み領域をエミッタ接点に接触させてなる半導体素子。
- 請求項4の素子において、前記埋込み領域を第1ゲートに接触させてなる半導体素子。
- 請求項4の素子において、前記埋込み領域を第1ウェル領域内に電気的に浮かせてカプセル化してなる半導体素子。
- 請求項4又は6の素子において、前記埋込み領域を実質上ベース領域の片側から反対側へ延在させてなる半導体素子。
- 請求項4又は6の素子において、複数の埋込み領域の積み重ねを含めてなる半導体素子。
- 請求項1から8の何れかの素子において、前記ベース領域と前記埋込み領域との間に延在する第1ウェル領域の一部分におけるドーピング濃度を、前記埋込み領域と前記第2ウェル領域との間に延在する第1ウェル領域の他部分におけるドーピング濃度と相違させてなる半導体素子。
- 1個以上の第2導電形のエミッタ領域が内部に設けられた第1導電形のベース領域をそれぞれ有する少なくとも1個のセル、
前記セルが内部に設けられた第2導電形の第1ウェル領域、
前記第1ウェル領域が内部に設けられた第1導電形の第2ウェル領域、
第2導電形のドリフト領域、
第1導電形のコレクタ領域、
コレクタ接点、
エミッタ領域と第1ウェル領域との間にMOSFETチャンネルが形成されるように前記ベース領域と連通された第1ゲート、及び
前記第1ウェル領域内に埋め込まれた少なくとも1個の埋込み領域を備えてなる半導体素子の運転方法において、
前記ベース領域と第1ウェル領域との接合における空乏領域が前記第1ウェル領域と第2ウェル領域との接合へ向けて延びるように電圧を前記素子に印加し、その結果として前記第1ウェル領域の電圧を前記コレクタ接点の電圧上昇から実質的に遮断することにより、前記ベース領域と前記第2ウェル領域との間におけるMOSFETチャンネル形成を要さずに素子を遮断し、且つ、前記空乏領域の延びを、自己の構成要素として前記埋込み領域を含む少なくとも1個のトランジスタの突き抜けにより達成させる半導体素子の運転方法。 - 請求項10の方法において、前記埋込み領域をエミッタ接点と接触させておき、前記素子への電圧印加により、第2ウェル領域、第1ウェル領域、及び埋込み領域からなるトランジスタのベースをして突き抜けを起こさせてなる半導体素子の運転方法。
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