JPH118399A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH118399A JPH118399A JP9161042A JP16104297A JPH118399A JP H118399 A JPH118399 A JP H118399A JP 9161042 A JP9161042 A JP 9161042A JP 16104297 A JP16104297 A JP 16104297A JP H118399 A JPH118399 A JP H118399A
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Abstract
(57)【要約】
【課題】 耐圧の向上が図られ、逆回復電流の低減が図
られる半導体装置とその製造方法とを提供する。 【解決手段】 ｎ- 基板１の一方の表面に複数のｐアノ
ード領域５が形成されている。各ｐアノード領域５の領
域内に溝４が形成されている。アノードメタル電極９と
ｐアノード領域５との間にはオーミック接合領域７ｂが
形成されている。ｐアノード領域５は、オーミック接合
領域７ｂ近傍にて、高々オーミック接触可能な最低の不
純物濃度を有している。また、ｎ- 基板１の他方の表面
には、ｎ+カソード領域３を介在させてカソードメタル
電極１１が形成されている。
られる半導体装置とその製造方法とを提供する。 【解決手段】 ｎ- 基板１の一方の表面に複数のｐアノ
ード領域５が形成されている。各ｐアノード領域５の領
域内に溝４が形成されている。アノードメタル電極９と
ｐアノード領域５との間にはオーミック接合領域７ｂが
形成されている。ｐアノード領域５は、オーミック接合
領域７ｂ近傍にて、高々オーミック接触可能な最低の不
純物濃度を有している。また、ｎ- 基板１の他方の表面
には、ｎ+カソード領域３を介在させてカソードメタル
電極１１が形成されている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、耐圧性に優れ、逆回復電流の
低減が図られる半導体装置とその製造方法に関するもの
である。
の製造方法に関し、特に、耐圧性に優れ、逆回復電流の
低減が図られる半導体装置とその製造方法に関するもの
である。
【０００２】
【従来の技術】各種インバータ回路にスイッチング素子
として、ＩＧＢＴ（Insulated Gate Bipolar Transisto
r ）等の半導体デバイスが適用されている。ブリッジ回
路のスイッチング過程で誘導性負荷に蓄えられたエネル
ギを解放し、これを還流電流として利用するために、メ
インの半導体デバイスと逆並列にダイオードが接続され
る。このようなダイオードは、特にフライホイールダイ
オードと呼ばれる。
として、ＩＧＢＴ（Insulated Gate Bipolar Transisto
r ）等の半導体デバイスが適用されている。ブリッジ回
路のスイッチング過程で誘導性負荷に蓄えられたエネル
ギを解放し、これを還流電流として利用するために、メ
インの半導体デバイスと逆並列にダイオードが接続され
る。このようなダイオードは、特にフライホイールダイ
オードと呼ばれる。
【０００３】ダイオードには、順バイアス状態、すなわ
ちオン状態において、過剰のキャリアが蓄積される。次
にオフ状態、すなわち逆バイアス状態に至るときに、そ
の蓄積された過剰のキャリアが放出される。このとき、
ダイオードの順方向とは逆の方向に電流が流れる。この
電流は特に逆回復電流と呼ばれ、ＩＧＢＴ等の半導体デ
バイスに流れ、その損失をもたらす。逆回復電流となる
過剰キャリアとしては、この場合少数キャリア、すなわ
ちホールである。
ちオン状態において、過剰のキャリアが蓄積される。次
にオフ状態、すなわち逆バイアス状態に至るときに、そ
の蓄積された過剰のキャリアが放出される。このとき、
ダイオードの順方向とは逆の方向に電流が流れる。この
電流は特に逆回復電流と呼ばれ、ＩＧＢＴ等の半導体デ
バイスに流れ、その損失をもたらす。逆回復電流となる
過剰キャリアとしては、この場合少数キャリア、すなわ
ちホールである。
【０００４】従来、内部に少数キャリアが蓄積されない
ダイオードとして、ショットキーダイオードがある。ま
ず、このショットキーダイオードについて図を用いて説
明する。図５４を参照して、ｎ- 基板１０１の一方の表
面には、シリコン酸化膜１０７と、ショットキー接合領
域１０４を介してアノードメタル電極１０５とが形成さ
れている。またｎ- 基板１０１の他方の面にはｎ+ カソ
ード領域１０２を介在させてカソードメタル電極１０６
が形成されている。
ダイオードとして、ショットキーダイオードがある。ま
ず、このショットキーダイオードについて図を用いて説
明する。図５４を参照して、ｎ- 基板１０１の一方の表
面には、シリコン酸化膜１０７と、ショットキー接合領
域１０４を介してアノードメタル電極１０５とが形成さ
れている。またｎ- 基板１０１の他方の面にはｎ+ カソ
ード領域１０２を介在させてカソードメタル電極１０６
が形成されている。
【０００５】この構造によれば、ショットキー接合領域
１０４を通して流れる電流はほとんどが多数キャリアで
ある。このため、ｎ- 基板１０１への少数キャリアの蓄
積がなく、逆回復電流が小さい。その結果、高速のスイ
ッチングが可能となる。しかしながら、逆バイアス状態
における耐圧はショットキー接合領域１０４によるもの
である。このため、高々１００Ｖ程度の耐圧しか望め
ず、さらなる高耐圧を図ることができない。
１０４を通して流れる電流はほとんどが多数キャリアで
ある。このため、ｎ- 基板１０１への少数キャリアの蓄
積がなく、逆回復電流が小さい。その結果、高速のスイ
ッチングが可能となる。しかしながら、逆バイアス状態
における耐圧はショットキー接合領域１０４によるもの
である。このため、高々１００Ｖ程度の耐圧しか望め
ず、さらなる高耐圧を図ることができない。
【０００６】そこで高耐圧化を図るため、ショットキー
接合領域の周辺にｐｎ接合を設け、逆バイアス状態にお
けるＰＮ接合から延びる空乏層を利用して耐圧を確保す
る構造が用いられるようになった。まず、その構造を有
する第１の従来技術としてのダイオードについて図を用
いて説明する。図５５を参照して、ｎ- 基板１０１の一
方の表面に複数のｐアノード領域１０３が形成されてい
る。そのｐアノード領域１０３を含むｎ- 基板１０１の
一方の表面上に、アノードメタル電極１０５が形成され
ている。アノードメタル電極１０５とｎ- 基板１０１と
の間にはショットキー接合領域１０４が形成されてい
る。ｎ- 基板１０の他方の表面上にはｎ+カソード領域
１０２を介在させてカソードメタル電極１０６が形成さ
れている。
接合領域の周辺にｐｎ接合を設け、逆バイアス状態にお
けるＰＮ接合から延びる空乏層を利用して耐圧を確保す
る構造が用いられるようになった。まず、その構造を有
する第１の従来技術としてのダイオードについて図を用
いて説明する。図５５を参照して、ｎ- 基板１０１の一
方の表面に複数のｐアノード領域１０３が形成されてい
る。そのｐアノード領域１０３を含むｎ- 基板１０１の
一方の表面上に、アノードメタル電極１０５が形成され
ている。アノードメタル電極１０５とｎ- 基板１０１と
の間にはショットキー接合領域１０４が形成されてい
る。ｎ- 基板１０の他方の表面上にはｎ+カソード領域
１０２を介在させてカソードメタル電極１０６が形成さ
れている。
【０００７】このダイオードによれば、特に逆バイアス
状態において、ｐアノード領域１０３とｎ- 基板１０１
との界面からｎ- 基板側へ向かって空乏層が延びる。シ
ョットキ接合領域１０４近傍では、隣接するｐアノード
領域１０３とｎ- 基板１０１との界面から伸びる空乏層
が繋がり、電界が緩和される。その結果、ショットキー
ダイオードの場合と比べて逆バイアス状態の耐圧が向上
する。
状態において、ｐアノード領域１０３とｎ- 基板１０１
との界面からｎ- 基板側へ向かって空乏層が延びる。シ
ョットキ接合領域１０４近傍では、隣接するｐアノード
領域１０３とｎ- 基板１０１との界面から伸びる空乏層
が繋がり、電界が緩和される。その結果、ショットキー
ダイオードの場合と比べて逆バイアス状態の耐圧が向上
する。
【０００８】次に、第２の従来技術としてのダイオード
について図を用いて説明する。図５６を参照して、ｎ-
基板１０１の一方の表面に複数のｐアノード領域１０３
が形成されている。各ｐアノード領域１０３の間の領域
には、ｐ- 領域１０８が形成されている。これらｐアノ
ード領域１０３およびｐ- 領域１０８上にアノードメタ
ル電極１０５が形成されている。ｎ- 基板の他方の表面
上にｎ+ カソード領域１０２を介在させて、カソードメ
タル電極１０６が形成されている。
について図を用いて説明する。図５６を参照して、ｎ-
基板１０１の一方の表面に複数のｐアノード領域１０３
が形成されている。各ｐアノード領域１０３の間の領域
には、ｐ- 領域１０８が形成されている。これらｐアノ
ード領域１０３およびｐ- 領域１０８上にアノードメタ
ル電極１０５が形成されている。ｎ- 基板の他方の表面
上にｎ+ カソード領域１０２を介在させて、カソードメ
タル電極１０６が形成されている。
【０００９】このダイオードによれば、特に逆バイアス
状態において、ｐアノード領域１０３とｎ- 基板１０１
との界面からｎ- 基板１０１側に空乏層が延びると同時
に、ｐ- 領域１０８とｎ- 基板１０１との界面からもｎ
- 基板１０１側に向かって空乏層が延びる。これによ
り、図５５に示されたダイオードよりもさらに耐圧が向
上する。次に、第３の従来技術として、特開平０４−３
２１２７４号公報に開示されたダイオードについて図を
用いて説明する。図５７を参照して、一導電型半導体基
板２０１の一方の表面に複数の凹部２０６が形成されて
いる。その各凹部２０６の内面に沿ってそれぞれ逆導電
型半導体領域２０４が形成されている。また、その凹部
２０６の表面を含む一導電型半導体基板２０１上に一電
極金属２０５が形成されている。一導電型半導体基板２
０１の他方の面上に低抵抗一導電型半導体２０２を介在
させてオーミック電極金属２０３が形成されている。な
お、一導電型半導体基板２０１と一電極金属２０５とは
ショットキーバリア接合である。
状態において、ｐアノード領域１０３とｎ- 基板１０１
との界面からｎ- 基板１０１側に空乏層が延びると同時
に、ｐ- 領域１０８とｎ- 基板１０１との界面からもｎ
- 基板１０１側に向かって空乏層が延びる。これによ
り、図５５に示されたダイオードよりもさらに耐圧が向
上する。次に、第３の従来技術として、特開平０４−３
２１２７４号公報に開示されたダイオードについて図を
用いて説明する。図５７を参照して、一導電型半導体基
板２０１の一方の表面に複数の凹部２０６が形成されて
いる。その各凹部２０６の内面に沿ってそれぞれ逆導電
型半導体領域２０４が形成されている。また、その凹部
２０６の表面を含む一導電型半導体基板２０１上に一電
極金属２０５が形成されている。一導電型半導体基板２
０１の他方の面上に低抵抗一導電型半導体２０２を介在
させてオーミック電極金属２０３が形成されている。な
お、一導電型半導体基板２０１と一電極金属２０５とは
ショットキーバリア接合である。
【００１０】このダイオードによれば、逆バイアス状態
に逆導電型半導体領域２０４と一導電型半導体基板２０
１との界面から一導電型半導体基板２０１側へ向かって
空乏層が延びる。このとき一導電型半導体基板２０１と
一電極金属２０５との界面近傍は、それらの空乏層によ
って挟み込まれる。このため、一導電型半導体基板２０
１と一電極金属２０５との界面近傍の電界が緩和され耐
圧が向上する。
に逆導電型半導体領域２０４と一導電型半導体基板２０
１との界面から一導電型半導体基板２０１側へ向かって
空乏層が延びる。このとき一導電型半導体基板２０１と
一電極金属２０５との界面近傍は、それらの空乏層によ
って挟み込まれる。このため、一導電型半導体基板２０
１と一電極金属２０５との界面近傍の電界が緩和され耐
圧が向上する。
【００１１】次に、第４の従来技術として、ＵＳＰ−４
９８２２６０号に開示されたダイオードについて説明す
る。図５８を参照して、第１半導体基板層５０２の一方
の表面上に第２半導体層５０６が形成されている。第２
半導体層５０６の主面５０８に複数のトレンチ５１２Ａ
〜５１２Ｆが形成されている。隣り合うトレンチの間に
は、ｐ+ 領域５１０Ａ〜５１０Ｄとメサ領域５１４Ａ〜
５１４Ｃが交互に形成されている。ｐ+ 領域５１０Ａ〜
５１０Ｄの深さは、トレンチ５１２Ａ〜５１２Ｆの深さ
と実質的に同じである。各トレンチ５１２Ａ〜５１２Ｆ
の内面には酸化層５２２Ａ〜５２２Ｆがそれぞれ形成さ
れている。第２半導体層５０６の主面５０８上に金属ア
ノード５１８が形成されている。金属アノード５１８と
第２半導体層５０６との間にはショットキーバリア領域
５５０Ａ〜５５０Ｃが形成されている。第１半導体層５
０２の他方の面上にはカソード５０４が形成されてい
る。
９８２２６０号に開示されたダイオードについて説明す
る。図５８を参照して、第１半導体基板層５０２の一方
の表面上に第２半導体層５０６が形成されている。第２
半導体層５０６の主面５０８に複数のトレンチ５１２Ａ
〜５１２Ｆが形成されている。隣り合うトレンチの間に
は、ｐ+ 領域５１０Ａ〜５１０Ｄとメサ領域５１４Ａ〜
５１４Ｃが交互に形成されている。ｐ+ 領域５１０Ａ〜
５１０Ｄの深さは、トレンチ５１２Ａ〜５１２Ｆの深さ
と実質的に同じである。各トレンチ５１２Ａ〜５１２Ｆ
の内面には酸化層５２２Ａ〜５２２Ｆがそれぞれ形成さ
れている。第２半導体層５０６の主面５０８上に金属ア
ノード５１８が形成されている。金属アノード５１８と
第２半導体層５０６との間にはショットキーバリア領域
５５０Ａ〜５５０Ｃが形成されている。第１半導体層５
０２の他方の面上にはカソード５０４が形成されてい
る。
【００１２】このダイオードによれば、逆バイアス状態
において、ｐ+ 領域５１０Ａ〜５１０Ｄと第２半導体層
５０６との界面から空乏層が第２半導体層５０６側に向
かって延びる。各界面から延びる空乏層が隣接する空乏
層と繋がり、ダイオードの耐圧が向上する。
において、ｐ+ 領域５１０Ａ〜５１０Ｄと第２半導体層
５０６との界面から空乏層が第２半導体層５０６側に向
かって延びる。各界面から延びる空乏層が隣接する空乏
層と繋がり、ダイオードの耐圧が向上する。
【００１３】次に、第５の従来技術として、同公報に掲
載された他のダイオードについて図を用いて説明する。
図５９を参照して、第１半導体基板層７０２の一方の表
面上に第２半導体層７０６が形成されている。第２半導
体層７０６の主面に複数のトレンチ７１０Ａ〜７１０Ｆ
が形成されている。各トレンチ７１０Ａ〜７１０Ｆの底
にはｐ+ 領域７２０Ａ〜７２０Ｆがそれぞれ形成されて
いる。また、各トレンチ７１０Ａ〜７１０Ｆの側面には
酸化層７２２Ａ〜７２２Ｊが形成されている。第２半導
体層７０６の主面上に金属アノード７１６が形成されて
いる。第１半導体基板層７０２の他方の面上にはカソー
ド７０４が形成されている。
載された他のダイオードについて図を用いて説明する。
図５９を参照して、第１半導体基板層７０２の一方の表
面上に第２半導体層７０６が形成されている。第２半導
体層７０６の主面に複数のトレンチ７１０Ａ〜７１０Ｆ
が形成されている。各トレンチ７１０Ａ〜７１０Ｆの底
にはｐ+ 領域７２０Ａ〜７２０Ｆがそれぞれ形成されて
いる。また、各トレンチ７１０Ａ〜７１０Ｆの側面には
酸化層７２２Ａ〜７２２Ｊが形成されている。第２半導
体層７０６の主面上に金属アノード７１６が形成されて
いる。第１半導体基板層７０２の他方の面上にはカソー
ド７０４が形成されている。
【００１４】このダイオードによれば、逆バイアス状態
において、ｐ+ 領域７２０Ａ〜７２０Ｆと第２半導体層
７０６との界面から第２半導体層７０６側へ向かって空
乏層が延びる。各空乏層は隣り合う空乏層と繋がり、第
２半導体層７０６のより深い領域にまで延びる。その結
果、ダイオードの耐圧がさらに向上する。
において、ｐ+ 領域７２０Ａ〜７２０Ｆと第２半導体層
７０６との界面から第２半導体層７０６側へ向かって空
乏層が延びる。各空乏層は隣り合う空乏層と繋がり、第
２半導体層７０６のより深い領域にまで延びる。その結
果、ダイオードの耐圧がさらに向上する。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の各ダイオードにおいてはそれぞれ以下に示すよ
うな問題があった。
た従来の各ダイオードにおいてはそれぞれ以下に示すよ
うな問題があった。
【００１６】まず、第１の従来技術として図５５に示さ
れたダイオードにおいては、順バイアス状態において、
ｐアノード領域１０３からｎ- 基板１０１へ向かって少
数キャリアであるホールが注入される。このとき、ｐア
ノード領域１０３が比較的多くの不純物を含んでいるた
め、より多くのホールがｎ- 基板１０１へ注入されて蓄
積する。このため、順バイアス状態からゼロバイアス状
態に至る際に、逆回復電流が増加するという問題があっ
た。
れたダイオードにおいては、順バイアス状態において、
ｐアノード領域１０３からｎ- 基板１０１へ向かって少
数キャリアであるホールが注入される。このとき、ｐア
ノード領域１０３が比較的多くの不純物を含んでいるた
め、より多くのホールがｎ- 基板１０１へ注入されて蓄
積する。このため、順バイアス状態からゼロバイアス状
態に至る際に、逆回復電流が増加するという問題があっ
た。
【００１７】次に、第２の従来技術として図５６に示さ
れたダイオードにおいても、ｐアノード領域１０３が比
較的高濃度であるため、順バイアス状態においてｐアノ
ード領域１０３からｎ- 基板１０１へより多くのホール
が注入される。その結果、逆回復電流が増加するという
問題があった。
れたダイオードにおいても、ｐアノード領域１０３が比
較的高濃度であるため、順バイアス状態においてｐアノ
ード領域１０３からｎ- 基板１０１へより多くのホール
が注入される。その結果、逆回復電流が増加するという
問題があった。
【００１８】また、逆バイアス時における電位がさらに
高圧になると、ｐ- 領域１０８とｎ - 基板１０１との界
面からｎ- 基板１０１側へ向かって空乏層が広がると同
時にｐ- 領域１０８側へ向かっても空乏層が広がる。こ
の空乏層端がアノードメタル電極１０５と接触すると絶
縁破壊を起こすことがあった。
高圧になると、ｐ- 領域１０８とｎ - 基板１０１との界
面からｎ- 基板１０１側へ向かって空乏層が広がると同
時にｐ- 領域１０８側へ向かっても空乏層が広がる。こ
の空乏層端がアノードメタル電極１０５と接触すると絶
縁破壊を起こすことがあった。
【００１９】次に、第３の従来技術として図５７に示さ
れたダイオードにおいては、一導電型半導体基板２０１
に予め凹部２０６を形成した後にその凹部２０６の内面
に沿って逆導電型半導体領域２０４がそれぞれ形成され
ている。このため、逆導電型半導体領域２０６の領域全
体にわたり、その不純物濃度が比較的高い。その結果、
順バイアス状態において逆導電型半導体領域２０４から
一導電型半導体基板２０１へより多くのホールが注入さ
れる。その結果、逆回復電流が増加するという問題があ
った。
れたダイオードにおいては、一導電型半導体基板２０１
に予め凹部２０６を形成した後にその凹部２０６の内面
に沿って逆導電型半導体領域２０４がそれぞれ形成され
ている。このため、逆導電型半導体領域２０６の領域全
体にわたり、その不純物濃度が比較的高い。その結果、
順バイアス状態において逆導電型半導体領域２０４から
一導電型半導体基板２０１へより多くのホールが注入さ
れる。その結果、逆回復電流が増加するという問題があ
った。
【００２０】次に、第４の従来技術として図５８に示さ
れたダイオードにおいても、形成されているｐ+ 領域５
１０Ａ〜５１０Ｄの不純物濃度が比較的高い。このた
め、順バイアス状態においてｐ+ 領域から第２半導体層
へより多くのホールが注入される。その結果、逆回復電
流が増加するという問題があった。
れたダイオードにおいても、形成されているｐ+ 領域５
１０Ａ〜５１０Ｄの不純物濃度が比較的高い。このた
め、順バイアス状態においてｐ+ 領域から第２半導体層
へより多くのホールが注入される。その結果、逆回復電
流が増加するという問題があった。
【００２１】また、第５の従来技術として図５９に示さ
れたダイオードにおいても、形成されているｐ+ 領域７
２０Ａ〜７０２Ｆの不純物濃度が比較的高いため、同様
にして、逆回復電流が増加するという問題があった。
れたダイオードにおいても、形成されているｐ+ 領域７
２０Ａ〜７０２Ｆの不純物濃度が比較的高いため、同様
にして、逆回復電流が増加するという問題があった。
【００２２】本発明は上記問題点を解決するためになさ
れたものであり、耐圧の向上とともに、逆回復電流の低
減が図られる半導体装置とその製造方法とを提供するこ
とを目的とする。
れたものであり、耐圧の向上とともに、逆回復電流の低
減が図られる半導体装置とその製造方法とを提供するこ
とを目的とする。
【００２３】
【課題を解決するための手段】本発明の第１の局面にお
ける半導体装置は、第１導電型の半導体基板と複数の溝
部と複数の第２導電型の不純物領域と第１電極層とを備
えている。複数の溝部は、半導体基板の第１主表面に選
択的に形成されている。複数の第２導電型の不純物領域
は、少なくとも各溝部の底面に接し、各溝部よりも深く
形成されている。第１電極層は、半導体基板の第１主表
面上に形成されている。第１電極層と半導体基板の第１
導電型の領域とは、第１主表面にてショットキー接合を
なしている。第１電極層と不純物領域とは、所定の接合
面にてオーミック接触をなしている。各不純物領域は、
所定の接合面近傍において、第１電極層とオーミック接
触可能な最も低い不純物濃度を有し、所定の接合面近傍
以外では、そのオーミック接触可能な最も低い不純物濃
度よりもさらに低い不純物濃度を有する。
ける半導体装置は、第１導電型の半導体基板と複数の溝
部と複数の第２導電型の不純物領域と第１電極層とを備
えている。複数の溝部は、半導体基板の第１主表面に選
択的に形成されている。複数の第２導電型の不純物領域
は、少なくとも各溝部の底面に接し、各溝部よりも深く
形成されている。第１電極層は、半導体基板の第１主表
面上に形成されている。第１電極層と半導体基板の第１
導電型の領域とは、第１主表面にてショットキー接合を
なしている。第１電極層と不純物領域とは、所定の接合
面にてオーミック接触をなしている。各不純物領域は、
所定の接合面近傍において、第１電極層とオーミック接
触可能な最も低い不純物濃度を有し、所定の接合面近傍
以外では、そのオーミック接触可能な最も低い不純物濃
度よりもさらに低い不純物濃度を有する。
【００２４】好ましくは、各不純物領域は、溝部の両側
面および両側面近傍の第１主表面にも接するように形成
され、所定の接合面が、不純物領域の少なくとも第１主
表面に位置する。
面および両側面近傍の第１主表面にも接するように形成
され、所定の接合面が、不純物領域の少なくとも第１主
表面に位置する。
【００２５】また好ましくは、各溝部は絶縁体で埋込ま
れている。さらに好ましくは、溝部の両側面に形成され
た絶縁層を含み、各不純物領域は、各溝部の底面近傍の
みに接するように形成され、所定の接合面が各溝部の底
面に位置する。
れている。さらに好ましくは、溝部の両側面に形成され
た絶縁層を含み、各不純物領域は、各溝部の底面近傍の
みに接するように形成され、所定の接合面が各溝部の底
面に位置する。
【００２６】本発明の第２の局面における半導体装置
は、第１導電型の半導体基板と複数の溝部と、導電体と
第２導電型の不純物領域と第１電極層とを備えている。
複数の溝部は、半導体基板の第１主表面に選択的に形成
されている。導電体は、各溝部内に第１絶縁層を介在さ
せて埋込まれている。第２導電型の不純物領域は、半導
体基板の第１主表面の各溝部の間の領域に形成され、隣
り合う溝部の互いに向かい合う側面の少なくとも一方の
側面に接し、溝部の深さよりも浅い。第１電極層は、半
導体基板の第１主表面上に形成されている。第１電極層
と各不純物領域とは、第１主表面にてオーミック接触を
なしている。各不純物領域は、第１主表面近傍におい
て、第１電極層とオーミック接触可能な最も低い不純物
濃度を有し、第１主表面近傍以外では、そのオーミック
接触可能な最も低い不純物濃度よりもさらに低い不純物
濃度を有している。
は、第１導電型の半導体基板と複数の溝部と、導電体と
第２導電型の不純物領域と第１電極層とを備えている。
複数の溝部は、半導体基板の第１主表面に選択的に形成
されている。導電体は、各溝部内に第１絶縁層を介在さ
せて埋込まれている。第２導電型の不純物領域は、半導
体基板の第１主表面の各溝部の間の領域に形成され、隣
り合う溝部の互いに向かい合う側面の少なくとも一方の
側面に接し、溝部の深さよりも浅い。第１電極層は、半
導体基板の第１主表面上に形成されている。第１電極層
と各不純物領域とは、第１主表面にてオーミック接触を
なしている。各不純物領域は、第１主表面近傍におい
て、第１電極層とオーミック接触可能な最も低い不純物
濃度を有し、第１主表面近傍以外では、そのオーミック
接触可能な最も低い不純物濃度よりもさらに低い不純物
濃度を有している。
【００２７】好ましくは、不純物領域は、隣り合う溝部
の互いに向かい合う側面に接するように形成され、第１
電極層と半導体基板の第１導電型の領域とが、第１主表
面にてショットキー接合をなしている。
の互いに向かい合う側面に接するように形成され、第１
電極層と半導体基板の第１導電型の領域とが、第１主表
面にてショットキー接合をなしている。
【００２８】また好ましくは、各不純物領域は、各溝部
の一方の側面に接するように各溝部の両側にそれぞれ形
成され、第１電極層と半導体基板の第１導電型の領域と
が、第１主表面にてショットキー接合をなしている。
の一方の側面に接するように各溝部の両側にそれぞれ形
成され、第１電極層と半導体基板の第１導電型の領域と
が、第１主表面にてショットキー接合をなしている。
【００２９】さらに好ましくは、各導電体上に形成さ
れ、第１電極層と各導電体とを電気的に絶縁する第２絶
縁層と、各導電体と電気的に接続された電極部とを含
む。
れ、第１電極層と各導電体とを電気的に絶縁する第２絶
縁層と、各導電体と電気的に接続された電極部とを含
む。
【００３０】好ましくは、不純物領域は、隣り合う溝部
の互いに向かい合う側面に接するように形成されてお
り、各導電体上に形成され、第１電極層と各導電体とを
電気的に絶縁する第２絶縁層と、各導電体と電気的に接
続された電極部とを含んでいる。
の互いに向かい合う側面に接するように形成されてお
り、各導電体上に形成され、第１電極層と各導電体とを
電気的に絶縁する第２絶縁層と、各導電体と電気的に接
続された電極部とを含んでいる。
【００３１】また好ましくは、第１電極層はアルミニウ
ムであり、第１電極層とオーミック接触可能な最も低い
不純物濃度は、１×１０16〜１×１０17／ｃｍ3 であ
る。
ムであり、第１電極層とオーミック接触可能な最も低い
不純物濃度は、１×１０16〜１×１０17／ｃｍ3 であ
る。
【００３２】本発明の第３の局面における半導体装置の
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面に選択的に第２導電型の不純物を
導入するとともに、熱処理を施すことにより複数の不純
物領域を形成する。半導体基板の第１導電型の領域の第
１主表面に、ショットキー接合部を形成する。異方性エ
ッチングを施すことにより、各不純物領域内に溝部を形
成する。半導体基板の第１主表面上に、不純物領域と少
なくとも第１主表面にてオーミック接触する第１電極層
を形成する。
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面に選択的に第２導電型の不純物を
導入するとともに、熱処理を施すことにより複数の不純
物領域を形成する。半導体基板の第１導電型の領域の第
１主表面に、ショットキー接合部を形成する。異方性エ
ッチングを施すことにより、各不純物領域内に溝部を形
成する。半導体基板の第１主表面上に、不純物領域と少
なくとも第１主表面にてオーミック接触する第１電極層
を形成する。
【００３３】さらに、各溝部に絶縁体を埋込む工程を含
む。本発明の第４の局面における半導体装置の製造方法
は、以下の工程を備えている。半導体基板の第１導電型
の領域の第１主表面に、ショットキー接合部を形成す
る。半導体基板の第１主表面に、選択的に複数の溝部を
形成する。各溝部の内壁を覆うように絶縁膜を形成し、
各溝部の底面にのみ第２導電型の不純物を導入するとと
もに、熱処理を施すことにより、複数の不純物領域を形
成する。異方性エッチングを施すことにより、各溝部の
底面に位置する絶縁膜を除去する。各溝部を埋めるよう
に、半導体基板の第１主表面上に、不純物領域と各溝部
の底面にてオーミック接触する第１電極層を形成する。
む。本発明の第４の局面における半導体装置の製造方法
は、以下の工程を備えている。半導体基板の第１導電型
の領域の第１主表面に、ショットキー接合部を形成す
る。半導体基板の第１主表面に、選択的に複数の溝部を
形成する。各溝部の内壁を覆うように絶縁膜を形成し、
各溝部の底面にのみ第２導電型の不純物を導入するとと
もに、熱処理を施すことにより、複数の不純物領域を形
成する。異方性エッチングを施すことにより、各溝部の
底面に位置する絶縁膜を除去する。各溝部を埋めるよう
に、半導体基板の第１主表面上に、不純物領域と各溝部
の底面にてオーミック接触する第１電極層を形成する。
【００３４】本発明の第５の局面における半導体装置の
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面に選択的にショットキー接合領域
と、第２導電型の不純物を導入し熱処理を施すことによ
り、第２導電型の複数の不純物領域とを形成する。各不
純物領域を挟み、かつ、各不純物領域の深さよりも深い
複数の溝部を形成する。各溝部の内壁を第１絶縁層にて
被覆する。第１絶縁層によって被覆された各溝部に導電
体を埋込む。半導体基板の第１主表面上に、不純物領域
とオーミック接触する第１電極層を形成する。
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面に選択的にショットキー接合領域
と、第２導電型の不純物を導入し熱処理を施すことによ
り、第２導電型の複数の不純物領域とを形成する。各不
純物領域を挟み、かつ、各不純物領域の深さよりも深い
複数の溝部を形成する。各溝部の内壁を第１絶縁層にて
被覆する。第１絶縁層によって被覆された各溝部に導電
体を埋込む。半導体基板の第１主表面上に、不純物領域
とオーミック接触する第１電極層を形成する。
【００３５】好ましくは、各溝部を形成する工程は、各
不純物領域が各溝部の両側面にそれぞれ接するように形
成する工程を含む。
不純物領域が各溝部の両側面にそれぞれ接するように形
成する工程を含む。
【００３６】また好ましくは、導電体を埋込む工程と、
第１電極層を形成する工程との間に、各導電体上に、各
導電体と第１電極層とを電気的に絶縁する第２絶縁層を
形成する工程と、各導電体をそれぞれ電気的に接続し、
電極部を形成する工程とを含む。
第１電極層を形成する工程との間に、各導電体上に、各
導電体と第１電極層とを電気的に絶縁する第２絶縁層を
形成する工程と、各導電体をそれぞれ電気的に接続し、
電極部を形成する工程とを含む。
【００３７】本発明の第６の局面における半導体装置の
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面の全面に、第２導電型の不純物を
導入するとともに熱処理を施すことにより、不純物領域
を形成する。半導体基板の第１主表面に、不純物領域よ
りも深い複数の溝部を選択的に形成する。各溝部の表面
を第１絶縁層にて被覆する。第１絶縁層にて被覆された
各溝部に導電体を埋込む。各導電体上に第２絶縁層を形
成する。半導体基板の第１主表面上に、不純物領域とオ
ーミック接触する第１電極層を形成する。各導電体をそ
れぞれ電気的に接続し、電極部を形成する。
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面の全面に、第２導電型の不純物を
導入するとともに熱処理を施すことにより、不純物領域
を形成する。半導体基板の第１主表面に、不純物領域よ
りも深い複数の溝部を選択的に形成する。各溝部の表面
を第１絶縁層にて被覆する。第１絶縁層にて被覆された
各溝部に導電体を埋込む。各導電体上に第２絶縁層を形
成する。半導体基板の第１主表面上に、不純物領域とオ
ーミック接触する第１電極層を形成する。各導電体をそ
れぞれ電気的に接続し、電極部を形成する。
【００３８】好ましくは、第１電極層としてアルミニウ
ムを用い、不純物領域は、第１電極層との接合面近傍に
て不純物濃度１×１０16〜１×１０17／ｃｍ3 となるよ
うに形成される。
ムを用い、不純物領域は、第１電極層との接合面近傍に
て不純物濃度１×１０16〜１×１０17／ｃｍ3 となるよ
うに形成される。
【００３９】また、半導体基板の第２主表面に、半導体
基板と電気的に接続される第２電極層を形成する工程を
含む。
基板と電気的に接続される第２電極層を形成する工程を
含む。
【００４０】
実施の形態１ 本発明の実施の形態１に係るダイオードについて図を用
いて説明する。図１を参照して、ｎ- 基板１の一方の表
面に、複数のｐアノード領域５が形成されている。その
ｐアノード領域５にそれぞれ溝４が形成されている。そ
の溝４を埋めるようにｎ- 基板１の一方の表面上にアノ
ードメタル電極９が形成されている。そのアノードメタ
ル電極９とｎ- 基板１との界面には白金シリサイドから
なるショットキー接合領域７ａが形成されている。ｎ-
基板１の他方の表面上には、ｎ+カソード領域３を介在
させてカソードメタル電極１１が形成されている。
いて説明する。図１を参照して、ｎ- 基板１の一方の表
面に、複数のｐアノード領域５が形成されている。その
ｐアノード領域５にそれぞれ溝４が形成されている。そ
の溝４を埋めるようにｎ- 基板１の一方の表面上にアノ
ードメタル電極９が形成されている。そのアノードメタ
ル電極９とｎ- 基板１との界面には白金シリサイドから
なるショットキー接合領域７ａが形成されている。ｎ-
基板１の他方の表面上には、ｎ+カソード領域３を介在
させてカソードメタル電極１１が形成されている。
【００４１】ここで、各ｐアノード領域５は、まずｎ-
基板１にｐ型の不純物を導入するとともに、熱処理を施
すことにより形成される。このとき、不純物がｎ- 基板
１の表面からその内部に向かって熱拡散すると同時に、
ｎ- 基板１の表面においても周囲に向かって熱拡散す
る。さらに、このとき、不純物領域のｎ- 基板１表面に
おける不純物濃度は、アノードメタル電極９とオーミッ
ク接触することができる最低の不純物濃度となるよう
に、当初の不純物導入量および熱処理条件等が選択され
る。
基板１にｐ型の不純物を導入するとともに、熱処理を施
すことにより形成される。このとき、不純物がｎ- 基板
１の表面からその内部に向かって熱拡散すると同時に、
ｎ- 基板１の表面においても周囲に向かって熱拡散す
る。さらに、このとき、不純物領域のｎ- 基板１表面に
おける不純物濃度は、アノードメタル電極９とオーミッ
ク接触することができる最低の不純物濃度となるよう
に、当初の不純物導入量および熱処理条件等が選択され
る。
【００４２】これにより、不純物領域において、ｎ- 基
板１表面中央近傍が最もその不純物濃度が高く、ｎ- 基
板１の内部へ向かうに従いその不純物濃度が減少する。
その各不純物領域の中央近傍に溝４が形成される。不純
物領域のうち、ｎ- 基板１との界面近傍の比較的不純物
濃度の低い領域が最終的にｐアノード領域５となる。た
とえば、アノードメタル電極９をアルミニウムにて形成
する場合、そのアノードメタル電極９とオーミック接触
するｐアノード領域５の不純物濃度は、１×１０16〜１
×１０17／ｃｍ3 である。
板１表面中央近傍が最もその不純物濃度が高く、ｎ- 基
板１の内部へ向かうに従いその不純物濃度が減少する。
その各不純物領域の中央近傍に溝４が形成される。不純
物領域のうち、ｎ- 基板１との界面近傍の比較的不純物
濃度の低い領域が最終的にｐアノード領域５となる。た
とえば、アノードメタル電極９をアルミニウムにて形成
する場合、そのアノードメタル電極９とオーミック接触
するｐアノード領域５の不純物濃度は、１×１０16〜１
×１０17／ｃｍ3 である。
【００４３】次に動作について説明する。まず、アノー
ドメタル電極９に正の電位を、カソードメタル電極１１
に負の電位を印加した順バイアス状態について説明す
る。順バイアス状態においては、アノードメタル電極９
とオーミック接触したｐアノード領域５から少数キャリ
アであるホールがｎ- 基板１へ注入される。同時に、ｎ
+ カソード領域３からｎ- 基板１へ電子が注入される。
これにより、アノードメタル電極９とカソードメタル電
極１１との間に電流が流れＯＮ状態となる。このとき、
上述したようにｐアノード領域５の不純物濃度が比較的
低いため、ｐアノード領域５からｎ- 基板１へ注入され
て蓄積するホールの量が減少する。
ドメタル電極９に正の電位を、カソードメタル電極１１
に負の電位を印加した順バイアス状態について説明す
る。順バイアス状態においては、アノードメタル電極９
とオーミック接触したｐアノード領域５から少数キャリ
アであるホールがｎ- 基板１へ注入される。同時に、ｎ
+ カソード領域３からｎ- 基板１へ電子が注入される。
これにより、アノードメタル電極９とカソードメタル電
極１１との間に電流が流れＯＮ状態となる。このとき、
上述したようにｐアノード領域５の不純物濃度が比較的
低いため、ｐアノード領域５からｎ- 基板１へ注入され
て蓄積するホールの量が減少する。
【００４４】次に、アノードメタル電極９とカソードメ
タル電極１１との間を逆バイアス状態にする。ＯＦＦ状
態への移行の過程で、ｎ- 基板１に蓄積された少数キャ
リアが逆回復電流として逆バイアス方向、すなわちカソ
ードメタル電極１１からアノードメタル電極９へ向かっ
て流れる。この場合、ｎ- 基板１へ蓄積された少数キャ
リアであるホールの量が減少しているので、ダイオード
２のこの逆回復電流は低減される。
タル電極１１との間を逆バイアス状態にする。ＯＦＦ状
態への移行の過程で、ｎ- 基板１に蓄積された少数キャ
リアが逆回復電流として逆バイアス方向、すなわちカソ
ードメタル電極１１からアノードメタル電極９へ向かっ
て流れる。この場合、ｎ- 基板１へ蓄積された少数キャ
リアであるホールの量が減少しているので、ダイオード
２のこの逆回復電流は低減される。
【００４５】次に、アノードメタル電極９に負の電位
を、カソードメタル電極１１に正の電位を印加した場
合、すなわち逆バイアス状態においては、各ｐアノード
領域５とｎ- 基板１との界面からｎ- 基板１側へ向かっ
て空乏層が延びる。このとき、ショットキー接合領域７
ａ近傍においては、隣接するｐアノード領域５からそれ
ぞれ延びる空乏層によって挟み込まれる。これにより、
ショットキー接合領域７ａ近傍の電界が緩和される。そ
の結果、逆バイアス状態におけるダイオード２の耐圧が
向上する。
を、カソードメタル電極１１に正の電位を印加した場
合、すなわち逆バイアス状態においては、各ｐアノード
領域５とｎ- 基板１との界面からｎ- 基板１側へ向かっ
て空乏層が延びる。このとき、ショットキー接合領域７
ａ近傍においては、隣接するｐアノード領域５からそれ
ぞれ延びる空乏層によって挟み込まれる。これにより、
ショットキー接合領域７ａ近傍の電界が緩和される。そ
の結果、逆バイアス状態におけるダイオード２の耐圧が
向上する。
【００４６】実施の形態２ 本発明の実施の形態２に係るダイオードについて図を用
いて説明する。図２を参照して、各ｐアノード領域５に
形成された溝４にはシリコン酸化膜２７がそれぞれ埋込
まれている。これ以外の構成については、実施の形態１
において説明した図１に示すダイオードと同じなので、
同一部材には同一符号を付しその詳しい説明を省略す
る。
いて説明する。図２を参照して、各ｐアノード領域５に
形成された溝４にはシリコン酸化膜２７がそれぞれ埋込
まれている。これ以外の構成については、実施の形態１
において説明した図１に示すダイオードと同じなので、
同一部材には同一符号を付しその詳しい説明を省略す
る。
【００４７】次に、図２に示すダイオードの平面構造の
一例を図３に示す。図３を参照して、各溝４の周囲に
は、ｐアノード領域が形成され、そのｐアノード領域と
アノードメタル電極９とのオーミック接合領域７ｂが位
置する。周囲には、周辺ｐ領域１３が形成され、さら
に、絶縁性を高めるためのガードリング１５が形成され
ている。なお、図２は、図３に示すＡ−Ａにおける断面
を示す。
一例を図３に示す。図３を参照して、各溝４の周囲に
は、ｐアノード領域が形成され、そのｐアノード領域と
アノードメタル電極９とのオーミック接合領域７ｂが位
置する。周囲には、周辺ｐ領域１３が形成され、さら
に、絶縁性を高めるためのガードリング１５が形成され
ている。なお、図２は、図３に示すＡ−Ａにおける断面
を示す。
【００４８】次に、動作について説明する。実施の形態
１において説明したダイオードでは、溝４にはアノード
メタル電極９が埋込まれている。ｐアノード領域５の不
純物濃度の分布の特性から、オーミック接合領域７ｂ近
傍の溝４の側面においてもアノードメタル電極９とｐア
ノード領域５とがオーミック接触している。
１において説明したダイオードでは、溝４にはアノード
メタル電極９が埋込まれている。ｐアノード領域５の不
純物濃度の分布の特性から、オーミック接合領域７ｂ近
傍の溝４の側面においてもアノードメタル電極９とｐア
ノード領域５とがオーミック接触している。
【００４９】一方本実施の形態においては、溝４にはシ
リコン酸化膜２７が埋込まれている。したがって、アノ
ードメタル電極９とｐアノード領域５とがオーミック接
触するのはオーミック接合領域７ｂのみである。これに
より、アノードメタル電極９とｐアノード領域５とのオ
ーミック接触面積が減少する。このため、順バイアス状
態において、ｐアノード領域５からｎ- 基板１へ注入さ
れて蓄積するホールの量が低減する。その結果、ダイオ
ード２の逆回復電流が低減する。 実施の形態３ 本発明の実施の形態３に係るダイオードについて図を用
いて説明する。図４を参照して、ｎ- 基板１の一方の表
面に複数の溝４が形成されている。その各溝４の溝側面
４ｂにはシリコン酸化膜１７が形成されている。各溝４
の溝底面４ａに接するようにｐアノード領域５が形成さ
れている。溝４を埋込むようにｎ- 基板１表面上にアノ
ードメタル電極９が形成されている。アノードメタル電
極９とｎ - 基板１との間にショットキー接合領域７ａを
有する。アノードメタル電極９とｐアノード領域５と
は、溝底面４ａにてオーミック接触している。ｎ- 基板
１の他方の表面上にｎ+ カソード領域３を介在させ、カ
ソードメタル電極１１が形成されている。
リコン酸化膜２７が埋込まれている。したがって、アノ
ードメタル電極９とｐアノード領域５とがオーミック接
触するのはオーミック接合領域７ｂのみである。これに
より、アノードメタル電極９とｐアノード領域５とのオ
ーミック接触面積が減少する。このため、順バイアス状
態において、ｐアノード領域５からｎ- 基板１へ注入さ
れて蓄積するホールの量が低減する。その結果、ダイオ
ード２の逆回復電流が低減する。 実施の形態３ 本発明の実施の形態３に係るダイオードについて図を用
いて説明する。図４を参照して、ｎ- 基板１の一方の表
面に複数の溝４が形成されている。その各溝４の溝側面
４ｂにはシリコン酸化膜１７が形成されている。各溝４
の溝底面４ａに接するようにｐアノード領域５が形成さ
れている。溝４を埋込むようにｎ- 基板１表面上にアノ
ードメタル電極９が形成されている。アノードメタル電
極９とｎ - 基板１との間にショットキー接合領域７ａを
有する。アノードメタル電極９とｐアノード領域５と
は、溝底面４ａにてオーミック接触している。ｎ- 基板
１の他方の表面上にｎ+ カソード領域３を介在させ、カ
ソードメタル電極１１が形成されている。
【００５０】ここで、各ｐアノード領域５は、実施の形
態１において説明したのと同様に、溝底面４ａに導入さ
れたｐ型の不純物を熱拡散することにより形成される。
このとき、溝底面４ａにて、アノードメタル電極９とオ
ーミック接触可能な最も低い不純物濃度となるように不
純物の導入量と熱処理の条件が選択される。このように
して形成された各ｐアノード領域５においては、溝底面
４ａ付近の不純物濃度が最も高くそれ以外の部分ではそ
の濃度よりもさらに低い不純物濃度となる。
態１において説明したのと同様に、溝底面４ａに導入さ
れたｐ型の不純物を熱拡散することにより形成される。
このとき、溝底面４ａにて、アノードメタル電極９とオ
ーミック接触可能な最も低い不純物濃度となるように不
純物の導入量と熱処理の条件が選択される。このように
して形成された各ｐアノード領域５においては、溝底面
４ａ付近の不純物濃度が最も高くそれ以外の部分ではそ
の濃度よりもさらに低い不純物濃度となる。
【００５１】次に動作について説明する。まず本実施の
形態に係るダイオードの動作も、実施の形態１または２
において説明したダイオードの動作とほぼ同じである。
まず順バイアス状態において、各ｐアノード領域５から
ｎ- 基板１へ少数キャリアであるホールが注入される。
このとき、ｐアノード領域５が溝底面４ａにてアノード
メタル電極９とオーミック接触可能な最も低い不純物濃
度を有している。しかも、その溝底面４ａ以外の部分で
はその濃度よりもさらに低い不純物濃度となっている。
これにより、ｎ- 基板１へ注入されて蓄積するホールの
量が減少する。その結果、ダイオード２の逆回復電流が
低減する。
形態に係るダイオードの動作も、実施の形態１または２
において説明したダイオードの動作とほぼ同じである。
まず順バイアス状態において、各ｐアノード領域５から
ｎ- 基板１へ少数キャリアであるホールが注入される。
このとき、ｐアノード領域５が溝底面４ａにてアノード
メタル電極９とオーミック接触可能な最も低い不純物濃
度を有している。しかも、その溝底面４ａ以外の部分で
はその濃度よりもさらに低い不純物濃度となっている。
これにより、ｎ- 基板１へ注入されて蓄積するホールの
量が減少する。その結果、ダイオード２の逆回復電流が
低減する。
【００５２】逆バイアス状態においては、ｐアノード領
域５とｎ- 基板１との界面からｎ-基板１へ向かって空
乏層が延びる。ｐアノード領域５は、予め形成された溝
４の溝底面４ａに不純物を導入するとともに熱拡散する
ことによって形成されている。このため、各ｐアノード
領域５は、ｎ- 基板１の表面からより深い部分に位置す
ることになる。これにより、空乏層端とアノードメタル
電極９との距離がより長くなり、その間の電界が緩和さ
れる。その結果、逆バイアス状態におけるダイオード２
の耐圧が向上する。
域５とｎ- 基板１との界面からｎ-基板１へ向かって空
乏層が延びる。ｐアノード領域５は、予め形成された溝
４の溝底面４ａに不純物を導入するとともに熱拡散する
ことによって形成されている。このため、各ｐアノード
領域５は、ｎ- 基板１の表面からより深い部分に位置す
ることになる。これにより、空乏層端とアノードメタル
電極９との距離がより長くなり、その間の電界が緩和さ
れる。その結果、逆バイアス状態におけるダイオード２
の耐圧が向上する。
【００５３】実施の形態４ 本発明の実施の形態４に係るダイオードについて図を用
いて説明する。図５を参照して、ｎ- 基板１の一方の表
面に、複数の溝４が形成されている。各溝４の表面はシ
リコン酸化膜１８によって被覆され、さらにドープトポ
リシリコン膜１９が埋込まれている。各溝４の間のｎ-
基板１には、交互にｐアノード領域５とショットキー接
合領域７ａとが形成されている。ｎ- 基板１表面上にア
ノードメタル電極９が形成されている。そのアノードメ
タル電極９とｐアノード領域５との間には、オーミック
接合領域７ｂが形成されている。ｎ- 基板１の他方の表
面上にｎ+ カソード領域３を介在させ、カソードメタル
電極１１が形成されている。
いて説明する。図５を参照して、ｎ- 基板１の一方の表
面に、複数の溝４が形成されている。各溝４の表面はシ
リコン酸化膜１８によって被覆され、さらにドープトポ
リシリコン膜１９が埋込まれている。各溝４の間のｎ-
基板１には、交互にｐアノード領域５とショットキー接
合領域７ａとが形成されている。ｎ- 基板１表面上にア
ノードメタル電極９が形成されている。そのアノードメ
タル電極９とｐアノード領域５との間には、オーミック
接合領域７ｂが形成されている。ｎ- 基板１の他方の表
面上にｎ+ カソード領域３を介在させ、カソードメタル
電極１１が形成されている。
【００５４】次に、図５に示すダイオード２の平面構造
の一例を図６に示す。図６を参照して、隣り合う溝４の
間にはアノードメタル電極９とｎ- 基板１とのショット
キー接合領域７ａが形成されている。また、溝４とショ
ットキー接合領域７ａとを囲むように、アノードメタル
電極９とｐアノード領域とのオーミック接合領域７ｂが
形成されている。さらに、周囲には周辺ｐ領域１３が形
成されている。なお、図５は図６に示すＡ−Ａにおける
断面を示す。
の一例を図６に示す。図６を参照して、隣り合う溝４の
間にはアノードメタル電極９とｎ- 基板１とのショット
キー接合領域７ａが形成されている。また、溝４とショ
ットキー接合領域７ａとを囲むように、アノードメタル
電極９とｐアノード領域とのオーミック接合領域７ｂが
形成されている。さらに、周囲には周辺ｐ領域１３が形
成されている。なお、図５は図６に示すＡ−Ａにおける
断面を示す。
【００５５】ここで、各ｐアノード領域５はｎ- 基板１
表面にｐ型の不純物を導入するとともに、熱処理を施す
ことにより形成される。このとき、ｎ- 基板１の表面に
てアノードメタル電極９とオーミック接触可能な最も低
い不純物濃度となるように、しかも、その深さが溝４の
深さよりも浅くなるように、導入される不純物の量と熱
処理条件が選択される。これにより、各ｐアノード領域
５はｎ- 基板１の表面にて最も高い不純物濃度を有し、
それ以外の部分ではその濃度よりも低い不純物濃度を有
する。
表面にｐ型の不純物を導入するとともに、熱処理を施す
ことにより形成される。このとき、ｎ- 基板１の表面に
てアノードメタル電極９とオーミック接触可能な最も低
い不純物濃度となるように、しかも、その深さが溝４の
深さよりも浅くなるように、導入される不純物の量と熱
処理条件が選択される。これにより、各ｐアノード領域
５はｎ- 基板１の表面にて最も高い不純物濃度を有し、
それ以外の部分ではその濃度よりも低い不純物濃度を有
する。
【００５６】次に動作について説明する。まず順バイア
ス状態においては、ｐアノード領域５からｎ- 基板１へ
少数キャリアであるホールが注入される。このとき、ｐ
アノード領域５の不純物濃度はｎ- 基板１の表面にて高
々アノードメタル電極９とオーミック接触可能な最も低
い濃度である。このため、ｎ- 基板１へ注入されて蓄積
するホールの量が低減する。その結果、ダイオード２の
逆回復電流が低減する。
ス状態においては、ｐアノード領域５からｎ- 基板１へ
少数キャリアであるホールが注入される。このとき、ｐ
アノード領域５の不純物濃度はｎ- 基板１の表面にて高
々アノードメタル電極９とオーミック接触可能な最も低
い濃度である。このため、ｎ- 基板１へ注入されて蓄積
するホールの量が低減する。その結果、ダイオード２の
逆回復電流が低減する。
【００５７】次に逆バイアス状態においては、各ｐアノ
ード領域５とｎ- 基板１との界面からｎ- 基板１側へ向
かって空乏層が延びる。このとき、各ｐアノード領域５
は、溝４の深さよりも浅く、ｐアノード領域５と- 基板
１との界面と溝４の溝側面４ｂとが接する近傍部分で
は、空乏層はｎ- 基板１の表面側へも延びる。これによ
り、溝側面４ｂ近傍で空乏層がより延びることになる。
その結果、逆バイアス状態におけるダイオード２の耐圧
が向上する。
ード領域５とｎ- 基板１との界面からｎ- 基板１側へ向
かって空乏層が延びる。このとき、各ｐアノード領域５
は、溝４の深さよりも浅く、ｐアノード領域５と- 基板
１との界面と溝４の溝側面４ｂとが接する近傍部分で
は、空乏層はｎ- 基板１の表面側へも延びる。これによ
り、溝側面４ｂ近傍で空乏層がより延びることになる。
その結果、逆バイアス状態におけるダイオード２の耐圧
が向上する。
【００５８】実施の形態５ 本発明の実施の形態５に係るダイオードについて図を用
いて説明する。図７を参照して、ｎ- 基板１の一方の表
面に複数の溝４が形成されている。各溝４の表面はシリ
コン酸化膜１８によって被覆され、さらにドープトポリ
シリコン膜１９が埋込まれている。溝４の溝側面４ｂに
接するように複数のｐアノード領域５が形成されてい
る。ｎ- 基板１表面上にアノードメタル電極９が形成さ
れている。アノードメタル電極９と各ｐアノード領域５
との間にはオーミック接合領域７ｂが形成されている。
また、アノードメタル電極９とｎ- 基板１との間にはシ
ョットキー接合領域７ａが形成されている。ｎ- 基板１
の他方の表面上に、ｎ+ カソード領域３を介在させてカ
ソードメタル電極１１が形成されている。
いて説明する。図７を参照して、ｎ- 基板１の一方の表
面に複数の溝４が形成されている。各溝４の表面はシリ
コン酸化膜１８によって被覆され、さらにドープトポリ
シリコン膜１９が埋込まれている。溝４の溝側面４ｂに
接するように複数のｐアノード領域５が形成されてい
る。ｎ- 基板１表面上にアノードメタル電極９が形成さ
れている。アノードメタル電極９と各ｐアノード領域５
との間にはオーミック接合領域７ｂが形成されている。
また、アノードメタル電極９とｎ- 基板１との間にはシ
ョットキー接合領域７ａが形成されている。ｎ- 基板１
の他方の表面上に、ｎ+ カソード領域３を介在させてカ
ソードメタル電極１１が形成されている。
【００５９】ここで、各ｐアノード領域５は、ｎ- 基板
１の表面にてアノードメタル電極９とオーミック接触可
能な最も低い不純物濃度を有し、それ以外の部分ではそ
の濃度よりも低い不純物濃度を有している。
１の表面にてアノードメタル電極９とオーミック接触可
能な最も低い不純物濃度を有し、それ以外の部分ではそ
の濃度よりも低い不純物濃度を有している。
【００６０】次に、動作について説明する。まず、順バ
イアス状態においては、各ｐアノード領域５からｎ- 基
板１へ、少数キャリアであるホールが注入される。この
とき、ｐアノード領域５の不純物濃度は、ｎ- 基板１の
表面にて高々アノードメタル電極９とオーミック接触可
能な不純物濃度である。これにより、ｎ- 基板１へ注入
されて蓄積するホールの量が減少する。その結果、ダイ
オード２の逆回復電流が低減する。
イアス状態においては、各ｐアノード領域５からｎ- 基
板１へ、少数キャリアであるホールが注入される。この
とき、ｐアノード領域５の不純物濃度は、ｎ- 基板１の
表面にて高々アノードメタル電極９とオーミック接触可
能な不純物濃度である。これにより、ｎ- 基板１へ注入
されて蓄積するホールの量が減少する。その結果、ダイ
オード２の逆回復電流が低減する。
【００６１】次に、逆バイアス状態においては、各ｐア
ノード領域５とｎ- 基板１との界面からｎ- 基板１側へ
向かって空乏層が延びる。このとき、ｐアノード領域５
は溝４の溝側面４ｂにそれぞれ設けられているため、隣
り合う空乏層が容易につながる。これにより、ショット
キー接合領域７ａ近傍の電界も緩和される。その結果、
逆バイアス状態におけるダイオード２の耐圧が向上す
る。
ノード領域５とｎ- 基板１との界面からｎ- 基板１側へ
向かって空乏層が延びる。このとき、ｐアノード領域５
は溝４の溝側面４ｂにそれぞれ設けられているため、隣
り合う空乏層が容易につながる。これにより、ショット
キー接合領域７ａ近傍の電界も緩和される。その結果、
逆バイアス状態におけるダイオード２の耐圧が向上す
る。
【００６２】実施の形態６ 本発明の実施の形態６に係るダイオードについて図を用
いて説明する。図８を参照して、ｎ- 基板１の一方の表
面に複数の溝４が形成されている。各溝４はシリコン酸
化膜１８によって被覆され、さらにドープトポリシリコ
ン膜１９が埋込まれている。隣り合う溝４の間のｎ- 基
板１には、ｐアノード領域５が形成されている。ｐアノ
ード領域５上にアノードメタル電極９が形成されてい
る。各ｐアノード領域５とアノードメタル電極９とはオ
ーミック接触している。アノードメタル電極９とドープ
トポリシリコン膜１９とは、シリコン酸化膜２０によっ
て絶縁されている。各溝４に埋込まれたドープトポリシ
リコン膜１９は、それぞれ電気的に接続されゲート引き
出し電極Ｇを構成している。ｎ- 基板１の他方の表面上
に、ｎ+ カソード領域３を介在させてカソードメタル電
極１１が形成されている。
いて説明する。図８を参照して、ｎ- 基板１の一方の表
面に複数の溝４が形成されている。各溝４はシリコン酸
化膜１８によって被覆され、さらにドープトポリシリコ
ン膜１９が埋込まれている。隣り合う溝４の間のｎ- 基
板１には、ｐアノード領域５が形成されている。ｐアノ
ード領域５上にアノードメタル電極９が形成されてい
る。各ｐアノード領域５とアノードメタル電極９とはオ
ーミック接触している。アノードメタル電極９とドープ
トポリシリコン膜１９とは、シリコン酸化膜２０によっ
て絶縁されている。各溝４に埋込まれたドープトポリシ
リコン膜１９は、それぞれ電気的に接続されゲート引き
出し電極Ｇを構成している。ｎ- 基板１の他方の表面上
に、ｎ+ カソード領域３を介在させてカソードメタル電
極１１が形成されている。
【００６３】また、各ｐアノード領域５は、ｎ- 基板１
の表面にてアノードメタル電極９とオーミック接触可能
な最も低い不純物濃度を有し、それ以外の部分ではその
濃度よりも低い不純物濃度を有している。次に動作につ
いて説明する。まず、順バイアス状態において、ゲート
引き出し電極Ｇに所定のしきい値電圧以上の電圧を印加
する。このとき、シリコン酸化膜１８近傍のｐアノード
領域５の導電型が反転し、ｎ型のチャネル領域が形成さ
れる。ｐアノード領域５からｎ- 基板１へ少数キャリア
であるホールが注入されると同時に、ｎ- 基板１から、
電子がそのチャネル領域を通ってアノードメタル電極９
へ到達する。アノードメタル電極９へ到達した電子は、
ｐアノード領域５のホールと再結合し消滅する。これに
より、ｐアノード領域５からｎ- 基板１へ注入されて蓄
積するホールの量が減少する。その結果、ダイオード２
の逆回復電流が低減する。
の表面にてアノードメタル電極９とオーミック接触可能
な最も低い不純物濃度を有し、それ以外の部分ではその
濃度よりも低い不純物濃度を有している。次に動作につ
いて説明する。まず、順バイアス状態において、ゲート
引き出し電極Ｇに所定のしきい値電圧以上の電圧を印加
する。このとき、シリコン酸化膜１８近傍のｐアノード
領域５の導電型が反転し、ｎ型のチャネル領域が形成さ
れる。ｐアノード領域５からｎ- 基板１へ少数キャリア
であるホールが注入されると同時に、ｎ- 基板１から、
電子がそのチャネル領域を通ってアノードメタル電極９
へ到達する。アノードメタル電極９へ到達した電子は、
ｐアノード領域５のホールと再結合し消滅する。これに
より、ｐアノード領域５からｎ- 基板１へ注入されて蓄
積するホールの量が減少する。その結果、ダイオード２
の逆回復電流が低減する。
【００６４】次に、逆バイアス状態において、所定のし
きい値電圧以下の電圧をゲート引き出し電極Ｇに印加す
る。このとき、シリコン酸化膜１８とｎ- 基板１のと界
面からｎ- 基板１側へ向かって空乏層が延びる。また、
ｐアノード領域５とｎ- 基板１との界面からも同様に空
乏層が延びる。これらの空乏層は、容易に隣接する空乏
層とつながる。その結果、逆バイアス時のダイオード２
の耐圧がさらに向上する。
きい値電圧以下の電圧をゲート引き出し電極Ｇに印加す
る。このとき、シリコン酸化膜１８とｎ- 基板１のと界
面からｎ- 基板１側へ向かって空乏層が延びる。また、
ｐアノード領域５とｎ- 基板１との界面からも同様に空
乏層が延びる。これらの空乏層は、容易に隣接する空乏
層とつながる。その結果、逆バイアス時のダイオード２
の耐圧がさらに向上する。
【００６５】実施の形態７ 本発明の実施の形態７に係るダイオードについて図を用
いて説明する。図９を参照して、各溝４に埋込まれたド
ープトポリシリコン膜１９とアノードメタル電極９とが
シリコン酸化膜２２によつて絶縁されている。また、各
溝４に埋込まれたドープトポリシリコン膜１９はそれぞ
れ電気的に接続され、ゲート引き出し電極Ｇが構成され
ている。これ以外の構成については、実施の形態５にお
いて説明した図７に示すダイオードと同じ構成なので、
同一部材には同一符号を付しその詳しい説明を省略す
る。
いて説明する。図９を参照して、各溝４に埋込まれたド
ープトポリシリコン膜１９とアノードメタル電極９とが
シリコン酸化膜２２によつて絶縁されている。また、各
溝４に埋込まれたドープトポリシリコン膜１９はそれぞ
れ電気的に接続され、ゲート引き出し電極Ｇが構成され
ている。これ以外の構成については、実施の形態５にお
いて説明した図７に示すダイオードと同じ構成なので、
同一部材には同一符号を付しその詳しい説明を省略す
る。
【００６６】次に動作について説明する。まず、順バイ
アス状態において、ゲート引き出し電極Ｇに所定のしき
い値電圧以上の電圧を印加する。このとき、シリコン酸
化膜１８近傍のｐアノード領域５の導電型が反転し、ｎ
型のチャネル領域が形成される。ｐアノード領域５から
ｎ- 基板１へ向かって少数キャリアであるホールが注入
されると同時に、ｎ- 基板１から、そのチャネル領域を
通って電子がアノードメタル電極９へ到達する。アノー
ドメタル電極９へ到達した電子は、ｐアノード領域５の
ホールと再結合し消滅する。これにより、ｐアノード領
域５からｎ- 基板１へ注入されて蓄積するホールの量が
減少する。その結果、ダイオード２の逆回復電流が低減
する。
アス状態において、ゲート引き出し電極Ｇに所定のしき
い値電圧以上の電圧を印加する。このとき、シリコン酸
化膜１８近傍のｐアノード領域５の導電型が反転し、ｎ
型のチャネル領域が形成される。ｐアノード領域５から
ｎ- 基板１へ向かって少数キャリアであるホールが注入
されると同時に、ｎ- 基板１から、そのチャネル領域を
通って電子がアノードメタル電極９へ到達する。アノー
ドメタル電極９へ到達した電子は、ｐアノード領域５の
ホールと再結合し消滅する。これにより、ｐアノード領
域５からｎ- 基板１へ注入されて蓄積するホールの量が
減少する。その結果、ダイオード２の逆回復電流が低減
する。
【００６７】次に、逆バイアス状態において、所定のし
きい値電圧以下の電圧をゲート引き出し電極Ｇに印加す
る。このとき、シリコン酸化膜１８とｎ- 基板１との界
面からｎ- 基板１側へ向かって空乏層が延びる。また同
時に、各溝４の溝側面４ｂに接するように設けられたｐ
アノード領域５とｎ- 基板１との界面からの同様に空乏
層が延びる。隣接する空乏層は容易につながり、電界が
緩和される。その結果、逆バイアス時におけるダイオー
ド２の耐圧がさらに向上する。
きい値電圧以下の電圧をゲート引き出し電極Ｇに印加す
る。このとき、シリコン酸化膜１８とｎ- 基板１との界
面からｎ- 基板１側へ向かって空乏層が延びる。また同
時に、各溝４の溝側面４ｂに接するように設けられたｐ
アノード領域５とｎ- 基板１との界面からの同様に空乏
層が延びる。隣接する空乏層は容易につながり、電界が
緩和される。その結果、逆バイアス時におけるダイオー
ド２の耐圧がさらに向上する。
【００６８】実施の形態８ 本発明の実施の形態８に係るダイオードの製造方法とし
て、実施の形態１において説明した図１に示すダイオー
ドの製造方法について図を用いて説明する。まず、図１
０に示すｎ- 基板１の一表面全面にｎ型の不純物をイオ
ン注入するとともに、熱拡散させることにより、図１１
に示すように、ｎ+ カソード領域３を形成する。熱酸化
法により、ｎ- 基板１の表面上にシリコン酸化膜２３と
ｎ+ カソード領域３の表面上にシリコン酸化膜２４とを
それぞれ形成する。
て、実施の形態１において説明した図１に示すダイオー
ドの製造方法について図を用いて説明する。まず、図１
０に示すｎ- 基板１の一表面全面にｎ型の不純物をイオ
ン注入するとともに、熱拡散させることにより、図１１
に示すように、ｎ+ カソード領域３を形成する。熱酸化
法により、ｎ- 基板１の表面上にシリコン酸化膜２３と
ｎ+ カソード領域３の表面上にシリコン酸化膜２４とを
それぞれ形成する。
【００６９】次に図１２を参照して、シリコン酸化膜２
３上に所定のフォトレジストパターン２５を形成する。
フォトレジストパターン２５をマスクとして、ｎ- 基板
１にボロンをイオン注入することにより、不純物注入領
域５ａを形成する。その後、フォトレジストパターン２
５を除去する。
３上に所定のフォトレジストパターン２５を形成する。
フォトレジストパターン２５をマスクとして、ｎ- 基板
１にボロンをイオン注入することにより、不純物注入領
域５ａを形成する。その後、フォトレジストパターン２
５を除去する。
【００７０】次に図１３を参照して、所定の熱処理を施
すこにとより、図１２に示す不純物注入領域５ａを熱拡
散させ、ｐアノード領域５を形成する。ｎ- 基板１表面
におけるｐアノード領域５の不純物濃度は、最終的に、
１×１０16〜１×１０17／ｃｍ3 となるように当初のボ
ロンの注入量および熱処理条件を選択する。シリコン酸
化膜を除去するとともに、ｐアノード領域５を覆うよう
に、ｎ- 基板１上にスパッタ法等により白金膜を形成す
る。その後、所定の熱処理を施すことにより、ｎ- 基板
１中のシリコンと白金とを反応させて白金シリサイドを
形成する。その後、未反応の白金を除去する。残った白
金シリサイド膜のうち、ｐアノード領域５上に形成され
た白金シリサイド膜は後に、オーミック接合領域７ｂと
なる。ｎ - 基板１上に形成された白金シリサイド膜は、
後にショットキー接合領域７ａとなる。
すこにとより、図１２に示す不純物注入領域５ａを熱拡
散させ、ｐアノード領域５を形成する。ｎ- 基板１表面
におけるｐアノード領域５の不純物濃度は、最終的に、
１×１０16〜１×１０17／ｃｍ3 となるように当初のボ
ロンの注入量および熱処理条件を選択する。シリコン酸
化膜を除去するとともに、ｐアノード領域５を覆うよう
に、ｎ- 基板１上にスパッタ法等により白金膜を形成す
る。その後、所定の熱処理を施すことにより、ｎ- 基板
１中のシリコンと白金とを反応させて白金シリサイドを
形成する。その後、未反応の白金を除去する。残った白
金シリサイド膜のうち、ｐアノード領域５上に形成され
た白金シリサイド膜は後に、オーミック接合領域７ｂと
なる。ｎ - 基板１上に形成された白金シリサイド膜は、
後にショットキー接合領域７ａとなる。
【００７１】次に図１４を参照して、ｎ- 基板１表面上
に厚いシリコン酸化膜２６を形成する。シリコン酸化膜
２６上に形成された所定のフォトレジストパターン（図
示せず）により、シリコン酸化膜２６に異方性エッチン
グを施しｐアノード領域５の表面を露出する。さらに、
シリコン酸化膜２６をマスクとしてｐアノード領域５に
異方性エッチングを施し溝４を形成する。
に厚いシリコン酸化膜２６を形成する。シリコン酸化膜
２６上に形成された所定のフォトレジストパターン（図
示せず）により、シリコン酸化膜２６に異方性エッチン
グを施しｐアノード領域５の表面を露出する。さらに、
シリコン酸化膜２６をマスクとしてｐアノード領域５に
異方性エッチングを施し溝４を形成する。
【００７２】次に図１５を参照して、図１４に示すシリ
コン酸化膜２６を除去する。次に図１６を参照して、溝
４を埋込むようにｎ- 基板１上にアノードメタル電極９
を形成する。このアノードメタル電極９としてはアルミ
ニウムが好ましい。これにより、ｎ- 基板１表面にてア
ノードメタル電極９とｐアノード領域５とがオーミック
接触する。また、ｐアノード領域５内の不純物分布の特
性から、オーミック接合領域７ｂ近傍の溝４の側面にお
いても、アノードメタル電極９とｐアノード領域５とが
オーミック接触する。
コン酸化膜２６を除去する。次に図１６を参照して、溝
４を埋込むようにｎ- 基板１上にアノードメタル電極９
を形成する。このアノードメタル電極９としてはアルミ
ニウムが好ましい。これにより、ｎ- 基板１表面にてア
ノードメタル電極９とｐアノード領域５とがオーミック
接触する。また、ｐアノード領域５内の不純物分布の特
性から、オーミック接合領域７ｂ近傍の溝４の側面にお
いても、アノードメタル電極９とｐアノード領域５とが
オーミック接触する。
【００７３】その後、ｎ+ カソード領域３表面に形成さ
れたシリコン酸化膜を除去し、カソードメタル電極１１
を形成する。以上により、図１に示すダイオードが完成
する。
れたシリコン酸化膜を除去し、カソードメタル電極１１
を形成する。以上により、図１に示すダイオードが完成
する。
【００７４】特にこの場合には、各ｐアノード領域５
は、まずｎ- 基板１にｐ型の不純物を導入するととも
に、熱処理を施すことにより形成される。このとき、不
純物がｎ - 基板１の表面からその内部に向かって熱拡散
すると同時に、ｎ- 基板１の表面においても周囲に向か
って熱拡散する。しかも、不純物領域のｎ- 基板１表面
における不純物濃度は、アノードメタル電極９とオーミ
ック接触することができる最低の不純物濃度となるよう
に、当初の不純物導入量および熱処理条件等が選択され
る。これにより、不純物領域において、ｎ- 基板１表面
中央近傍が最もその不純物濃度が高く、ｎ- 基板１の内
部へ向かうに従いその不純物濃度が減少する。その各不
純物領域の中央近傍に溝４が形成される。不純物領域の
うち、ｎ- 基板１との界面近傍の比較的不純物濃度の低
い領域が最終的にｐアノード領域５となる。 その結
果、実施の形態１において説明したように、ダイオード
の逆回復電流が低減される。
は、まずｎ- 基板１にｐ型の不純物を導入するととも
に、熱処理を施すことにより形成される。このとき、不
純物がｎ - 基板１の表面からその内部に向かって熱拡散
すると同時に、ｎ- 基板１の表面においても周囲に向か
って熱拡散する。しかも、不純物領域のｎ- 基板１表面
における不純物濃度は、アノードメタル電極９とオーミ
ック接触することができる最低の不純物濃度となるよう
に、当初の不純物導入量および熱処理条件等が選択され
る。これにより、不純物領域において、ｎ- 基板１表面
中央近傍が最もその不純物濃度が高く、ｎ- 基板１の内
部へ向かうに従いその不純物濃度が減少する。その各不
純物領域の中央近傍に溝４が形成される。不純物領域の
うち、ｎ- 基板１との界面近傍の比較的不純物濃度の低
い領域が最終的にｐアノード領域５となる。 その結
果、実施の形態１において説明したように、ダイオード
の逆回復電流が低減される。
【００７５】実施の形態９ 本発明の実施の形態９に係るダイオードの製造方法とし
て、実施の形態２において説明した図２に示すダイオー
ドの製造方法について図を用いて説明する。まず、図１
０から図１５に示す工程を経た後、図１７を参照して、
各溝４を埋めるようにｎ- 基板１上にシリコン酸化膜２
７を形成する。
て、実施の形態２において説明した図２に示すダイオー
ドの製造方法について図を用いて説明する。まず、図１
０から図１５に示す工程を経た後、図１７を参照して、
各溝４を埋めるようにｎ- 基板１上にシリコン酸化膜２
７を形成する。
【００７６】次に図１８を参照して、シリコン酸化膜に
エッチングを施し、溝４の内部にのみシリコン酸化膜２
７を残す。
エッチングを施し、溝４の内部にのみシリコン酸化膜２
７を残す。
【００７７】次に図１９を参照して、ｎ- 基板１表面上
にアノードメタル電極９を形成する。また、ｎ+ カソー
ド領域の表面にカソードメタル電極１１を形成する。こ
の場合、溝４にはシリコン酸化膜２７が埋込まれている
ため、アノードメタル電極９とｐアノード領域５とがオ
ーミック接触するのは、オーミック接合領域７ｂのみで
ある。以上により、図２に示すダイオードが完成する。
完成したダイオードは、実施の形態２において説明した
効果を有している。
にアノードメタル電極９を形成する。また、ｎ+ カソー
ド領域の表面にカソードメタル電極１１を形成する。こ
の場合、溝４にはシリコン酸化膜２７が埋込まれている
ため、アノードメタル電極９とｐアノード領域５とがオ
ーミック接触するのは、オーミック接合領域７ｂのみで
ある。以上により、図２に示すダイオードが完成する。
完成したダイオードは、実施の形態２において説明した
効果を有している。
【００７８】実施の形態１０ 本発明の実施の形態１０に係るダイオードの製造方法と
して、実施の形態３において説明した図４に示すダイオ
ードの製造方法について図を用いて説明する。図２０を
参照して、ｎ- 基板１の表面に、実施の形態８において
説明した方法と同様に、後にショットキー接合領域７ａ
となる白金シリサイド膜を形成する。その白金シリサイ
ド膜上にシリコン酸化膜２６を形成する。
して、実施の形態３において説明した図４に示すダイオ
ードの製造方法について図を用いて説明する。図２０を
参照して、ｎ- 基板１の表面に、実施の形態８において
説明した方法と同様に、後にショットキー接合領域７ａ
となる白金シリサイド膜を形成する。その白金シリサイ
ド膜上にシリコン酸化膜２６を形成する。
【００７９】シリコン酸化膜２６上に形成された所定の
フォトレジストパターン（図示せず）をマスクとしてシ
リコン酸化膜２６に異方性エッチングを施すことによ
り、ｎ - 基板１の表面を露出する。さらに、シリコン酸
化膜２６をマスクとして、ｎ-基板１に異方性エッチン
グを施し、複数の溝４を形成する。ｎ- 基板１のもう一
方の表面に、実施の形態８において説明した方法と同様
に、ｎ+ カソード領域３とシリコン酸化膜２４を形成す
る。
フォトレジストパターン（図示せず）をマスクとしてシ
リコン酸化膜２６に異方性エッチングを施すことによ
り、ｎ - 基板１の表面を露出する。さらに、シリコン酸
化膜２６をマスクとして、ｎ-基板１に異方性エッチン
グを施し、複数の溝４を形成する。ｎ- 基板１のもう一
方の表面に、実施の形態８において説明した方法と同様
に、ｎ+ カソード領域３とシリコン酸化膜２４を形成す
る。
【００８０】次に図２１を参照して、熱酸化法により、
複数の溝４の表面にシリコン酸化膜１７を被覆する。
複数の溝４の表面にシリコン酸化膜１７を被覆する。
【００８１】次に図２２を参照して、シリコン酸化膜２
６をマスクとして、ｎ- 基板１にボロンなどのｐ型不純
物をイオン注入法により注入し、溝底面４ａに接する不
純物注入領域５ａを形成する。所定の熱処理を施すこと
により、不純物注入領域５ａはｐアノード領域となる。
溝底面４ａにてｐアノード領域５の不純物濃度は、最終
的に、１×１０16〜１×１０17／ｃｍ3 となるように当
初のボロンの注入量および熱処理条件を選択する。
６をマスクとして、ｎ- 基板１にボロンなどのｐ型不純
物をイオン注入法により注入し、溝底面４ａに接する不
純物注入領域５ａを形成する。所定の熱処理を施すこと
により、不純物注入領域５ａはｐアノード領域となる。
溝底面４ａにてｐアノード領域５の不純物濃度は、最終
的に、１×１０16〜１×１０17／ｃｍ3 となるように当
初のボロンの注入量および熱処理条件を選択する。
【００８２】次に図２３を参照して、異方性エッチング
を施すことにより、図２２に示すシリコン酸化膜２６と
溝底面４ａに形成されたシリコン酸化膜１７を除去す
る。
を施すことにより、図２２に示すシリコン酸化膜２６と
溝底面４ａに形成されたシリコン酸化膜１７を除去す
る。
【００８３】次に図２４を参照して、溝４を埋めるよう
にｎ- 基板１表面上にアノードメタル電極９を形成す
る。アノードメタル電極９としては、アルミニウムが好
ましい。アノードメタル電極９とｎ- 基板１との間には
ショットキー接合領域７ａが位置する。また、アノード
メタル電極９は溝底面４ａにて、ｎ- 基板１とオーミッ
ク接触する。
にｎ- 基板１表面上にアノードメタル電極９を形成す
る。アノードメタル電極９としては、アルミニウムが好
ましい。アノードメタル電極９とｎ- 基板１との間には
ショットキー接合領域７ａが位置する。また、アノード
メタル電極９は溝底面４ａにて、ｎ- 基板１とオーミッ
ク接触する。
【００８４】次に図２５を参照して、ｎ+ カソード領域
３表面上にカソードメタル電極１１を形成する。以上に
より、図４に示すダイオードが完成する。完成したダイ
オードは、実施の形態３において説明した効果を有して
いる。
３表面上にカソードメタル電極１１を形成する。以上に
より、図４に示すダイオードが完成する。完成したダイ
オードは、実施の形態３において説明した効果を有して
いる。
【００８５】実施の形態１１ 本発明の実施の形態１１に係るダイオードの製造方法と
して、実施の形態４において説明した図５に示すダイオ
ードの製造方法について図を用いて説明する。図２６を
参照して、実施の形態８において説明した図１０から図
１３に示す工程と同様の工程を経ることにより、ｎ- 基
板１の所定の領域にｐアノード領域５を形成する。ｐア
ノード領域５の不純物濃度は、最終的に、ｎ- 基板１表
面にて１×１０16〜１×１０17／ｃｍ3 となるように当
初のボロンの注入量および熱処理条件を選択する。
して、実施の形態４において説明した図５に示すダイオ
ードの製造方法について図を用いて説明する。図２６を
参照して、実施の形態８において説明した図１０から図
１３に示す工程と同様の工程を経ることにより、ｎ- 基
板１の所定の領域にｐアノード領域５を形成する。ｐア
ノード領域５の不純物濃度は、最終的に、ｎ- 基板１表
面にて１×１０16〜１×１０17／ｃｍ3 となるように当
初のボロンの注入量および熱処理条件を選択する。
【００８６】次に図２７を参照して、ｎ- 基板１上にシ
リコン酸化膜２６を形成する。そのシリコン酸化膜２６
上に形成された所定のフォトレジストパターン（図示せ
ず）をますくとして、シリコン酸化膜２６に異方性エッ
チングを施し、ｎ- 基板１の表面を露出する。さらに、
シリコン酸化膜２６をマスクとして、ｎ- 基板１に異方
性エッチングを施すことにより複数の溝４を形成する。
このとき、各溝４に挟まれる領域において、ｐアノード
領域５が１つおきに位置する。
リコン酸化膜２６を形成する。そのシリコン酸化膜２６
上に形成された所定のフォトレジストパターン（図示せ
ず）をますくとして、シリコン酸化膜２６に異方性エッ
チングを施し、ｎ- 基板１の表面を露出する。さらに、
シリコン酸化膜２６をマスクとして、ｎ- 基板１に異方
性エッチングを施すことにより複数の溝４を形成する。
このとき、各溝４に挟まれる領域において、ｐアノード
領域５が１つおきに位置する。
【００８７】次に図２８を参照して、熱酸化法等によ
り、各溝４の表面を被覆するシリコン酸化膜１８を形成
する。
り、各溝４の表面を被覆するシリコン酸化膜１８を形成
する。
【００８８】次に図２９を参照して、各溝４を埋めるよ
うに、ドープトポリシリコン膜１９を形成する。
うに、ドープトポリシリコン膜１９を形成する。
【００８９】次に図３０を参照して、ドープトポリシリ
コン膜１９にエッチングを施し、各溝４内にドープトポ
リシリコン膜１９を残す。
コン膜１９にエッチングを施し、各溝４内にドープトポ
リシリコン膜１９を残す。
【００９０】次に図３１を参照して、図３０に示すシリ
コン酸化膜２６、１８を除去する。その後、ｎ- 基板１
上にアノードメタル電極９を形成する。アノードメタル
電極９としては、アルミニウムが好ましい。アノードメ
タル電極９とｎ- 基板１との間にはショットキー接合領
域７ａが位置する。また、アノードメタル電極９とｐア
ノード領域５との間にはオーミック接合領域７ｂが位置
する。
コン酸化膜２６、１８を除去する。その後、ｎ- 基板１
上にアノードメタル電極９を形成する。アノードメタル
電極９としては、アルミニウムが好ましい。アノードメ
タル電極９とｎ- 基板１との間にはショットキー接合領
域７ａが位置する。また、アノードメタル電極９とｐア
ノード領域５との間にはオーミック接合領域７ｂが位置
する。
【００９１】次に図３２を参照して、ｎ+ カソード領域
３表面上にカソードメタル電極１１を形成する。以上に
より、図５に示すダイオードが完成する。完成したダイ
オードは、実施の形態４において説明した効果を有して
いる。
３表面上にカソードメタル電極１１を形成する。以上に
より、図５に示すダイオードが完成する。完成したダイ
オードは、実施の形態４において説明した効果を有して
いる。
【００９２】実施の形態１２ 本発明の実施の形態１２に係るダイオードの製造方法と
して、実施の形態５において説明した図７に示すダイオ
ードの製造方法について図を用いて説明する。図３３を
参照して、実施の形態８において説明した図１０から図
１２に示す工程と同様の工程を経ることにより、ｎ- 基
板１の表面に不純物注入領域５ａを形成する。この後、
熱処理を施すことにより、ｐアノード領域を形成する。
ｐアノード領域の不純物濃度は、最終的に、ｎ- 基板１
表面にて１×１０16〜１×１０17／ｃｍ3 となるように
当初のボロンの注入量および熱処理条件を選択する。
して、実施の形態５において説明した図７に示すダイオ
ードの製造方法について図を用いて説明する。図３３を
参照して、実施の形態８において説明した図１０から図
１２に示す工程と同様の工程を経ることにより、ｎ- 基
板１の表面に不純物注入領域５ａを形成する。この後、
熱処理を施すことにより、ｐアノード領域を形成する。
ｐアノード領域の不純物濃度は、最終的に、ｎ- 基板１
表面にて１×１０16〜１×１０17／ｃｍ3 となるように
当初のボロンの注入量および熱処理条件を選択する。
【００９３】次に図３４を参照して、実施の形態８にお
いて説明した図１４および図１５に示す工程と同様の工
程を経ることにより、ｎ- 基板１の表面に複数の溝４を
形成する。このとき、ｐアノード領域５よりも深くなる
ように各溝４を形成する。その後、熱酸化法等により各
溝４の表面にシリコン酸化膜１８を被覆する。
いて説明した図１４および図１５に示す工程と同様の工
程を経ることにより、ｎ- 基板１の表面に複数の溝４を
形成する。このとき、ｐアノード領域５よりも深くなる
ように各溝４を形成する。その後、熱酸化法等により各
溝４の表面にシリコン酸化膜１８を被覆する。
【００９４】次に図３５を参照して、各溝４を埋めるよ
うにドープトポリシリコン膜１９を形成する。
うにドープトポリシリコン膜１９を形成する。
【００９５】次に図３６を参照して、ドープトポリシリ
コン膜にエッチングを施すことにより、各溝４内にドー
プトポリシリコン膜１９を残す。その後、ｎ- 基板１上
に露出しているシリコン酸化膜２６、１８を除去する。
コン膜にエッチングを施すことにより、各溝４内にドー
プトポリシリコン膜１９を残す。その後、ｎ- 基板１上
に露出しているシリコン酸化膜２６、１８を除去する。
【００９６】次に図３７を参照して、ｎ- 基板１上にア
ノードメタル電極９を形成する。アノードメタル電極９
としては、アルミニウムが好ましい。アノードメタル電
極９とｎ- 基板１との間には、ショットキー接合領域７
ａが位置する。また、アノードメタル電極９とｐアノー
ド領域５との間にはオーミック接合領域７ｂが位置して
いる。
ノードメタル電極９を形成する。アノードメタル電極９
としては、アルミニウムが好ましい。アノードメタル電
極９とｎ- 基板１との間には、ショットキー接合領域７
ａが位置する。また、アノードメタル電極９とｐアノー
ド領域５との間にはオーミック接合領域７ｂが位置して
いる。
【００９７】その後、ｎ+ カソード領域３表面上にカソ
ードメタル電極を形成することにより、図７に示すダイ
オードが完成する。完成したダイオードは、実施の形態
５において説明した効果を有している。
ードメタル電極を形成することにより、図７に示すダイ
オードが完成する。完成したダイオードは、実施の形態
５において説明した効果を有している。
【００９８】実施の形態１３ 本発明の実施の形態１３に係るダイオードの製造方法と
して、実施の形態６において説明した図８に示すダイオ
ードの製造方法について図を用いて説明する。まず図３
８を参照して、実施の形態８において説明した図１１に
示す工程の後、ｎ- 基板１表面にイオン注入法によりボ
ロン等のｐ型不純物を注入することにより、不純物注入
領域５ａを形成する。その後、所定の熱処理を施すこと
により、ｐアノード領域を形成する。ｐアノード領域の
不純物濃度は、最終的に、ｎ- 基板１表面にて１×１０
16〜１×１０17／ｃｍ3 となるように当初のボロンの注
入量および熱処理条件を選択する。
して、実施の形態６において説明した図８に示すダイオ
ードの製造方法について図を用いて説明する。まず図３
８を参照して、実施の形態８において説明した図１１に
示す工程の後、ｎ- 基板１表面にイオン注入法によりボ
ロン等のｐ型不純物を注入することにより、不純物注入
領域５ａを形成する。その後、所定の熱処理を施すこと
により、ｐアノード領域を形成する。ｐアノード領域の
不純物濃度は、最終的に、ｎ- 基板１表面にて１×１０
16〜１×１０17／ｃｍ3 となるように当初のボロンの注
入量および熱処理条件を選択する。
【００９９】次に図３９を参照して、図３８に示すｐア
ノード領域５ａ上にさらに厚いシリコン酸化膜２６を形
成する。シリコン酸化膜２６上に形成された所定のフォ
トレジストパターン（図示せず）をマスクとして、シリ
コン酸化膜２６に異方性エッチングを施し、ｐアノード
領域５の表面を露出する。さらに、シリコン酸化膜２６
をマスクとして、ｎ- 基板１に異方性エッチングを施
し、ｐアノード領域５よりも深い複数の溝４を形成す
る。その後、シリコン酸化膜２６を除去する。
ノード領域５ａ上にさらに厚いシリコン酸化膜２６を形
成する。シリコン酸化膜２６上に形成された所定のフォ
トレジストパターン（図示せず）をマスクとして、シリ
コン酸化膜２６に異方性エッチングを施し、ｐアノード
領域５の表面を露出する。さらに、シリコン酸化膜２６
をマスクとして、ｎ- 基板１に異方性エッチングを施
し、ｐアノード領域５よりも深い複数の溝４を形成す
る。その後、シリコン酸化膜２６を除去する。
【０１００】次に図４０を参照して、熱酸化法等によ
り、各溝４の表面にシリコン酸化膜１８を被覆する。
り、各溝４の表面にシリコン酸化膜１８を被覆する。
【０１０１】次に図４１を参照して、各溝４を埋めるよ
うにドープトポリシリコン膜１９を形成する。
うにドープトポリシリコン膜１９を形成する。
【０１０２】次に図４２を参照して、ドープトポリシリ
コン膜にエッチングを施すことにより、各溝４内にドー
プトポリシリコン膜１９を残す。
コン膜にエッチングを施すことにより、各溝４内にドー
プトポリシリコン膜１９を残す。
【０１０３】次に図４３を参照して、各溝４内に残った
ドープトポリシリコン膜１９を覆うようにシリコン酸化
膜２０を形成する。
ドープトポリシリコン膜１９を覆うようにシリコン酸化
膜２０を形成する。
【０１０４】次に図４４を参照して、シリコン酸化膜２
０上に形成された所定のフォトレジストパターン（図示
せず）をマスクとして、シリコン酸化膜２０に異方性エ
ッチングを施し、ドープトポリシリコン膜１９上のシリ
コン酸化膜を残し、ｐアノード領域５上のシリコン酸化
膜を除去する。
０上に形成された所定のフォトレジストパターン（図示
せず）をマスクとして、シリコン酸化膜２０に異方性エ
ッチングを施し、ドープトポリシリコン膜１９上のシリ
コン酸化膜を残し、ｐアノード領域５上のシリコン酸化
膜を除去する。
【０１０５】次に図４５を参照して、残ったシリコン酸
化膜２０を覆うように、ｎ- 基板１表面上にアノードメ
タル電極９を形成する。
化膜２０を覆うように、ｎ- 基板１表面上にアノードメ
タル電極９を形成する。
【０１０６】次に図４６を参照して、ｎ+ カソード領域
３の表面上にカソードメタル電極１１を形成する。以上
により、図８に示すダイオードが完成する。完成したダ
イオードは、実施の形態６において説明した効果を有し
ている。
３の表面上にカソードメタル電極１１を形成する。以上
により、図８に示すダイオードが完成する。完成したダ
イオードは、実施の形態６において説明した効果を有し
ている。
【０１０７】実施の形態１４ 本発明の実施の形態１４に係るダイオードの製造方法と
して、実施の形態７において説明した図９に示すダイオ
ードの製造方法について図を用いて説明する。まず図４
７を参照して、実施の形態１２において説明した図３３
および図３４に示す工程と同様の工程を経ることによ
り、ｎ- 基板１の表面に複数の溝４を形成する。熱酸化
法等により、各溝４の表面にシリコン酸化膜１８を被覆
する。
して、実施の形態７において説明した図９に示すダイオ
ードの製造方法について図を用いて説明する。まず図４
７を参照して、実施の形態１２において説明した図３３
および図３４に示す工程と同様の工程を経ることによ
り、ｎ- 基板１の表面に複数の溝４を形成する。熱酸化
法等により、各溝４の表面にシリコン酸化膜１８を被覆
する。
【０１０８】次に図４８を参照して、各溝４を埋めるよ
うにドープトポリシリコン膜１９を形成する。
うにドープトポリシリコン膜１９を形成する。
【０１０９】次に図４９を参照して、ドープトポリシリ
コン膜にエッチングを施すことにより、各溝４内にドー
プトポリシリコン膜１９および後の工程においてゲート
引き出し電極となるゲート引き出し電極形成領域（図示
せず）を残す。その後、図４８に示すシリコン酸化膜２
６、１８のうち、ｎ- 基板１表面上に位置する部分を除
去する。
コン膜にエッチングを施すことにより、各溝４内にドー
プトポリシリコン膜１９および後の工程においてゲート
引き出し電極となるゲート引き出し電極形成領域（図示
せず）を残す。その後、図４８に示すシリコン酸化膜２
６、１８のうち、ｎ- 基板１表面上に位置する部分を除
去する。
【０１１０】次に図５０を参照して、各溝４内に残され
たドープトポリシリコン膜１９を覆うようにシリコン酸
化膜２２を形成する。
たドープトポリシリコン膜１９を覆うようにシリコン酸
化膜２２を形成する。
【０１１１】次に図５１を参照して、シリコン酸化膜を
選択エッチングする。次に図５２を参照して、シリコン
酸化膜２２を覆うようにｎ- 基板１上にアノードメタル
電極９を形成する。
選択エッチングする。次に図５２を参照して、シリコン
酸化膜２２を覆うようにｎ- 基板１上にアノードメタル
電極９を形成する。
【０１１２】次に図５３を参照して、ｎ+ カソード領域
３の表面上にカソードメタル電極１１を形成する。ま
た、各溝４内に埋込まれたドープトポリシリコン膜１９
をそれぞれ電気的に接続することにより、ゲート引き出
し電極（図示せず）を形成する。以上により、図９に示
すダイオードが完成する。完成したダイオードは、実施
の形態７において説明した効果を有している。
３の表面上にカソードメタル電極１１を形成する。ま
た、各溝４内に埋込まれたドープトポリシリコン膜１９
をそれぞれ電気的に接続することにより、ゲート引き出
し電極（図示せず）を形成する。以上により、図９に示
すダイオードが完成する。完成したダイオードは、実施
の形態７において説明した効果を有している。
【０１１３】上記各実施の形態においては、半導体装置
としてダイオードを例に挙げて説明した。各ダイオード
のアノードメタル電極側の構造、すなわち、ｎ- 基板
１、複数の溝４、ｐアノード領域５、ショットキー接合
領域７ａ、オーミック接合領域７ｂを含む構造は、ダイ
オードの場合に限られず、サイリスタのアノード構造や
ＩＧＢＴのコレクタ構造としても適用することができ
る。
としてダイオードを例に挙げて説明した。各ダイオード
のアノードメタル電極側の構造、すなわち、ｎ- 基板
１、複数の溝４、ｐアノード領域５、ショットキー接合
領域７ａ、オーミック接合領域７ｂを含む構造は、ダイ
オードの場合に限られず、サイリスタのアノード構造や
ＩＧＢＴのコレクタ構造としても適用することができ
る。
【０１１４】また、ｎ- 基板を用いたが、ｐ- 基板を用
いた場合でも同様の効果が得られるのは明らかである。
ただし、ｐ- 基板を用いた場合、上述した構造は、ダイ
オードおよびサイリスタにおいては、カソード側の構造
となる。
いた場合でも同様の効果が得られるのは明らかである。
ただし、ｐ- 基板を用いた場合、上述した構造は、ダイ
オードおよびサイリスタにおいては、カソード側の構造
となる。
【０１１５】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
く、特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
く、特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
【０１１６】
【発明の効果】本発明の第１の局面における半導体装置
は、第１導電型の半導体基板と複数の溝部と複数の第２
導電型の不純物領域と第１電極層とを備えている。複数
の溝部は、半導体基板の第１主表面に選択的に形成され
ている。複数の第２導電型の不純物領域は、少なくとも
各溝部の底面に接し、各溝部よりも深く形成されてい
る。第１電極層は、半導体基板の第１主表面上に形成さ
れている。第１電極層と半導体基板の第１導電型の領域
とは、第１主表面にてショットキー接合をなしている。
第１電極層と不純物領域とは、所定の接合面にてオーミ
ック接触をなしている。各不純物領域は、所定の接合面
近傍において、第１電極層とオーミック接触可能な最も
低い不純物濃度を有し、所定の接合面近傍以外では、そ
のオーミック接触可能な最も低い不純物濃度よりもさら
に低い不純物濃度を有する。
は、第１導電型の半導体基板と複数の溝部と複数の第２
導電型の不純物領域と第１電極層とを備えている。複数
の溝部は、半導体基板の第１主表面に選択的に形成され
ている。複数の第２導電型の不純物領域は、少なくとも
各溝部の底面に接し、各溝部よりも深く形成されてい
る。第１電極層は、半導体基板の第１主表面上に形成さ
れている。第１電極層と半導体基板の第１導電型の領域
とは、第１主表面にてショットキー接合をなしている。
第１電極層と不純物領域とは、所定の接合面にてオーミ
ック接触をなしている。各不純物領域は、所定の接合面
近傍において、第１電極層とオーミック接触可能な最も
低い不純物濃度を有し、所定の接合面近傍以外では、そ
のオーミック接触可能な最も低い不純物濃度よりもさら
に低い不純物濃度を有する。
【０１１７】この構成によれば、第１電極層と半導体基
板とにそれぞれ所定の一電位を印加した順バイアス状態
において、第１電極層とオーミック接触している不純物
領域から半導体基板へ少数キャリアが注入される。少数
キャリアの注入量は不純物領域の不純物濃度に依存す
る。この場合、不純物領域は所定の接合面近傍にて第１
電極層とオーミック接触可能な最も低い不純物濃度を有
し、それ以外の領域では、その最も低い不純物濃度より
もさらに低い不純物濃度を有する。これにより、不純物
領域から半導体基板へ注入されて蓄積する少数キャリア
の量が低減する。その結果、順バイアス状態から逆バイ
アス状態に至る際に、半導体装置に逆バイアス方向に流
れる逆回復電流が低減する。
板とにそれぞれ所定の一電位を印加した順バイアス状態
において、第１電極層とオーミック接触している不純物
領域から半導体基板へ少数キャリアが注入される。少数
キャリアの注入量は不純物領域の不純物濃度に依存す
る。この場合、不純物領域は所定の接合面近傍にて第１
電極層とオーミック接触可能な最も低い不純物濃度を有
し、それ以外の領域では、その最も低い不純物濃度より
もさらに低い不純物濃度を有する。これにより、不純物
領域から半導体基板へ注入されて蓄積する少数キャリア
の量が低減する。その結果、順バイアス状態から逆バイ
アス状態に至る際に、半導体装置に逆バイアス方向に流
れる逆回復電流が低減する。
【０１１８】また、第１電極層と半導体基板とにそれぞ
れ所定の他の電位を印加した逆バイアス状態において、
不純物領域と半導体基板との界面から半導体基板側へ向
かって空乏層が延びる。このとき、ショットキー接合の
近傍では、隣り合う不純物領域から延びる空乏層同士が
繋がるため、電界が緩和される。さらに、各不純物領域
は溝部よりも深く形成されているため、空乏層は半導体
基板のより深い位置にまで延びる。これにより、第１電
極層と空乏層端までの距離がより長くなる。その結果、
逆バイアス状態における半導体装置の耐圧が向上する。
れ所定の他の電位を印加した逆バイアス状態において、
不純物領域と半導体基板との界面から半導体基板側へ向
かって空乏層が延びる。このとき、ショットキー接合の
近傍では、隣り合う不純物領域から延びる空乏層同士が
繋がるため、電界が緩和される。さらに、各不純物領域
は溝部よりも深く形成されているため、空乏層は半導体
基板のより深い位置にまで延びる。これにより、第１電
極層と空乏層端までの距離がより長くなる。その結果、
逆バイアス状態における半導体装置の耐圧が向上する。
【０１１９】好ましくは、各不純物領域は、溝部の両側
面および両側面近傍の第１主表面にも接するように形成
され、所定の接合面が、不純物領域の少なくとも第１主
表面に位置する。
面および両側面近傍の第１主表面にも接するように形成
され、所定の接合面が、不純物領域の少なくとも第１主
表面に位置する。
【０１２０】この場合には、各不純物領域内にそれぞれ
溝部が形成されるため、不純物領域として存在するのは
実質的に半導体基板との接合近傍である。ところで、半
導体基板に形成された不純物領域の不純物濃度は、不純
物領域の第１主表面中央近傍から不純物領域と半導体基
板との界面へ向かって徐々に減少する。その不純物領域
内に溝部を形成することにより、比較的不純物濃度の高
い部分が除去される。これにより、不純物領域として実
質的に残る部分の不純物濃度は比較的低い。このため、
順バイアス状態において不純物領域から半導体基板へ注
入されて蓄積する少数キャリアの量がより低減する。そ
の結果、逆回復電流がより低減する。
溝部が形成されるため、不純物領域として存在するのは
実質的に半導体基板との接合近傍である。ところで、半
導体基板に形成された不純物領域の不純物濃度は、不純
物領域の第１主表面中央近傍から不純物領域と半導体基
板との界面へ向かって徐々に減少する。その不純物領域
内に溝部を形成することにより、比較的不純物濃度の高
い部分が除去される。これにより、不純物領域として実
質的に残る部分の不純物濃度は比較的低い。このため、
順バイアス状態において不純物領域から半導体基板へ注
入されて蓄積する少数キャリアの量がより低減する。そ
の結果、逆回復電流がより低減する。
【０１２１】また好ましくは、各溝部は絶縁体で埋込ま
れている。この場合には、第１電極層は不純物領域と第
１主表面でのみオーミック接触する。このため、第１電
極層と不純物領域とのオーミック接触面積が減少する。
これにより、順バイアス状態において不純物領域から半
導体基板へ注入されて蓄積する少数キャリアの量がさら
に低減する。その結果、逆回復電流がさらに低減する。
れている。この場合には、第１電極層は不純物領域と第
１主表面でのみオーミック接触する。このため、第１電
極層と不純物領域とのオーミック接触面積が減少する。
これにより、順バイアス状態において不純物領域から半
導体基板へ注入されて蓄積する少数キャリアの量がさら
に低減する。その結果、逆回復電流がさらに低減する。
【０１２２】さらに好ましくは、溝部の両側面に形成さ
れた絶縁層を含み、各不純物領域は、各溝部の底面近傍
のみに接するように形成され、所定の接合面が各溝部の
底面に位置する。
れた絶縁層を含み、各不純物領域は、各溝部の底面近傍
のみに接するように形成され、所定の接合面が各溝部の
底面に位置する。
【０１２３】この場合には、不純物領域は溝部の底面近
傍のみに接するように半導体基板の内部に形成されてい
る。すなわち、不純物領域は半導体基板の第１主表面か
らより離れた位置に形成されている。逆バイアス状態に
おいて、不純物領域と半導体基板との界面から半導体基
板側へ向かってより深い位置にまで空乏層が延びる。こ
れにより、ショットキー接合近傍の電界がさらに緩和さ
れる。その結果、逆バイアス状態における半導体装置の
耐圧がさらに向上する。
傍のみに接するように半導体基板の内部に形成されてい
る。すなわち、不純物領域は半導体基板の第１主表面か
らより離れた位置に形成されている。逆バイアス状態に
おいて、不純物領域と半導体基板との界面から半導体基
板側へ向かってより深い位置にまで空乏層が延びる。こ
れにより、ショットキー接合近傍の電界がさらに緩和さ
れる。その結果、逆バイアス状態における半導体装置の
耐圧がさらに向上する。
【０１２４】本発明の第２の局面における半導体装置
は、第１導電型の半導体基板と複数の溝部と、導電体と
第２導電型の不純物領域と第１電極層とを備えている。
複数の溝部は、半導体基板の第１主表面に選択的に形成
されている。導電体は、各溝部内に第１絶縁層を介在さ
せて埋込まれている。第２導電型の不純物領域は、半導
体基板の第１主表面の各溝部の間の領域に形成され、隣
り合う溝部の互いに向かい合う側面の少なくとも一方の
側面に接し、溝部の深さよりも浅い。第１電極層は、半
導体基板の第１主表面上に形成されている。第１電極層
と各不純物領域とは、第１主表面にてオーミック接触を
なしている。各不純物領域は、第１主表面近傍におい
て、第１電極層とオーミック接触可能な最も低い不純物
濃度を有し、第１主表面近傍以外では、そのオーミック
接触可能な最も低い不純物濃度よりもさらに低い不純物
濃度を有している。
は、第１導電型の半導体基板と複数の溝部と、導電体と
第２導電型の不純物領域と第１電極層とを備えている。
複数の溝部は、半導体基板の第１主表面に選択的に形成
されている。導電体は、各溝部内に第１絶縁層を介在さ
せて埋込まれている。第２導電型の不純物領域は、半導
体基板の第１主表面の各溝部の間の領域に形成され、隣
り合う溝部の互いに向かい合う側面の少なくとも一方の
側面に接し、溝部の深さよりも浅い。第１電極層は、半
導体基板の第１主表面上に形成されている。第１電極層
と各不純物領域とは、第１主表面にてオーミック接触を
なしている。各不純物領域は、第１主表面近傍におい
て、第１電極層とオーミック接触可能な最も低い不純物
濃度を有し、第１主表面近傍以外では、そのオーミック
接触可能な最も低い不純物濃度よりもさらに低い不純物
濃度を有している。
【０１２５】この構成によれば、第１電極層と半導体基
板とにそれぞれ所定の一電位を印加した順バイアス状態
において、第１電極層とオーミック接触している不純物
領域から半導体基板へ少数キャリアが注入される。少数
キャリアの注入量は不純物領域の不純物濃度に依存す
る。この場合、不純物領域は第１主表面にて第１電極層
とオーミック接触可能な最も低い不純物濃度を有し、そ
れ以外の領域では、その最も低い不純物濃度よりもさら
に低い不純物濃度を有している。これにより、不純物領
域から半導体基板へ注入されて蓄積する少数キャリアの
量が低減する。その結果、順バイアス状態から逆バイア
ス状態に至る際に、半導体装置に逆バイアス方向に流れ
る逆回復電流が低減する。
板とにそれぞれ所定の一電位を印加した順バイアス状態
において、第１電極層とオーミック接触している不純物
領域から半導体基板へ少数キャリアが注入される。少数
キャリアの注入量は不純物領域の不純物濃度に依存す
る。この場合、不純物領域は第１主表面にて第１電極層
とオーミック接触可能な最も低い不純物濃度を有し、そ
れ以外の領域では、その最も低い不純物濃度よりもさら
に低い不純物濃度を有している。これにより、不純物領
域から半導体基板へ注入されて蓄積する少数キャリアの
量が低減する。その結果、順バイアス状態から逆バイア
ス状態に至る際に、半導体装置に逆バイアス方向に流れ
る逆回復電流が低減する。
【０１２６】また、第１電極層と半導体基板とにそれぞ
れ所定の他の電位を印加した逆バイアス状態において、
不純物領域と半導体基板との界面から半導体基板側へ向
かって空乏層が延びる。不純物領域は溝部の深さよりも
深いため、その界面と溝部の側面とが接する近傍では、
空乏層は第１主表面側へも延びる。このため、溝部の両
側面近傍で空乏層がより延びることになり、その結果、
逆バイアス状態における半導体装置の耐圧が向上する。
れ所定の他の電位を印加した逆バイアス状態において、
不純物領域と半導体基板との界面から半導体基板側へ向
かって空乏層が延びる。不純物領域は溝部の深さよりも
深いため、その界面と溝部の側面とが接する近傍では、
空乏層は第１主表面側へも延びる。このため、溝部の両
側面近傍で空乏層がより延びることになり、その結果、
逆バイアス状態における半導体装置の耐圧が向上する。
【０１２７】好ましくは、不純物領域は、隣り合う溝部
の互いに向かい合う側面に接するように形成され、第１
電極層と半導体基板の第１導電型の領域とが、第１主表
面にてショットキー接合をなしている。
の互いに向かい合う側面に接するように形成され、第１
電極層と半導体基板の第１導電型の領域とが、第１主表
面にてショットキー接合をなしている。
【０１２８】この場合、不純物領域が形成されている領
域がより少なくなる。これにより、順バイアス状態にお
いて、不純物領域から半導体基板へ注入されて蓄積する
少数キャリアの量がより低減する。その結果、順バイア
ス状態から逆バイアス状態に至る際に、半導体装置に逆
バイアス方向に流れる逆回復電流がより低減する。
域がより少なくなる。これにより、順バイアス状態にお
いて、不純物領域から半導体基板へ注入されて蓄積する
少数キャリアの量がより低減する。その結果、順バイア
ス状態から逆バイアス状態に至る際に、半導体装置に逆
バイアス方向に流れる逆回復電流がより低減する。
【０１２９】また好ましくは、各不純物領域は、各溝部
の一方の側面に接するように各溝部の両側にそれぞれ形
成され、第１電極層と半導体基板の第１導電型の領域と
が、第１主表面にてショットキー接合をなしている。
の一方の側面に接するように各溝部の両側にそれぞれ形
成され、第１電極層と半導体基板の第１導電型の領域と
が、第１主表面にてショットキー接合をなしている。
【０１３０】この場合、各溝部の間に挟まれた領域に、
各溝部の側面に接するように形成された不純物領域が位
置する。その不純物領域によって挟まれた半導体基板の
第１導電型の領域と第１電極層とがショットキー接合を
なしている。このため、不純物領域が形成されている領
域がさらに少なくなる。これにより、順バイアス状態に
おいて不純物領域から半導体基板へ注入されて蓄積する
少数キャリアの量がさらに減少する。
各溝部の側面に接するように形成された不純物領域が位
置する。その不純物領域によって挟まれた半導体基板の
第１導電型の領域と第１電極層とがショットキー接合を
なしている。このため、不純物領域が形成されている領
域がさらに少なくなる。これにより、順バイアス状態に
おいて不純物領域から半導体基板へ注入されて蓄積する
少数キャリアの量がさらに減少する。
【０１３１】また、逆バイアス状態において、各溝部の
間の領域の不純物領域と半導体基板との界面から半導体
基板側へ向かって空乏層が延びる。各溝部の間から延び
る空乏層は容易に隣接する空乏層とつながる。これらの
結果、順バイアス状態から逆バイアス状態に至る際に、
半導体装置に逆バイアス方向に流れる逆回復電流がさら
に低減するとともに、逆バイアス状態における半導体装
置の耐圧が向上する。
間の領域の不純物領域と半導体基板との界面から半導体
基板側へ向かって空乏層が延びる。各溝部の間から延び
る空乏層は容易に隣接する空乏層とつながる。これらの
結果、順バイアス状態から逆バイアス状態に至る際に、
半導体装置に逆バイアス方向に流れる逆回復電流がさら
に低減するとともに、逆バイアス状態における半導体装
置の耐圧が向上する。
【０１３２】さらに好ましくは、各導電体上に形成さ
れ、第１電極層と各導電体とを電気的に絶縁する第２絶
縁層と、各導電体と電気的に接続された電極部とを含
む。
れ、第１電極層と各導電体とを電気的に絶縁する第２絶
縁層と、各導電体と電気的に接続された電極部とを含
む。
【０１３３】この場合、まず順バイアス状態において、
電極部に所定のしきい値電圧以上の電圧を印加する。こ
のとき、各溝部の第２絶縁層近傍の不純物領域の導電型
が反転しチャネル領域が形成される。不純物領域から半
導体基板へ向かって少数キャリアが注入されると同時
に、その少数キャリアと逆導電型のキャリアがそのチャ
ネル領域を通って第１電極層に到達する。第１電極層に
到達した逆導電型のキャリアと不純物領域中の少数キャ
リアとが再結合し消滅する。これにより不純物領域から
半導体基板へ注入されて蓄積する少数キャリアの量が減
少する。その結果、順バイアス状態から逆バイアス状態
に至る際に、半導体装置に逆バイアス方向に流れる逆回
復電流がさらに低減する。
電極部に所定のしきい値電圧以上の電圧を印加する。こ
のとき、各溝部の第２絶縁層近傍の不純物領域の導電型
が反転しチャネル領域が形成される。不純物領域から半
導体基板へ向かって少数キャリアが注入されると同時
に、その少数キャリアと逆導電型のキャリアがそのチャ
ネル領域を通って第１電極層に到達する。第１電極層に
到達した逆導電型のキャリアと不純物領域中の少数キャ
リアとが再結合し消滅する。これにより不純物領域から
半導体基板へ注入されて蓄積する少数キャリアの量が減
少する。その結果、順バイアス状態から逆バイアス状態
に至る際に、半導体装置に逆バイアス方向に流れる逆回
復電流がさらに低減する。
【０１３４】次に、逆バイアス状態において、所定のし
きい値電圧以下の電圧を印加する。この電圧の絶対値
は、順バイアス状態において印加される電圧とほぼ等し
い。このとき、各溝部の第２絶縁層と半導体基板との界
面から半導体基板側へ向かって空乏層が延びる。また、
不純物領域と半導体基板との界面からも半導体基板側へ
向かって空乏層が延びる。これらの空乏層は容易に隣接
する空乏層とつながる。その結果、逆バイアス状態にお
ける半導体装置の耐圧がさらに向上する。
きい値電圧以下の電圧を印加する。この電圧の絶対値
は、順バイアス状態において印加される電圧とほぼ等し
い。このとき、各溝部の第２絶縁層と半導体基板との界
面から半導体基板側へ向かって空乏層が延びる。また、
不純物領域と半導体基板との界面からも半導体基板側へ
向かって空乏層が延びる。これらの空乏層は容易に隣接
する空乏層とつながる。その結果、逆バイアス状態にお
ける半導体装置の耐圧がさらに向上する。
【０１３５】好ましくは、不純物領域は、隣り合う溝部
の互いに向かい合う側面に接するように形成されてお
り、各導電体上に形成され、第１電極層と各導電体とを
電気的に絶縁する第２絶縁層と、各導電体と電気的に接
続された電極部とを含んでいる。
の互いに向かい合う側面に接するように形成されてお
り、各導電体上に形成され、第１電極層と各導電体とを
電気的に絶縁する第２絶縁層と、各導電体と電気的に接
続された電極部とを含んでいる。
【０１３６】この場合、不純物領域は各溝部の間の領域
に形成されている。順バイアス状態において、電極部に
所定のしきい値電圧以上の電圧を印加する。このとき、
各溝部の第２絶縁層近傍の不純物領域の導電型が反転し
チャネル領域が形成される。不純物領域から半導体基板
へ向かって少数キャリアが注入されると同時に、その少
数キャリアと逆導電型のキャリアがそのチャネル領域を
通って第１電極層に到達する。第１電極層に到達した逆
導電型のキャリアと不純物領域中の少数キャリアとが再
結合し消滅する。これにより、不純物領域から半導体基
板へ注入されて蓄積する少数キャリアの量が減少する。
に形成されている。順バイアス状態において、電極部に
所定のしきい値電圧以上の電圧を印加する。このとき、
各溝部の第２絶縁層近傍の不純物領域の導電型が反転し
チャネル領域が形成される。不純物領域から半導体基板
へ向かって少数キャリアが注入されると同時に、その少
数キャリアと逆導電型のキャリアがそのチャネル領域を
通って第１電極層に到達する。第１電極層に到達した逆
導電型のキャリアと不純物領域中の少数キャリアとが再
結合し消滅する。これにより、不純物領域から半導体基
板へ注入されて蓄積する少数キャリアの量が減少する。
【０１３７】また、逆バイアス状態において、所定のし
きい値電圧以下の電圧を印加する。このとき、不純物領
域と半導体基板との界面から半導体基板側へ向かって延
びる空乏層に加えて、各溝部の第２絶縁層と半導体基板
との界面からも空乏層が半導体基板側へ向かって延び
る。これらの結果、順バイアス状態から逆バイアス状態
に至る際に、半導体装置に逆方向に流れる逆回復電流が
低減するとともに、逆バイアス状態における半導体装置
の耐圧がさらに向上する。
きい値電圧以下の電圧を印加する。このとき、不純物領
域と半導体基板との界面から半導体基板側へ向かって延
びる空乏層に加えて、各溝部の第２絶縁層と半導体基板
との界面からも空乏層が半導体基板側へ向かって延び
る。これらの結果、順バイアス状態から逆バイアス状態
に至る際に、半導体装置に逆方向に流れる逆回復電流が
低減するとともに、逆バイアス状態における半導体装置
の耐圧がさらに向上する。
【０１３８】また好ましくは、第１電極層はアルミニウ
ムであり、第１電極層とオーミック接触可能な最も低い
不純物濃度は、１×１０16〜１×１０17／ｃｍ3 であ
る。
ムであり、第１電極層とオーミック接触可能な最も低い
不純物濃度は、１×１０16〜１×１０17／ｃｍ3 であ
る。
【０１３９】この場合、容易に所望のオーミック接触を
形成することができる。本発明の第３の局面における半
導体装置の製造方法は、以下の工程を備えている。第１
導電型の半導体基板の第１主表面に選択的に第２導電型
の不純物を導入するとともに、熱処理を施すことにより
複数の不純物領域を形成する。半導体基板の第１導電型
の領域の第１主表面に、ショットキー接合部を形成す
る。異方性エッチングを施すことにより、各不純物領域
内に溝部を形成する。半導体基板の第１主表面上に、不
純物領域と少なくとも第１主表面にてオーミック接触す
る第１電極層を形成する。
形成することができる。本発明の第３の局面における半
導体装置の製造方法は、以下の工程を備えている。第１
導電型の半導体基板の第１主表面に選択的に第２導電型
の不純物を導入するとともに、熱処理を施すことにより
複数の不純物領域を形成する。半導体基板の第１導電型
の領域の第１主表面に、ショットキー接合部を形成す
る。異方性エッチングを施すことにより、各不純物領域
内に溝部を形成する。半導体基板の第１主表面上に、不
純物領域と少なくとも第１主表面にてオーミック接触す
る第１電極層を形成する。
【０１４０】この製造方法によれば、半導体基板に形成
される不純物領域の不純物濃度は、第１主表面の半導体
基板の中央近傍から半導体基板との界面へ向かって徐々
に減少する。その不純物領域に溝部を形成することによ
り、不純物領域から比較的高い不純物濃度の領域が除去
されることになる。このため、実質的に形成される不純
物領域は、半導体基板との界面近傍に位置する比較的不
純物濃度の低い部分である。また、少なくとも第１主表
面において第１電極層とオーミック接触している。この
ため、順バイアス状態において不純物領域から半導体基
板へ注入されて蓄積する少数キャリアの量が低減する。
これにより、順バイアス状態からゼロバイアス状態に至
る際に、逆バイアス方向に流れる逆回復電流が低減する
半導体装置が得られる。
される不純物領域の不純物濃度は、第１主表面の半導体
基板の中央近傍から半導体基板との界面へ向かって徐々
に減少する。その不純物領域に溝部を形成することによ
り、不純物領域から比較的高い不純物濃度の領域が除去
されることになる。このため、実質的に形成される不純
物領域は、半導体基板との界面近傍に位置する比較的不
純物濃度の低い部分である。また、少なくとも第１主表
面において第１電極層とオーミック接触している。この
ため、順バイアス状態において不純物領域から半導体基
板へ注入されて蓄積する少数キャリアの量が低減する。
これにより、順バイアス状態からゼロバイアス状態に至
る際に、逆バイアス方向に流れる逆回復電流が低減する
半導体装置が得られる。
【０１４１】さらに、各溝部に絶縁体を埋込む工程を含
む。この場合には、第１電極層が不純物領域と第１主表
面のみでオーミック接触する。これにより、第１電極層
と不純物領域とのオーミック接触面積が減少し、順バイ
アス状態において、不純物領域から半導体基板へ注入さ
れて蓄積する少数キャリアの量がさらに低減する。その
結果、逆回復電流がさらに低減する半導体装置が得られ
る。
む。この場合には、第１電極層が不純物領域と第１主表
面のみでオーミック接触する。これにより、第１電極層
と不純物領域とのオーミック接触面積が減少し、順バイ
アス状態において、不純物領域から半導体基板へ注入さ
れて蓄積する少数キャリアの量がさらに低減する。その
結果、逆回復電流がさらに低減する半導体装置が得られ
る。
【０１４２】本発明の第４の局面における半導体装置の
製造方法は、以下の工程を備えている。半導体基板の第
１導電型の領域の第１主表面に、ショットキー接合部を
形成する。半導体基板の第１主表面に、選択的に複数の
溝部を形成する。各溝部の内壁を覆うように絶縁膜を形
成し、各溝部の底面にのみ第２導電型の不純物を導入す
るとともに、熱処理を施すことにより、複数の不純物領
域を形成する。異方性エッチングを施すことにより、各
溝部の底面に位置する絶縁膜を除去する。各溝部を埋め
るように、半導体基板の第１主表面上に、不純物領域と
各溝部の底面にてオーミック接触する第１電極層を形成
する。
製造方法は、以下の工程を備えている。半導体基板の第
１導電型の領域の第１主表面に、ショットキー接合部を
形成する。半導体基板の第１主表面に、選択的に複数の
溝部を形成する。各溝部の内壁を覆うように絶縁膜を形
成し、各溝部の底面にのみ第２導電型の不純物を導入す
るとともに、熱処理を施すことにより、複数の不純物領
域を形成する。異方性エッチングを施すことにより、各
溝部の底面に位置する絶縁膜を除去する。各溝部を埋め
るように、半導体基板の第１主表面上に、不純物領域と
各溝部の底面にてオーミック接触する第１電極層を形成
する。
【０１４３】この製造方法によれば、不純物領域は溝部
の底面近傍から半導体基板の内部へ向かって形成され
る。このため、不純物領域は半導体基板の第１主表面か
らより離れたところに位置する。逆バイアス状態におい
て、不純物領域と半導体基板との界面から半導体基板側
へ向かって空乏層が延びる。このとき、第１電極層と空
乏層端までの距離がさらに長くなる。
の底面近傍から半導体基板の内部へ向かって形成され
る。このため、不純物領域は半導体基板の第１主表面か
らより離れたところに位置する。逆バイアス状態におい
て、不純物領域と半導体基板との界面から半導体基板側
へ向かって空乏層が延びる。このとき、第１電極層と空
乏層端までの距離がさらに長くなる。
【０１４４】また、不純物領域は各溝部の底面のみにて
第１電極層とオーミック接触する。不純物領域の不純物
濃度はその底面近傍が最も高く、それ以外ではその濃度
よりも低い。これにより、順バイアス状態において不純
物領域から半導体基板へ注入されて蓄積する少数キャリ
アの量が低減する。これらの結果、逆バイアス状態にお
ける耐圧の向上が図られるとともに、逆回復電流が低減
する半導体装置が得られる。
第１電極層とオーミック接触する。不純物領域の不純物
濃度はその底面近傍が最も高く、それ以外ではその濃度
よりも低い。これにより、順バイアス状態において不純
物領域から半導体基板へ注入されて蓄積する少数キャリ
アの量が低減する。これらの結果、逆バイアス状態にお
ける耐圧の向上が図られるとともに、逆回復電流が低減
する半導体装置が得られる。
【０１４５】本発明の第５の局面における半導体装置の
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面に選択的にショットキー接合領域
と、第２導電型の不純物を導入し熱処理を施すことによ
り、第２導電型の複数の不純物領域とを形成する。各不
純物領域を挟み、かつ、各不純物領域の深さよりも深い
複数の溝部を形成する。各溝部の内壁を第１絶縁層にて
被覆する。第１絶縁層によって被覆された各溝部に導電
体を埋込む。半導体基板の第１主表面上に、不純物領域
とオーミック接触する第１電極層を形成する。
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面に選択的にショットキー接合領域
と、第２導電型の不純物を導入し熱処理を施すことによ
り、第２導電型の複数の不純物領域とを形成する。各不
純物領域を挟み、かつ、各不純物領域の深さよりも深い
複数の溝部を形成する。各溝部の内壁を第１絶縁層にて
被覆する。第１絶縁層によって被覆された各溝部に導電
体を埋込む。半導体基板の第１主表面上に、不純物領域
とオーミック接触する第１電極層を形成する。
【０１４６】この製造方法によれば、各溝部の間の領域
の半導体基板には、ショットキー接合部と不純物領域が
形成される。その不純物領域は各溝部の深さよりも浅
い。逆バイアス状態において、不純物領域と半導体基板
との界面から半導体基板側へ向かって空乏層が延びる。
不純物領域と半導体基板との界面と各溝部の側面とが接
する近傍では、空乏層は第１主表面側へも延びる。この
ため、溝部の側面近傍で空乏層がより延びることにな
る。その結果、逆バイアス状態における耐圧の向上が図
られる半導体装置が得られる。
の半導体基板には、ショットキー接合部と不純物領域が
形成される。その不純物領域は各溝部の深さよりも浅
い。逆バイアス状態において、不純物領域と半導体基板
との界面から半導体基板側へ向かって空乏層が延びる。
不純物領域と半導体基板との界面と各溝部の側面とが接
する近傍では、空乏層は第１主表面側へも延びる。この
ため、溝部の側面近傍で空乏層がより延びることにな
る。その結果、逆バイアス状態における耐圧の向上が図
られる半導体装置が得られる。
【０１４７】また、不純物領域が第１主表面にて第１電
極層とオーミック接触する。不純物領域の不純物濃度
は、その第１主表面近傍が最も高く、それ以外ではその
濃度よりも低い。これにより、順バイアス状態において
不純物領域から半導体基板へ注入されて蓄積する少数キ
ャリアの量が低減する。その結果、逆回復電流の低減す
る半導体装置が得られる。
極層とオーミック接触する。不純物領域の不純物濃度
は、その第１主表面近傍が最も高く、それ以外ではその
濃度よりも低い。これにより、順バイアス状態において
不純物領域から半導体基板へ注入されて蓄積する少数キ
ャリアの量が低減する。その結果、逆回復電流の低減す
る半導体装置が得られる。
【０１４８】好ましくは、各溝部を形成する工程は、各
不純物領域が各溝部の両側面にそれぞれ接するように形
成する工程を含む。
不純物領域が各溝部の両側面にそれぞれ接するように形
成する工程を含む。
【０１４９】この場合には、逆バイアス状態において、
各溝部の間の領域に形成される不純物領域と半導体基板
との界面から半導体基板側へ向かって空乏層が延びる。
各溝部の間から延びる空乏層は容易に隣接する空乏層と
つながる。その結果、逆バイアス状態における耐圧の向
上が図られる半導体装置が得られる。
各溝部の間の領域に形成される不純物領域と半導体基板
との界面から半導体基板側へ向かって空乏層が延びる。
各溝部の間から延びる空乏層は容易に隣接する空乏層と
つながる。その結果、逆バイアス状態における耐圧の向
上が図られる半導体装置が得られる。
【０１５０】また好ましくは、導電体を埋込む工程と、
第１電極層を形成する工程との間に、各導電体上に、各
導電体と第１電極層とを電気的に絶縁する第２絶縁層を
形成する工程と、各導電体をそれぞれ電気的に接続し、
電極部を形成する工程とを含む。
第１電極層を形成する工程との間に、各導電体上に、各
導電体と第１電極層とを電気的に絶縁する第２絶縁層を
形成する工程と、各導電体をそれぞれ電気的に接続し、
電極部を形成する工程とを含む。
【０１５１】この場合には、順バイアス状態において電
極部に所定のしきい値電圧以上の電圧を印加することに
より、第２絶縁層近傍の不純物領域の導電型が反転し、
チャネル領域が形成される。不純物領域から半導体基板
へ向かって少数キャリアが注入されると同時に、その少
数キャリアと逆導電型のキャリアがそのチャネル領域を
通って第１電極層に到達する。第１電極層に到達した逆
導電型のキャリアと不純物領域中の少数キャリアとが再
結合し消滅する。これによって、不純物領域から半導体
基板へ注入されて蓄積する少数キャリアの量が減少す
る。その結果、逆回復電流の低減が図られる半導体装置
が得られる。
極部に所定のしきい値電圧以上の電圧を印加することに
より、第２絶縁層近傍の不純物領域の導電型が反転し、
チャネル領域が形成される。不純物領域から半導体基板
へ向かって少数キャリアが注入されると同時に、その少
数キャリアと逆導電型のキャリアがそのチャネル領域を
通って第１電極層に到達する。第１電極層に到達した逆
導電型のキャリアと不純物領域中の少数キャリアとが再
結合し消滅する。これによって、不純物領域から半導体
基板へ注入されて蓄積する少数キャリアの量が減少す
る。その結果、逆回復電流の低減が図られる半導体装置
が得られる。
【０１５２】次に、逆バイアス状態において所定のしき
い値電圧以下の電圧を印加することにより、第２絶縁層
と半導体基板との界面から半導体基板側へ向かって空乏
層が延びる。また不純物領域と半導体基板との界面から
の半導体基板側へ向かって空乏層が延びる。これらの空
乏層は容易に隣接する空乏層とつながる。その結果、逆
バイアス状態における耐圧の向上が図られる半導体装置
が得られる。
い値電圧以下の電圧を印加することにより、第２絶縁層
と半導体基板との界面から半導体基板側へ向かって空乏
層が延びる。また不純物領域と半導体基板との界面から
の半導体基板側へ向かって空乏層が延びる。これらの空
乏層は容易に隣接する空乏層とつながる。その結果、逆
バイアス状態における耐圧の向上が図られる半導体装置
が得られる。
【０１５３】本発明の第６の局面における半導体装置の
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面の全面に、第２導電型の不純物を
導入するとともに熱処理を施すことにより、不純物領域
を形成する。半導体基板の第１主表面に、不純物領域よ
りも深い複数の溝部を選択的に形成する。各溝部の表面
を第１絶縁層にて被覆する。第１絶縁層にて被覆された
各溝部に導電体を埋込む。各導電体上に第２絶縁層を形
成する。半導体基板の第１主表面上に、不純物領域とオ
ーミック接触する第１電極層を形成する。各導電体をそ
れぞれ電気的に接続し、電極部を形成する。
製造方法は、以下の工程を備えている。第１導電型の半
導体基板の第１主表面の全面に、第２導電型の不純物を
導入するとともに熱処理を施すことにより、不純物領域
を形成する。半導体基板の第１主表面に、不純物領域よ
りも深い複数の溝部を選択的に形成する。各溝部の表面
を第１絶縁層にて被覆する。第１絶縁層にて被覆された
各溝部に導電体を埋込む。各導電体上に第２絶縁層を形
成する。半導体基板の第１主表面上に、不純物領域とオ
ーミック接触する第１電極層を形成する。各導電体をそ
れぞれ電気的に接続し、電極部を形成する。
【０１５４】この製造方法によれば、不純物領域は各溝
部の間の領域に形成される。順バイアス状態において、
電極部に所定のしきい値電圧以上の電圧を印加すること
により、第２電極層近傍の不純物領域の導電型が反転
し、チャネル領域が形成される。不純物領域から半導体
基板へ向かって少数キャリアが注入されると同時に、そ
の少数キャリアの逆導電型のキャリアがそのチャネル領
域を通って第１電極層に到達する。第１電極層に到達し
た逆導電型のキャリアと不純物領域中の少数キャリアと
が再結合し消滅する。これにより、不純物領域から半導
体基板へ注入されて蓄積する少数キャリアの量が減少す
る。その結果、逆回復電流の低減が図られる半導体装置
が得られる。また、逆バイアス状態において、電極部に
所定のしきい値電圧以下の電圧を印加する。これによ
り、不純物領域と半導体基板との界面から半導体基板側
へ向かって延びる空乏層に加えて、各第２絶縁層と半導
体基板との界面からも空乏層が半導体基板側へ延びる。
その結果、逆バイアス状態における耐圧の向上が図られ
る半導体装置が得られる。
部の間の領域に形成される。順バイアス状態において、
電極部に所定のしきい値電圧以上の電圧を印加すること
により、第２電極層近傍の不純物領域の導電型が反転
し、チャネル領域が形成される。不純物領域から半導体
基板へ向かって少数キャリアが注入されると同時に、そ
の少数キャリアの逆導電型のキャリアがそのチャネル領
域を通って第１電極層に到達する。第１電極層に到達し
た逆導電型のキャリアと不純物領域中の少数キャリアと
が再結合し消滅する。これにより、不純物領域から半導
体基板へ注入されて蓄積する少数キャリアの量が減少す
る。その結果、逆回復電流の低減が図られる半導体装置
が得られる。また、逆バイアス状態において、電極部に
所定のしきい値電圧以下の電圧を印加する。これによ
り、不純物領域と半導体基板との界面から半導体基板側
へ向かって延びる空乏層に加えて、各第２絶縁層と半導
体基板との界面からも空乏層が半導体基板側へ延びる。
その結果、逆バイアス状態における耐圧の向上が図られ
る半導体装置が得られる。
【０１５５】好ましくは、第１電極層としてアルミニウ
ムを用い、不純物領域は、第１電極層との接合面近傍に
て不純物濃度１×１０16〜１×１０17／ｃｍ3 となるよ
うに形成される。
ムを用い、不純物領域は、第１電極層との接合面近傍に
て不純物濃度１×１０16〜１×１０17／ｃｍ3 となるよ
うに形成される。
【０１５６】この場合には、不純物領域が第１電極層と
オーミック接触する最低の不純物濃度を有して容易に形
成される。
オーミック接触する最低の不純物濃度を有して容易に形
成される。
【０１５７】また、半導体基板の第２主表面に、半導体
基板と電気的に接続される第２電極層を形成する工程を
含む。
基板と電気的に接続される第２電極層を形成する工程を
含む。
【０１５８】この場合には、第１電極層と第２電極層と
を両端の電極とするダイオードが形成される。
を両端の電極とするダイオードが形成される。
【図１】 本発明の実施の形態１に係るダイオードの一
断面図である。
断面図である。
【図２】 本発明の実施の形態２に係るダイオードの一
断面図である。
断面図である。
【図３】 同実施の形態において、図２に示すダイオー
ドの一平面図である。
ドの一平面図である。
【図４】 本発明の実施の形態３に係るダイオードの一
断面図である。
断面図である。
【図５】 本発明の実施の形態４に係るダイオードの一
断面図である。
断面図である。
【図６】 同実施の形態において、図５に示すダイオー
ドの一平面図である。
ドの一平面図である。
【図７】 本発明の実施の形態５に係るダイオードの一
断面図である。
断面図である。
【図８】 本発明の実施の形態６に係るダイオードの一
断面図である。
断面図である。
【図９】 本発明の実施の形態７に係るダイオードの一
断面図である。
断面図である。
【図１０】 本発明の実施の形態８に係るダイオードの
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１７】 本発明の実施の形態９に係るダイオードの
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１８】 同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１９】 同実施の形態において、図１８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２０】 本発明の実施の形態１０に係るダイオード
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態において、図２２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２５】 同実施の形態において、図２４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２６】 本発明の実施の形態１１に係るダイオード
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図２７】 同実施の形態において、図２６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２８】 同実施の形態において、図２７に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３１】 同実施の形態において、図３０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３２】 同実施の形態において、図３１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３３】 本発明の実施の形態１２に係るダイオード
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図３４】 同実施の形態において、図３３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３５】 同実施の形態において、図３４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３６】 同実施の形態において、図３５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３７】 同実施の形態において、図３６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３８】 本発明の実施の形態１３に係るダイオード
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図３９】 同実施の形態において、図３８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４０】 同実施の形態において、図３９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４１】 同実施の形態において、図４０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４２】 同実施の形態において、図４１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４３】 同実施の形態において、図４２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４４】 同実施の形態において、図４３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４５】 同実施の形態において、図４４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４６】 同実施の形態において、図４５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４７】 本発明の実施の形態１４に係るダイオード
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図４８】 同実施の形態において、図４７に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４９】 同実施の形態において、図４８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図５０】 同実施の形態において、図４９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図５１】 同実施の形態において、図５０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図５２】 同実施の形態において、図５１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図５３】 同実施の形態において、図５２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図５４】 従来のショットキー接合領域を有するダイ
オードの一断面図である。
オードの一断面図である。
【図５５】 第１の従来技術におけるダイオードの一断
面図である。
面図である。
【図５６】 第２の従来技術におけるダイオードの一断
面図である。
面図である。
【図５７】 第３の従来技術におけるダイオードの一断
面図である。
面図である。
【図５８】 第４の従来技術におけるダイオードの一断
面図である。
面図である。
【図５９】 第５の従来技術におけるダイオードの一断
面図である。
面図である。
１ ｎ- 基板、２ ダイオード、３ ｎ+ カソード領
域、５ ｐアノード領域、７ａ ショットキー接合領
域、７ｂ オーミック接合領域、９ アノードメタル電
極、１１ カソードメタル電極、４ 溝、４ａ 溝底
面、４ｂ 溝側面。
域、５ ｐアノード領域、７ａ ショットキー接合領
域、７ｂ オーミック接合領域、９ アノードメタル電
極、１１ カソードメタル電極、４ 溝、４ａ 溝底
面、４ｂ 溝側面。
Claims (19)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の第１主表面に選択的に形成された複数
の溝部と、 少なくとも各前記溝部の底面に接し、各前記溝部よりも
深く形成された複数の第２導電型の不純物領域と、 前記半導体基板の前記第１主表面上に形成された第１電
極層とを備え、 前記第１電極層と前記半導体基板の第１導電型の領域と
は、前記第１主表面にてショットキー接合をなし、 前記第１電極層と前記不純物領域とは、所定の接合面に
てオーミック接触をなし、 各前記不純物領域は、前記所定の接合面近傍において、
前記第１電極層とオーミック接触可能な最も低い不純物
濃度を有し、前記所定の接合面近傍以外では、前記オー
ミック接触可能な最も低い不純物濃度よりもさらに低い
不純物濃度を有する、半導体装置。 - 【請求項２】 各前記不純物領域は、前記溝部の両側面
および前記両側面近傍の前記第１主表面にも接するよう
に形成され、 前記所定の接合面が、前記不純物領域の少なくとも前記
第１主表面に位置する、請求項１記載の半導体装置。 - 【請求項３】 各前記溝部は絶縁体で埋込まれている、
請求項２記載の半導体装置。 - 【請求項４】 前記溝部の両側面に形成された絶縁層を
含み、 各前記不純物領域は、各前記溝部の底面近傍のみに接す
るように形成され、 前記所定の接合面が前記溝部の前記底面に位置する、請
求項１記載の半導体装置。 - 【請求項５】 第１導電型の半導体基板と、 前記半導体基板の第１主表面に選択的に形成された複数
の溝部と、 各前記溝部内に第１絶縁層を介在させて埋込まれた導電
体と、 前記半導体基板の前記第１主表面の、各前記溝部の間の
領域に形成され、隣り合う前記溝部の互いに向かい合う
側面の少なくとも一方の側面に接し、前記溝部の深さよ
りも浅い複数の第２導電型の不純物領域と、 前記半導体基板の前記第１主表面上に形成された第１電
極層とを備え、 前記第１電極層と各前記不純物領域とは前記第１主表面
にてオーミック接触をなし、 各前記不純物領域は、前記第１主表面近傍において、前
記第１電極層とオーミック接触可能な最も低い不純物濃
度を有し、前記第１主表面近傍以外では、前記オーミッ
ク接触可能な最も低い不純物濃度よりもさらに低い不純
物濃度を有する、半導体装置。 - 【請求項６】 各前記不純物領域は、隣り合う前記溝部
の互いに向かい合う側面に接するように形成され、 前記第１電極層と前記半導体基板の第１導電型の領域と
が、前記第１主表面にてショットキー接合をなす、請求
項５記載の半導体装置。 - 【請求項７】 各前記不純物領域は、各前記溝部の一方
の側面に接するように各前記溝部の両側にそれぞれ形成
され、 前記第１電極層と前記半導体基板の第１導電型の領域と
が、前記第１主表面にてショットキー接合をなす、請求
項５記載の半導体装置。 - 【請求項８】 各前記導電体上に形成され、前記第１電
極層と各前記導電体とを電気的に絶縁する第２絶縁層
と、 各前記導電体と電気的に接続された電極部とを含む、請
求項７記載の半導体装置。 - 【請求項９】 前記不純物領域は、隣り合う前記溝部の
互いに向かい合う側面に接するように形成され、 各前記導電体上に形成され、前記第１電極層と各前記導
電体とを電気的に絶縁する第２絶縁層と、 各前記導電体と電気的に接続された電極部とを含む、請
求項５記載の半導体装置。 - 【請求項１０】 前記第１電極層はアルミニウムであ
り、 前記第１電極層とオーミック接触可能な最も低い不純物
濃度は、１×１０16〜１×１０17／ｃｍ3 である、請求
項１〜９のいずれかに記載の半導体装置。 - 【請求項１１】 第１導電型の半導体基板の第１主表面
に選択的に第２導電型の不純物を導入するとともに、熱
処理を施すことにより複数の不純物領域を形成する工程
と、 前記半導体基板の第１導電型の領域の前記第１主表面
に、ショットキー接合部を形成する工程と、 異方性エッチングを施すことにより、各前記不純物領域
内に溝部を形成する工程と、 前記半導体基板の前記第１主表面上に、前記不純物領域
と少なくとも前記第１主表面にてオーミック接触する第
１電極層を形成する工程とを備えた、半導体装置の製造
方法。 - 【請求項１２】 各前記溝部に絶縁体を埋込む工程を含
む、請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 半導体基板の第１導電型の領域の第１
主表面に、ショットキー接合部を形成する工程と、 前記半導体基板の前記第１主表面に、選択的に複数の溝
部を形成する工程と、 各前記溝部の内壁を覆うように絶縁膜を形成し、各前記
溝部の底面にのみ第２導電型の不純物を導入するととも
に、熱処理を施すことにより、複数の不純物領域を形成
する工程と、 異方性エッチングを施すことにより、各前記溝部の底面
に位置する前記絶縁膜を除去する工程と、 各前記溝部を埋めるように、前記半導体基板の前記第１
主表面上に、前記不純物領域と各前記溝部の底面にてオ
ーミック接触する第１電極層を形成する工程とを備え
た、半導体装置の製造方法。 - 【請求項１４】 第１導電型の半導体基板の第１主表面
に選択的にショットキー接合領域と、第２導電型の不純
物を導入し熱処理を施すことにより、第２導電型の複数
の不純物領域とを形成する工程と、 各前記不純物領域を挟み、かつ、各前記不純物領域の深
さよりも深い複数の溝部を形成する工程と、 各前記溝部の内壁を第１絶縁層にて被覆する工程と、 前記第１絶縁層によって被覆された各前記溝部に導電体
を埋込む工程と、 前記半導体基板の前記第１主表面上に、前記不純物領域
とオーミック接触する第１電極層を形成する工程とを備
えた、半導体装置の製造方法。 - 【請求項１５】 各前記溝部を形成する工程は、 各前記不純物領域が各前記溝部の両側面にそれぞれ接す
るように形成する工程を含む、請求項１４記載の半導体
装置の製造方法。 - 【請求項１６】 各前記導電体を埋込む工程と、前記第
１電極層を形成する工程との間に、 各前記導電体上に、各前記導電体と前記第１電極層とを
電気的に絶縁する第２絶縁層を形成する工程と、 各前記導電体をそれぞれ電気的に接続し、電極部を形成
する工程とを含む、請求項１５記載の半導体装置の製造
方法。 - 【請求項１７】 第１導電型の半導体基板の第１主表面
の全面に、第２導電型の不純物を導入するとともに熱処
理を施すことにより、不純物領域を形成する工程と、 前記半導体基板の前記第１主表面に、前記不純物領域よ
りも深い複数の溝部を選択的に形成する工程と、 各前記溝部の表面を第１絶縁層にて被覆する工程と、 前記第１絶縁層によって被覆された各前記溝部に導電体
を埋込む工程と、 各前記導電体上に第２絶縁層を形成する工程と、 前記半導体基板の前記第１主表面上に、前記不純物領域
とオーミック接触する第１電極層を形成する工程と、 各前記導電体をそれぞれ電気的に接続し、電極部を形成
する工程とを備えた、半導体装置の製造方法。 - 【請求項１８】 前記第１電極層としてアルミニウムを
用い、 前記不純物領域は、前記第１電極層との接合面近傍にて
不純物濃度１×１０16〜１×１０17／ｃｍ3 となるよう
に形成される、請求項１１〜１７のいずれかに記載の半
導体装置の製造方法。 - 【請求項１９】 前記半導体基板の第２主表面上に、前
記半導体基板と電気的に接続される第２電極層を形成す
る工程を含む、請求項１１〜１８のいずれかに記載の半
導体装置の製造方法。
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|---|---|---|---|
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Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173255A (ja) * | 2004-12-14 | 2006-06-29 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| JP2006186040A (ja) * | 2004-12-27 | 2006-07-13 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| JP2008519447A (ja) * | 2004-11-08 | 2008-06-05 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置及びその使用乃至製造方法 |
| JP2009105200A (ja) * | 2007-10-23 | 2009-05-14 | Hitachi Ltd | ジャンクションバリアショットキーダイオード |
| JP2009521817A (ja) * | 2005-12-27 | 2009-06-04 | キュースピード セミコンダクター インコーポレーテッド | 超高速リカバリダイオード |
| JP2009218236A (ja) * | 2008-03-06 | 2009-09-24 | Toyota Central R&D Labs Inc | ダイオード |
| JP2011023739A (ja) * | 2010-09-27 | 2011-02-03 | Toyota Central R&D Labs Inc | ダイオード |
| JP2011521471A (ja) * | 2008-05-21 | 2011-07-21 | クリー インコーポレイテッド | 電流サージ能力を有する接合型バリアショットキーダイオード |
| JP2012089822A (ja) * | 2010-09-21 | 2012-05-10 | Toshiba Corp | 半導体装置 |
| JP2012129299A (ja) * | 2010-12-14 | 2012-07-05 | Nissan Motor Co Ltd | 異種材料接合型ダイオード及びその製造方法 |
| WO2012120749A1 (ja) * | 2011-03-09 | 2012-09-13 | 昭和電工株式会社 | 炭化珪素半導体装置及びその製造方法 |
| JP2012204579A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体装置 |
| JP2013501367A (ja) * | 2009-08-05 | 2013-01-10 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Ｔｊｂｓダイオードが組み込まれた電界効果トランジスタ |
| WO2013015421A1 (ja) * | 2011-07-28 | 2013-01-31 | ローム株式会社 | 半導体装置 |
| JP2013084844A (ja) * | 2011-10-12 | 2013-05-09 | Showa Denko Kk | 炭化珪素半導体装置及びその製造方法 |
| JP2013545295A (ja) * | 2010-10-21 | 2013-12-19 | ヴィシェイ ジェネラル セミコンダクター，エルエルシー | 改良されたショットキー整流器 |
| JP2014187320A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 半導体装置 |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| JP2016225333A (ja) * | 2015-05-27 | 2016-12-28 | トヨタ自動車株式会社 | Ｓｂｄ |
| JP2017063237A (ja) * | 2017-01-13 | 2017-03-30 | ローム株式会社 | 半導体装置 |
| KR20170118129A (ko) * | 2015-02-11 | 2017-10-24 | 모노리스 세미컨덕터 아이엔씨. | 고전압 반도체 디바이스 및 상기 디바이스의 제조방법 |
| JP2020113774A (ja) * | 2014-07-22 | 2020-07-27 | 株式会社Flosfia | 半導体装置 |
| JP2020174167A (ja) * | 2019-04-10 | 2020-10-22 | 台湾茂▲し▼電子股▲ふん▼有限公司Ｍｏｓｅｌ Ｖｉｔｅｌｉｃ Ｉｎｃ． | ダイオード構造及びその製造方法 |
| WO2020218294A1 (ja) | 2019-04-25 | 2020-10-29 | 京セラ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JPWO2021019888A1 (ja) * | 2019-07-29 | 2021-11-25 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| WO2023176932A1 (ja) * | 2022-03-18 | 2023-09-21 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2024190344A1 (ja) * | 2023-03-16 | 2024-09-19 | ローム株式会社 | 半導体装置 |
Families Citing this family (97)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252288B1 (en) * | 1999-01-19 | 2001-06-26 | Rockwell Science Center, Llc | High power trench-based rectifier with improved reverse breakdown characteristic |
| US6252258B1 (en) * | 1999-08-10 | 2001-06-26 | Rockwell Science Center Llc | High power rectifier |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| JP2003031821A (ja) * | 2001-07-17 | 2003-01-31 | Toshiba Corp | 半導体装置 |
| GB0118000D0 (en) * | 2001-07-24 | 2001-09-19 | Koninkl Philips Electronics Nv | Manufacture of semiconductor devices with schottky barriers |
| DE10235198B4 (de) * | 2001-08-02 | 2011-08-11 | Fuji Electric Systems Co., Ltd. | Leistungs-Halbleitergleichrichter mit ringförmigen Gräben |
| GB0120595D0 (en) * | 2001-08-24 | 2001-10-17 | Koninkl Philips Electronics Nv | A semiconductor rectifier |
| JP2003338620A (ja) * | 2002-05-22 | 2003-11-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| FR2844099B1 (fr) * | 2002-09-03 | 2005-09-02 | Commissariat Energie Atomique | Dispositif semiconducteur de puissance quasi-vertical sur substrat composite |
| JP2004127968A (ja) * | 2002-09-30 | 2004-04-22 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) * | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US6998694B2 (en) * | 2003-08-05 | 2006-02-14 | Shye-Lin Wu | High switching speed two mask Schottky diode with high field breakdown |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| FR2864345B1 (fr) * | 2003-12-18 | 2006-03-31 | St Microelectronics Sa | Realisation de la peripherie d'une diode schottky a tranchees mos |
| WO2005065144A2 (en) * | 2003-12-19 | 2005-07-21 | Third Dimension (3D) Semiconductor, Inc. | Planarization method of manufacturing a superjunction device |
| WO2005065140A2 (en) * | 2003-12-19 | 2005-07-21 | Third Dimension (3D) Semiconductor, Inc. | Method of manufacturing a superjunction device with conventional terminations |
| US7023069B2 (en) * | 2003-12-19 | 2006-04-04 | Third Dimension (3D) Semiconductor, Inc. | Method for forming thick dielectric regions using etched trenches |
| KR20070029655A (ko) * | 2003-12-19 | 2007-03-14 | 써드 디멘존 세미컨덕터, 인코포레이티드 | 넓은 메사를 갖는 수퍼 접합 장치의 제조 방법 |
| EP1721344A4 (en) * | 2003-12-19 | 2009-06-10 | Third Dimension 3D Sc Inc | METHOD FOR MANUFACTURING A SUPERJUNCTION DEVICE |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US7071525B2 (en) * | 2004-01-27 | 2006-07-04 | International Rectifier Corporation | Merged P-i-N schottky structure |
| JP4610207B2 (ja) * | 2004-02-24 | 2011-01-12 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| JP4721653B2 (ja) * | 2004-05-12 | 2011-07-13 | トヨタ自動車株式会社 | 絶縁ゲート型半導体装置 |
| US7238976B1 (en) * | 2004-06-15 | 2007-07-03 | Qspeed Semiconductor Inc. | Schottky barrier rectifier and method of manufacturing the same |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| DE102004056663A1 (de) * | 2004-11-24 | 2006-06-01 | Robert Bosch Gmbh | Halbleitereinrichtung und Gleichrichteranordnung |
| DE102004059640A1 (de) * | 2004-12-10 | 2006-06-22 | Robert Bosch Gmbh | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| TWI401749B (zh) * | 2004-12-27 | 2013-07-11 | Third Dimension 3D Sc Inc | 用於高電壓超接面終止之方法 |
| US7439583B2 (en) * | 2004-12-27 | 2008-10-21 | Third Dimension (3D) Semiconductor, Inc. | Tungsten plug drain extension |
| DE112006000832B4 (de) | 2005-04-06 | 2018-09-27 | Fairchild Semiconductor Corporation | Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben |
| US20090026586A1 (en) * | 2005-04-22 | 2009-01-29 | Icemos Technology Corporation | Superjunction Device Having Oxide Lined Trenches and Method for Manufacturing a Superjunction Device Having Oxide Lined Trenches |
| US7446018B2 (en) | 2005-08-22 | 2008-11-04 | Icemos Technology Corporation | Bonded-wafer superjunction semiconductor device |
| WO2007075996A2 (en) * | 2005-12-27 | 2007-07-05 | Qspeed Semiconductor Inc. | Apparatus and method for a fast recovery rectifier structure |
| JP5034461B2 (ja) * | 2006-01-10 | 2012-09-26 | 株式会社デンソー | 半導体装置 |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| JP2008192985A (ja) | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
| DE102007009227B4 (de) * | 2007-02-26 | 2009-01-02 | Infineon Technologies Ag | Halbleiterbauelement mit gleichrichtenden Übergängen sowie Herstellungsverfahren zur Herstellung desselben |
| US7875950B2 (en) * | 2007-03-08 | 2011-01-25 | Semiconductor Components Industries, Llc | Schottky diode structure with multi-portioned guard ring and method of manufacture |
| US7723172B2 (en) | 2007-04-23 | 2010-05-25 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
| US8580651B2 (en) | 2007-04-23 | 2013-11-12 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
| US8236648B2 (en) * | 2007-07-27 | 2012-08-07 | Seiko Instruments Inc. | Trench MOS transistor and method of manufacturing the same |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US8012806B2 (en) | 2007-09-28 | 2011-09-06 | Icemos Technology Ltd. | Multi-directional trenching of a die in manufacturing superjunction devices |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| ITTO20080046A1 (it) | 2008-01-18 | 2009-07-19 | St Microelectronics Srl | Schiera di fotodiodi operanti in modalita' geiger reciprocamente isolati e relativo procedimento di fabbricazione |
| US7846821B2 (en) | 2008-02-13 | 2010-12-07 | Icemos Technology Ltd. | Multi-angle rotation for ion implantation of trenches in superjunction devices |
| US8030133B2 (en) | 2008-03-28 | 2011-10-04 | Icemos Technology Ltd. | Method of fabricating a bonded wafer substrate for use in MEMS structures |
| JP5560538B2 (ja) * | 2008-05-22 | 2014-07-30 | 富士電機株式会社 | 半導体装置の製造方法 |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8304829B2 (en) | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| IT1392366B1 (it) * | 2008-12-17 | 2012-02-28 | St Microelectronics Rousset | Fotodiodo operante in modalita' geiger con resistore di soppressione integrato e controllabile, schiera di fotodiodi e relativo procedimento di fabbricazione |
| US8227855B2 (en) | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
| US8148749B2 (en) | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
| US8049276B2 (en) | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
| IT1399690B1 (it) | 2010-03-30 | 2013-04-26 | St Microelectronics Srl | Fotodiodo a valanga operante in modalita' geiger ad elevato rapporto segnale rumore e relativo procedimento di fabbricazione |
| JP2011238771A (ja) * | 2010-05-11 | 2011-11-24 | Hitachi Ltd | 半導体装置 |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| DE112011104631B4 (de) * | 2010-12-28 | 2020-06-04 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
| JP2012204480A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| DE102011080258A1 (de) * | 2011-08-02 | 2013-02-07 | Robert Bosch Gmbh | Super-Junction-Schottky-Oxid-PiN-Diode |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US8872278B2 (en) | 2011-10-25 | 2014-10-28 | Fairchild Semiconductor Corporation | Integrated gate runner and field implant termination for trench devices |
| JP5865016B2 (ja) * | 2011-10-31 | 2016-02-17 | 株式会社 日立パワーデバイス | トレンチ型ショットキー接合型半導体装置及びその製造方法 |
| DE102011087591A1 (de) * | 2011-12-01 | 2013-06-06 | Robert Bosch Gmbh | Hochspannungs-Trench-Junction-Barrier-Schottkydiode |
| CN103367396B (zh) * | 2012-04-01 | 2017-02-15 | 朱江 | 一种超级结肖特基半导体装置及其制备方法 |
| US8946814B2 (en) | 2012-04-05 | 2015-02-03 | Icemos Technology Ltd. | Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates |
| CN103378172B (zh) * | 2012-04-28 | 2017-02-08 | 朱江 | 一种肖特基半导体装置及其制备方法 |
| CN103378178B (zh) * | 2012-04-30 | 2017-04-26 | 朱江 | 一种具有沟槽结构肖特基半导体装置及其制备方法 |
| CN103378177B (zh) * | 2012-04-30 | 2017-04-26 | 朱江 | 一种具有沟槽肖特基半导体装置及其制备方法 |
| CN102916055B (zh) * | 2012-10-11 | 2014-12-24 | 杭州立昂微电子股份有限公司 | 一种沟槽肖特基势垒二极管及其制造方法 |
| US8952481B2 (en) * | 2012-11-20 | 2015-02-10 | Cree, Inc. | Super surge diodes |
| CN104347730A (zh) * | 2013-07-25 | 2015-02-11 | 北大方正集团有限公司 | 半导体器件及制造方法 |
| US9716151B2 (en) * | 2013-09-24 | 2017-07-25 | Semiconductor Components Industries, Llc | Schottky device having conductive trenches and a multi-concentration doping profile therebetween |
| US10431699B2 (en) | 2015-03-06 | 2019-10-01 | Semiconductor Components Industries, Llc | Trench semiconductor device having multiple active trench depths and method |
| US9716187B2 (en) | 2015-03-06 | 2017-07-25 | Semiconductor Components Industries, Llc | Trench semiconductor device having multiple trench depths and method |
| CN106601825B (zh) * | 2016-12-30 | 2019-12-03 | 中国科学院微电子研究所 | 氮化镓基功率二极管及其制作方法 |
| WO2018140842A2 (en) * | 2017-01-30 | 2018-08-02 | Hongjian Wu | Insulate gate hybrid mode transistor |
| US10510905B2 (en) * | 2017-07-06 | 2019-12-17 | Cree, Inc. | Power Schottky diodes having closely-spaced deep blocking junctions in a heavily-doped drift region |
| US10388801B1 (en) * | 2018-01-30 | 2019-08-20 | Semiconductor Components Industries, Llc | Trench semiconductor device having shaped gate dielectric and gate electrode structures and method |
| US10608122B2 (en) | 2018-03-13 | 2020-03-31 | Semicondutor Components Industries, Llc | Schottky device and method of manufacture |
| US10566466B2 (en) | 2018-06-27 | 2020-02-18 | Semiconductor Components Industries, Llc | Termination structure for insulated gate semiconductor device and method |
| US10439075B1 (en) | 2018-06-27 | 2019-10-08 | Semiconductor Components Industries, Llc | Termination structure for insulated gate semiconductor device and method |
| JP6935373B2 (ja) | 2018-08-21 | 2021-09-15 | 株式会社東芝 | 半導体装置 |
| CN109755322B (zh) * | 2019-02-14 | 2024-06-18 | 厦门芯光润泽科技有限公司 | 碳化硅mosfet器件及其制备方法 |
| CN111816693A (zh) * | 2019-04-10 | 2020-10-23 | 台湾茂矽电子股份有限公司 | 二极管结构及其制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324767A (ja) | 1989-06-22 | 1991-02-01 | Toyota Autom Loom Works Ltd | 半導体整流装置 |
| TW399774U (en) * | 1989-07-03 | 2000-07-21 | Gen Electric | FET, IGBT and MCT structures to enhance operating characteristics |
| US4982260A (en) | 1989-10-02 | 1991-01-01 | General Electric Company | Power rectifier with trenches |
| US5278443A (en) * | 1990-02-28 | 1994-01-11 | Hitachi, Ltd. | Composite semiconductor device with Schottky and pn junctions |
| US5109256A (en) * | 1990-08-17 | 1992-04-28 | National Semiconductor Corporation | Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication |
| JP2879479B2 (ja) | 1991-04-19 | 1999-04-05 | 新電元工業株式会社 | ショットキバリア半導体装置 |
| JP3076638B2 (ja) | 1991-09-03 | 2000-08-14 | 新電元工業株式会社 | 整流用半導体装置 |
| JP3103655B2 (ja) | 1992-02-07 | 2000-10-30 | 新電元工業株式会社 | 半導体装置 |
| US5241195A (en) * | 1992-08-13 | 1993-08-31 | North Carolina State University At Raleigh | Merged P-I-N/Schottky power rectifier having extended P-I-N junction |
| US5365102A (en) * | 1993-07-06 | 1994-11-15 | North Carolina State University | Schottky barrier rectifier with MOS trench |
| US5661312A (en) * | 1995-03-30 | 1997-08-26 | Motorola | Silicon carbide MOSFET |
| US6078090A (en) * | 1997-04-02 | 2000-06-20 | Siliconix Incorporated | Trench-gated Schottky diode with integral clamping diode |
| US5679966A (en) * | 1995-10-05 | 1997-10-21 | North Carolina State University | Depleted base transistor with high forward voltage blocking capability |
| US5637898A (en) * | 1995-12-22 | 1997-06-10 | North Carolina State University | Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance |
| US5612567A (en) * | 1996-05-13 | 1997-03-18 | North Carolina State University | Schottky barrier rectifiers and methods of forming same |
-
1997
- 1997-06-18 JP JP16104297A patent/JP3618517B2/ja not_active Expired - Fee Related
- 1997-12-10 US US08/988,212 patent/US6501146B1/en not_active Expired - Fee Related
- 1997-12-17 KR KR1019970069935A patent/KR100299988B1/ko not_active IP Right Cessation
-
1998
- 1998-01-20 DE DE19801999A patent/DE19801999C2/de not_active Expired - Fee Related
-
2002
- 2002-10-30 US US10/283,132 patent/US6979874B2/en not_active Expired - Fee Related
Cited By (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008519447A (ja) * | 2004-11-08 | 2008-06-05 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置及びその使用乃至製造方法 |
| US8445368B2 (en) | 2004-11-08 | 2013-05-21 | Robert Bosch Gmbh | Semiconductor device and method for manufacturing same |
| US7964930B2 (en) | 2004-11-08 | 2011-06-21 | Robert Bosch Gmbh | Semiconductor device and method for manufacturing same |
| TWI396289B (zh) * | 2004-11-08 | 2013-05-11 | Bosch Gmbh Robert | 半導體裝置及其製造方法 |
| JP2006173255A (ja) * | 2004-12-14 | 2006-06-29 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| JP2006186040A (ja) * | 2004-12-27 | 2006-07-13 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| JP2009521817A (ja) * | 2005-12-27 | 2009-06-04 | キュースピード セミコンダクター インコーポレーテッド | 超高速リカバリダイオード |
| JP2009105200A (ja) * | 2007-10-23 | 2009-05-14 | Hitachi Ltd | ジャンクションバリアショットキーダイオード |
| JP2009218236A (ja) * | 2008-03-06 | 2009-09-24 | Toyota Central R&D Labs Inc | ダイオード |
| JP4637924B2 (ja) * | 2008-03-06 | 2011-02-23 | 株式会社豊田中央研究所 | ダイオード |
| JP2011521471A (ja) * | 2008-05-21 | 2011-07-21 | クリー インコーポレイテッド | 電流サージ能力を有する接合型バリアショットキーダイオード |
| JP2013501367A (ja) * | 2009-08-05 | 2013-01-10 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Ｔｊｂｓダイオードが組み込まれた電界効果トランジスタ |
| US9595618B2 (en) | 2010-03-08 | 2017-03-14 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| JP2012089822A (ja) * | 2010-09-21 | 2012-05-10 | Toshiba Corp | 半導体装置 |
| JP2011023739A (ja) * | 2010-09-27 | 2011-02-03 | Toyota Central R&D Labs Inc | ダイオード |
| JP2013545295A (ja) * | 2010-10-21 | 2013-12-19 | ヴィシェイ ジェネラル セミコンダクター，エルエルシー | 改良されたショットキー整流器 |
| JP2012129299A (ja) * | 2010-12-14 | 2012-07-05 | Nissan Motor Co Ltd | 異種材料接合型ダイオード及びその製造方法 |
| WO2012120749A1 (ja) * | 2011-03-09 | 2012-09-13 | 昭和電工株式会社 | 炭化珪素半導体装置及びその製造方法 |
| JP2012190909A (ja) * | 2011-03-09 | 2012-10-04 | Showa Denko Kk | 炭化珪素半導体装置及びその製造方法 |
| TWI469352B (zh) * | 2011-03-09 | 2015-01-11 | Showa Denko Kk | 碳化矽半導體裝置及其製造方法 |
| JP2012204579A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体装置 |
| US10665728B2 (en) | 2011-07-28 | 2020-05-26 | Rohm Co., Ltd. | Semiconductor device |
| US10964825B2 (en) | 2011-07-28 | 2021-03-30 | Rohm Co., Ltd. | Semiconductor device |
| US9111852B2 (en) | 2011-07-28 | 2015-08-18 | Rohm Co., Ltd. | Semiconductor device |
| US12062726B2 (en) | 2011-07-28 | 2024-08-13 | Rohm Co., Ltd. | Semiconductor device |
| US11664465B2 (en) | 2011-07-28 | 2023-05-30 | Rohm Co., Ltd. | Semiconductor device |
| US11355651B2 (en) | 2011-07-28 | 2022-06-07 | Rohm Co., Ltd. | Semiconductor device |
| US9577118B2 (en) | 2011-07-28 | 2017-02-21 | Rohm Co., Ltd. | Semiconductor device |
| JP2013030618A (ja) * | 2011-07-28 | 2013-02-07 | Rohm Co Ltd | 半導体装置 |
| WO2013015421A1 (ja) * | 2011-07-28 | 2013-01-31 | ローム株式会社 | 半導体装置 |
| US10497816B2 (en) | 2011-07-28 | 2019-12-03 | Rohm Co., Ltd. | Semiconductor device |
| US10056502B2 (en) | 2011-07-28 | 2018-08-21 | Rohm Co., Ltd. | Semiconductor device |
| US9818886B2 (en) | 2011-07-28 | 2017-11-14 | Rohm Co., Ltd. | Semiconductor device |
| US9865750B2 (en) | 2011-09-11 | 2018-01-09 | Cree, Inc. | Schottky diode |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| JP2013084844A (ja) * | 2011-10-12 | 2013-05-09 | Showa Denko Kk | 炭化珪素半導体装置及びその製造方法 |
| US9613951B2 (en) | 2013-03-25 | 2017-04-04 | Kabushiki Kaisha Toshiba | Semiconductor device with diode |
| JP2014187320A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 半導体装置 |
| JP2020113774A (ja) * | 2014-07-22 | 2020-07-27 | 株式会社Flosfia | 半導体装置 |
| US11682702B2 (en) | 2014-07-22 | 2023-06-20 | Flosfia Inc. | Crystalline semiconductor film, plate-like body and semiconductor device |
| CN107580725A (zh) * | 2015-02-11 | 2018-01-12 | 莫诺利斯半导体有限公司 | 高压半导体器件及其制造方法 |
| JP2018511184A (ja) * | 2015-02-11 | 2018-04-19 | モノリス セミコンダクター， インク．Ｍｏｎｏｌｉｔｈ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ， Ｉｎｃ． | 高電圧半導体素子及びその素子を製造する方法 |
| KR20170118129A (ko) * | 2015-02-11 | 2017-10-24 | 모노리스 세미컨덕터 아이엔씨. | 고전압 반도체 디바이스 및 상기 디바이스의 제조방법 |
| CN107580725B (zh) * | 2015-02-11 | 2021-01-15 | 莫诺利斯半导体有限公司 | 高压半导体器件及其制造方法 |
| JP2016225333A (ja) * | 2015-05-27 | 2016-12-28 | トヨタ自動車株式会社 | Ｓｂｄ |
| JP2017063237A (ja) * | 2017-01-13 | 2017-03-30 | ローム株式会社 | 半導体装置 |
| JP2020174167A (ja) * | 2019-04-10 | 2020-10-22 | 台湾茂▲し▼電子股▲ふん▼有限公司Ｍｏｓｅｌ Ｖｉｔｅｌｉｃ Ｉｎｃ． | ダイオード構造及びその製造方法 |
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