TWI396289B - 半導體裝置及其製造方法 - Google Patents
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Description
本發明關於一種申請專利範圍第1項的引文的半導體裝置，以及其製造方法。
在現代汽車，用電構件實施越來越多的功能，如此對電功率的需求越來越高，為了達成這種需求，故汽車中的發電系統的效率要提高。迄今一般在汽車的發電機系統中使用PN二極體當作齊納二極體。PN二極體的優點一方面為阻斷電流低，另方面為強固性大。但其主要缺點為流動電壓(Fluspannung)UF較高。在室溫時，電流在流動電壓UF約0.7V時才開始流動。在正常操作條件下(其中電流密度約500A/cm2
)，流動電壓UF上升至超過1V。這點使得效率低下。
根據理論考量，可考慮用肖特基二極體(Schottky－Diode)作為另一種選擇。一種肖特基二極體的流動電壓遠小於PN二極體者。舉例而言，一肖特基二極體的流動電壓約為0.5V~0.6V(在電流密度約500A/cm2
)。此外在快速切換操作時，用肖特基二極體當作主載體構件很有利，但迄今仍未有人使用肖特基二極體在汽車的發電機系統中。其原因可歸咎於肖特基二極體的一些缺點，它們使得這種應用遲遲未能實現。第一，肖特基二極體比起PN二極體來，阻斷電流(Sperrstrom)較大。這種阻斷電流更與阻斷電壓(Sperrspannung)關係密切。最後一點，肖特基二極體的強固性較差，特別是在高溫時尤甚。迄今這些缺點阻礙了肖特基二極體在汽車的應用。
在T.酒井氏等人的「Experimental investigation of dependence of electrical characteristics on device parameters in Trench MOS Barrier Schottky Diodes」(在1998年京都的Power Semiconductors & IC’s國際座談會，第293~296頁)以及在德專利DE 694 28 996 T2已提到改善肖特基二極體性質的措施，它們導致所謂的TMBS(TMBS＝Trench－MOS－Barrier－Schottky－Diode)。這種TMBS的優點在於阻斷電流可減少。在此，阻斷電流主要經該二極體的MOS構造之一似反相層(Quasi－Inversionsschicht)沿一渠溝(Grab)(它設入二極體構造中)流過。其結果，使該MOS構造會由於一種n表層(n－Epischicht)的所謂的「熱」電椅載體注入一氧化層中而崩解，且在特別不利的條件下甚至會破壞。由於要形成反相通道需要一些時間，因此該空間電荷區域在快速切換過程開始時會短時地擴大，因此使電場強度增加。這點導致二極體在貫穿時短時之不當的操作。因此幾乎沒人會想要使用TMBS(它在阻斷電流方面較佳)當作齊納二極體用並在貫穿區域中操作。
當之相較，具有申請專利範圍第1項的特點的本發明特別有一優點，即可防止所謂之「熱」電荷載體注入的情事。這點達成之道，係使在貫穿時發生的高電場強度不位在該敏感氧化物層附近，因為該整合之PN二極體的貫穿電壓比該肖特基二極體及MOS構造的貫穿電壓低。因此，依本發明設計的半導體裝置的特色為強固性特大，使得該半導體裝置可在汽車供電網路(Bordnetz)，特別是在供電網路的發電機系統中使用。特別有利的是該半導體可在幾十伏特程度的貫穿電壓及幾百A/cm2
的電流密度使用而安全地操作。特別有利的方式，該半導體裝置第一實施例包含一n＋基質，其上設有一n層，渠溝設入該n層中。該渠溝至多在其深度的一部分用一種p區域充填。此n＋基質與n層各帶有一接觸層，其中該接觸層在渠溝的壁的區域利用一氧化物層與n層隔開。
本發明的半導體裝置第二實施例包含一n＋基質，其上設有一n層，渠溝設入該n層中。渠溝的壁完全用一氧化物層蓋住，但渠溝的底至多只部分地用一氧化物層蓋住。在渠溝下方，在n層中有p區域，係利用擴散(Diffusion)產生者。n＋基質與n層帶有接觸層。
本發明的其他優點與特點及製造本發明之半導體裝置的有利方法見於申請專利範圍附屬項及說明書及圖式。
以下配合點式詳細說明本發明的實施例。
第1圖顯示一習知半導體，特別是一種所謂TMBS二極體，以下簡稱TMBS，以與本發明的優點比較。該TMBS(10)由一n’基質(1)及一設在此n’基質上的n層(2)構成。在此n層(2)中設入渠溝(6)，一般亦稱「濠溝」(trenchs)。渠溝(6)的底面與壁用一氧化物層(7)蓋住。TMBS(10)的前側上的一金屬層(4)用於作陽極電極。TMBS(10)的背側上的一金屬層(5)用於作陰極電極。從電的觀點者，該TMBS(10)係一種MOS構造〔金屬層(4)氧化物層(7)與n層(2)〕與一肖特基二極體的組合。在此，該肖特基屏障(Schottky－Barrier)位於做陽極的金屬層(4)與做陰極的n層(2)之間。
有一股電流沿流動方向流過該TMBS(10)之由渠溝(6)所圍之台面(Mesa)區域(10)。渠溝(6)本身並沒有電流過。因此沿流動方向電流的有效面積，在TMBS的場合係比傳統之平面肖特基二極體更小。這種TMBS(10)的優點在於阻斷電流減少。在MOS構造及在肖特基二極體的場合，沿阻斷方向都形成空間電荷區域。此空間電荷區域隨電壓升高而擴張，且在電壓小於該TMBS(10)的貫穿電壓時在該相鄰的渠溝(6)之間的台面區域(3)中央相撞擊。如此，該與高阻變電流有關的肖特基效應被遮蔽，且阻斷電流減少。此遮蔽效應與TMBS的構造參數－－例如，特別是Dt
〔渠溝(6)的深度〕、Wm
〔渠溝(6)之間的距離〕、Wt
〔渠溝(6)的寬度〕、以及To
〔氧化物層(7)的厚度〕關係密切。因此該肖特基效應的遮蔽效應在TMBS的場合比起具有擴散的p－桶的JBS〔接合屏障肖特基二極體(Junction Barrier Schottky Diode)來更有效得多。但習知TMBS的一重要缺點為MOS構造脆弱。當貫穿時，在氧化物層(7)內及在n層(2)的氧化物層(7)附近產生很大的電場。阻斷電流主要沿渠溝(6)表面流經該MOS構造的似反相層。結果，該MOS構造會由於“熱”電荷載體從n層(2)注入氧化層(7)中而崩解，且在一定的不利的操作條件下甚至會破壞。由於要形成該反相通道需要某些時間〔深耗盡(deep depletion)〕，故該空間電荷區在迅速切換過程開始時，會短時地再擴張，且因此電場強度進一步升高。這點會造成在貫穿時短時之不想要的操作。因此幾乎沒有人考慮使用TMBS當作齊納二極體並在貫穿範圍中操作。
本發明係用以下方式避免這種問題：將一PN二極體整合到該TMBS中，該二極體當作鉗夾元件(Klammerelement)。以下說明依本發明設計的半導體裝置(20)，它亦可簡稱TMBS－PN。在此半導體裝置，此p區域的設計用於使該PN二極體的貫穿電壓BV_pn比MOS構造的貫穿電壓BV_mos低。此外還用於使該在貫穿時發生的巨大電場強度不會在氧化物層附近，且因此不會有熱電荷載體注入之虞。此外，「阻斷電流」主要流過PN二極體而非流過MOS構造的反相層。這種性質給予該半導體裝置(20)很大的強固性。因此它特別適用於作汽車的供電網路中的齊納二極體，尤其是配合汽車發電機系統使用。
以下，配合圖2說明一依本發明設計的第一實施例。此半導體裝置(20)包含在渠溝(6)的下區域中的p摻雜區域，由矽或聚矽構成，這些區域(8)宜設計成桶形。在細節上，該半導體區域(20)由一n＋基質(1)、一設在此基質(1)上的n基質(2)、及設到該n層中的渠溝〔Grab，英：trench〕(6)構成。至少宜設有二渠溝(6)。該渠溝在本發明之一較佳變更例中係設計成在n層(2)中延伸的條帶形式，宜互相平行延伸。在本發明另一實施變更例中，該渠溝(6)也可呈島狀設在該n層(2)中。在此，該島形設置的渠溝(6)的橫截面可為任意形狀。但為了要有良好之可再生性及容易製造，這些島宜具規則的橫截面，例如圓形、六角形等，該渠溝(6)宜利用一蝕刻過程產生，它在刻蝕範圍將n層(2)的材料除去。渠溝(6)的底面與壁用一氧化物層(7)蓋住。接觸層(4)(5)設在半導體裝置(20)前側〔當作陽極電極(4)〕及後側〔當作陰極電極(5)〕。一氧化物層(7)位在渠溝(6)的側壁與金屬層(4)之間。渠溝(6)的下區域(8)用p摻雜的矽或聚矽充填。在此該p區域(8)的設計，使得n層(2)與p區域(8)之間不會發生電荷補償的情事。在本發明一實施例中，特別是接觸層(4)也可由二種上下重疊的金屬層構成。在第2中為了一目了然起見，這點並未作圖示。(Do x
)表示該渠溝(6)的深度之用氧化物層(7)蓋住的部分，(Dp
)表示渠溝(6)的深度之用p區域充填的部分。(Wm
)表示渠溝(6)的寬度或設在渠溝(6)中的p區域的寬度，(To
)係為氧化物層(7)的厚度。
依本發明設計的半導體裝置(20)宜用以下方式製造。在這方面也可參考第4圖中所示的流程圖。從一n＋基質(1)開始(步驟40)。將一n層(2)設到此n＋基質(1)上(步驟41)。這點宜利用一導外延程序達成。在下一步驟42，將渠溝(6)作刻蝕，深入到n層(2)。然後將渠溝(6)用p摻雜的矽或聚矽充填(步驟43)。在以下的蝕刻步驟中，該渠溝(6)中的p摻雜的矽或聚矽被蝕刻到一深度，使得該渠溝(6)的深度只有一部分Dp
被p摻雜矽或聚矽充填(步驟44)。在隨後的步驟42中，將渠溝(6)蝕刻到n層(2)中。然後將該渠溝(6)用p摻雜的矽或聚矽充填(步驟43)。在隨後的蝕刻程序將渠溝(6)中的p摻雜的矽或聚矽在隨後的步驟(45)中，將渠溝(6)的底及壁用一種氧化物層蓋住。在隨後的蝕刻步驟(步驟46)中，將渠溝(6)的底的氧化物層在除去，如此只有渠溝(6)的壁(6)被氧化物層蓋住。在進一步的步驟(47)中將接觸層(4)(5)(宜由金屬構成)施到半導體裝置(20)的前側與後側。
在以下說明該半導體裝置(20)的作用方式，從電的角度看，依本發明設計的半導體裝置(20)係一種MOS構造〔接觸層(4)、氧化物層(7)與n層(21)〕、一種肖特基二極體〔在接觸層(4)(當作陽極)與n層(2)(當作陰極)之間的肖特基屏障〕以及一PN二極體〔在p區域(8)(當作陽極)與n層(2)(當作陰極)之間的PN過渡區〕的組合。在此半導體裝置，電流沿流動方向－－如在傳統TMBS(10)的場合－－只流過該肖特基二極體，在MOS構造及在該肖特基二極體以在PN二極體的場合，沿阻斷方向形成空間電荷區域。該空間電荷區域隨電壓上升而擴張，且當電壓小於半導體裝置(20)的貫穿電壓時，在該相鄰渠溝(6)之間的台面區域(3)中壓相撞擊。如此，該與高阻斷電流有關的肖特基效應被遮蔽，因此阻斷電流減少。此遮蔽效應與構造參數關係密切，例如與Do x
〔具氧化物層的渠溝(6)的深度的比例〕、Wm
(渠溝之間的距離)、Wt
〔渠溝(6)或p區域的寬度〕、Dp
〔具p摻雜的矽或聚矽的渠溝(6)的深度的比例〕、及To
(氧化物層的厚度)有密切關係，且因此可藉適當測量上述構造參數而有利地將之改變。半導體裝置(20)對於肖特基效應的遮蔽作用與傳統TMBS(10)相似，但另外由於鉗夾作用而有高強度性。在此該PN二極的貫穿電壓BV_pn有利地設計成使它小於該肖特基二極體的貫穿電壓BV_schottky及該MOS構造的貫穿電壓BV_mos。此外還用於使貫穿作用發生在渠溝(6)的底。如此，在貫穿作業中，「阻斷電流」只流經PN過渡區，而非如在傳統TMBS(10)的場合流過該MOS構造的反相層。依本發明所做的半導體裝置因而具有與一PN二極體類似的強因性。此外，在此半導體裝置(20)不會有「熱」電荷載體注入之虞，因為在貫穿時，在MOS構造附近不會有高電場。因此該半導體裝置(20)特別適合用於在汽車的供電網路中當作齊納二極體使用，特別是適用於汽車的發電機系統中。
本發明另一實施例茲在以下配合第3圖說明。在此半導體裝置(30)，該渠溝(6)下物的p區域(8)藉擴散作用製造。此半導體裝置(30)還包含一n＋基質。有一n層(2)設在此基質(1)上。至少有二渠溝(6)設入此n層(2)中。該半導體裝置(30)的底側及後側上帶有接觸層(4)(5)。渠溝(6)的壁及其底的一部分用氧化物層(7)蓋住。在渠溝(6)下方設有一利用一種p摻雜物質(宜為硼)擴散而產生之p區域(8)。它與該n層(2)形成一PN二極體。除了在第2圖已說明的構造參數外，在圖3中還有以下之另外的構造參數。Wp o
表示光罩上的p區域(8)的寬度。Xj p
表示擴散到n層(2)中的侵入深度。在測量p區域(8)時要確認，在該貫穿作業中，貫穿作用在pn過渡區8/2發生，且半導體裝置(30)的貫穿電壓由PN二極體決定。此實施例也具有類似有利的性質，特別是與第2圖所述之本發明第一實施例相當的強度性。與第一實施例(圖2)相較，此第二實施例的一優點特別在於：此處將渠溝(6)用p摻雜的矽或聚矽充填的作業及隨後將p摻雜的矽或聚矽蝕刻回去的作業可省卻。該硼覆蓋作業與p擴散作業係屬於較簡單的程序步驟。
在以下說明製造該半導體裝置(30)的一種有利的方法(第3圖的實施例)，其中亦參照第5圖的流程圖。此處也從一n＋基質(1)開始〔步驟(50)〕，將一n層(2)施到該n＋基質(1)上(宜利用外延作用)(步驟51)。利用一蝕刻程序將渠溝(6)設到n層中(步驟52)。然後將渠溝(6)的底與側壁以一氧化物層覆蓋(步驟53)。在隨後蝕刻步驟(步驟54)中將該蓋住渠溝(6)之底的氧化物層部分地除去，用此方式造成寬度Wp o
的遮罩以供隨後的擴散程序用。為此首先將該渠溝(6)之除去氧化物層的區域用一p摻雜材料(宜為硼)覆蓋(步驟55)。這點宜由氣相析出或用離子植入而達成。然後作擴散程序(步驟56)，其中硼擴散到n層(2)中，並形成p區域(8)。然後在先作一道光程序及蝕刻程序以使接觸區域Wp o
開放後，再將接觸層(4)與(5)施到半導體裝置(30)的前側及後側上(步驟57)。
在本發明有利之其他設計中，第一及第二實施例在邊緣區域還可具有附加的構造以減少邊緣場強度。舉例而言，它可為低摻雜的p的區域、場板或類似構造。
如上述，依本發明設計的半體裝置(20)(30)由於其強固性而特別適合配合一汽車的供電網路當作齊納二極體用，特別是用在汽車的發電機系統。為此，該半導體裝置(20)(30)宜有12V~30V之間(特別是15V~25V之間)的貫穿電壓。特別有利的一點，係該半導體裝置(20)(30)在阻斷作業中可用數百A/cm2
的度量級(特別是400A/cm2
~約600A/cm2
)的高電流密度操作。
(1)．．．n＋基質
(2)．．．n摻雜的層
(3)．．．n摻雜的區域
(4)．．．接觸層
(5)．．．接觸層
(6)．．．渠溝
(7)．．．氧化物層
(40)．．．步驟
(41)．．．步驟
(42)．．．步驟
(43)．．．步驟
(44)．．．步驟
(45)．．．步驟
(46)．．．步驟
(47)．．．步驟
(50)．．．步驟
(51)．．．步驟
(52)．．．步驟
(53)．．．步驟
(54)．．．步驟
(55)．．．步驟
(56)．．．步驟
(57)．．．步驟
BV_mos．．．MOS構造的貫穿電壓
BV_pn．．．PN二極體的貫穿電壓
BV_schottky．．．PN二極體的貫穿電壓
Do x
．．．具有氧化物層的渠溝的深度比例
Dp
．．．具有矽或聚矽的渠溝的深度比例
Dt
．．．渠溝的深度
To
．．．氧化物層的厚度
Wm
．．．渠溝間的距離
Wt
．．．渠溝的寬度
Wp o
．．．在遮罩上p區域的寬度
圖1係一習用TMBS二極體，圖2為一依本發明設計的半導體裝置的一第一實施例，圖3為一半導體裝置的第二實施例，圖4為第一製造方法的流程圖，圖5為第二製造方法的流程圖。
(1)．．．n＋基質
(2)．．．n摻雜的層
(3)．．．n摻雜的區域
(4)．．．接觸層
(5)．．．接觸層
(6)．．．渠溝
(7)．．．氧化物層
(8)．．．區域
(20)．．．半導體裝置
Claims (25)
- 一種半導體裝置(20)(30)，包含一渠溝MOS-屏障-肖特基二極體，該二極體具有整合之PN二極體，其中該PN二極體用於當作鉗夾元件，在該包含由肖特基二極體、MOS構造及PN二極體構成的組合的半導體裝置(20)(30)，該PN二極體的貫穿電壓(BV_pn)比該MOS構造及肖特基二極體的貫穿電壓(BV_mos，BV_schottky)低。
- 如申請專利範圍第1項之半導體裝置，其中：該半導體裝置可在阻斷操作中以高電流密度操作，此電流密度在幾百A/cm2 的度量級，特別是在400A/cm2 ~約600A/cm2 。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該半導體裝置(20)包含一種n+基質(1)，在該n+基質上設有一n層(2)，在該n層中設有渠溝(6)，該渠溝(6)至多在其深度的一部分用一p區域(8)充滿，而該n+基質與n基質各帶有一接觸層(4)(5)，其中，該接觸層(4)在渠溝(6)的壁的區域中利用一氧化物層(7)與該n層(2)隔開。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該p區域(8)由摻雜成p型的矽或聚矽構成。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該接觸層(4)(5)由金屬構成。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該接觸層(4)(5)設計成多層式。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該接觸層(4)構成與p區域(8)的電阻或接觸及與n層(2)的肖特基式接觸，且同時用於當作閘電極以供該MOS構造之用。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該渠溝(6)有一U形或長方形的橫截面。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該渠溝(6)的深度的至多一部分範圍用摻雜成p型的矽或聚矽〔p區域(8)〕充填。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該半導體裝置設計成使得在該PN二極體貫穿時的情形中，貫穿作用宜在渠溝的底的區域發生。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該半導體裝置包含一n+基質(1)，在該n+基質(1)上設有一n層(2)，在該n層(2)中設有渠溝(6)，該渠溝(6)的壁完全用一種氧化物層(7)蓋住，但該渠溝(6)的底至多部分地用一氧化物層(7)蓋住，在該渠溝(6)下方有p區域(8)，設在該n層(7)中，且該n+基質(1)與n層(2)帶有接觸層(4)(5)。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該位在渠溝(6)下方的p區域(8)係藉著將渠溝(6)的底鋪設一種摻雜物質然後作擴散程序而產生，其中該只部分地蓋住該渠溝(6)的底的氧化物當作光罩的作用。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該位於渠溝(6)下方的p區域(8)的設計方式使得在貫穿 作業時，半導體裝置的貫穿電壓由該PN二極體的貫穿電壓(BV_pn)決定，該PN二極體由該p區域(8)及該n層(2)構成。
- 如申請專利範圍第1項之半導體裝置，其中：在該貫穿作業時，貫穿作用係在該位於渠溝(6)下方區域中的p區域中發生。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該由n層(2)所承載的接觸層(4)完全充滿該渠溝(6)。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該渠溝(6)設計成條帶形或島嶼形。
- 如申請專利範圍第1或第2項之半導體裝置，其中：其係用於作Z二極體。
- 如申請專利範圍第1或第2項之半導體裝置，其中：其係同於汽車的供電網路，特別是用於汽車的發電機系統。
- 如申請專利範圍第1或第2項之半導體裝置，其中：該半導體裝置的貫穿電壓在10V~30V之間，特別是在15V~25V之間。
- 一種用於製造申請專利範圍第1項的半導體裝置的方法，其特徵在：將一n層施到一n+基質上，將渠溝(6)設到該n層(2)中，將該渠溝(6)用一氧化物層(7)蓋住，將該氧化物層(7)從渠溝(6)的底除去，另外將氧化物層(7)從渠溝(6)的壁的一部分除去，將該渠溝(6)之除去了氧化物層(7)的那部分用p摻雜的矽或聚矽充填以形成p區域(8)，且該n+基 質(1)與n層(2)用接觸層(4)(5)鋪設，其中該渠溝(6)之未用p區域(8)充填的區域完全用接觸層(4)的材料充填。
- 一種製造申請專利範圍第1項的半導體裝置的方法，其特徵在：將一n層(2)施到一n+基質(1)上，將渠溝(6)設到該n層(2)中，將該渠溝(6)用一氧化物層(7)覆蓋，將該氧化物層(7)從渠溝(6)的底一位置一位置地除去，將該渠溝(6)的底之除去氧化物層的部分用一摻雜物質施覆，然後作一道擴散程序，以形成位於渠溝(6)下方的p區域(8)，將該n+基質(1)與n層(2)用接觸層(4)(5)施覆，其中該渠溝(6)完全用該接觸層(4)的材料充填。
- 如申請專利範圍第20或第21項之方法，其中：該渠溝(6)的底藉著將該摻雜物質從氣相析出而覆以一層摻雜物質。
- 如申請專利範圍第20或第21項之方法，其中：將該渠溝(6)的底藉離子植入而覆以一層摻雜物質。
- 如申請專利範圍第20或第21項之方法，其中：使用硼或硼離子當作摻雜物質。
- 如申請專利範圍第20或第21項之方法，其中：利用一道外延程序製造該位在n+基質(1)上的n層。
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