KR20070084016A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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알프레드 괴어라흐
닝 츄
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로베르트 보쉬 게엠베하
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Abstract

본 발명은 집적 PN 다이오드를 구비한 트렌치-MOS-배리어-쇼트키 다이오드를 포함하는 반도체 장치(20)뿐 아니라, 이 반도체 장치(20)를 제조하기 위한 제조 방법에 관한 것이다.
집적 PN 다이오드, 쇼트키 다이오드, 반도체 장치.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHODS FOR THE PRODUCTION THEREOF}
본 발명은 특허 청구항 제1항의 전제부에 따르는 반도체 장치및 이 반도체 장치를 제조하기 위한 제조 방법에 관한 것이다.
현대의 자동차에서 전기 부품을 이용한 더욱더 많은 기능들이 실현되고 있다. 그럼으로써 전기 출력에 대한 더욱더 높은 소요가 발생한다. 이와 같은 소요를 충족하기 위해, 자동차에서 발전기 시스템의 효율도 증가해야만 한다. 오늘날까지 대개 PN 다이오드가 Z-다이오드로서 자동차의 발전기 시스템에서 사용되고 있다. PN 다이오드의 장점은 일측에서는 낮은 역전류이며, 타측에서는 높은 견고성이다. 그러나 주요 단점은 순방향 전압(UF)이 비교적 높다는 점에 있다. 주변 온도에서 전류는 순방향 전압(UF)이 약 0.7V 일 때 비로소 흐르기 시작한다. 전류 밀도가 약 500A/cm2에 이르는 정상적인 작동 조건 하에서, 순방향 전압(UF)은 1V 이상으로까지 상승한다. 이는 효율성을 감소시킨다.
이론적인 설계를 바탕으로 쇼트키 다이오드가 대안으로서 고려될 수도 있다. 다시 말해 쇼트키 다이오드는 PN 다이오드보다 분명히 더욱 낮은 순방향 전압을 갖 는다. 예를 들어 쇼트키 다이오드의 순방향 전압은 약 500A/cm2의 전류 밀도에서 약 0.5V 내지 0.6V이다. 그 외에도 쇼트키 다이오드는 다수 운반자 소자로서 전환 작동이 고속으로 이루어질 시에 장점을 제공한다. 그러나 공지된 점에 한해서 자동차의 발전기 시스템 내에서 쇼트키 다이오드의 사용은 지금까지 이루어지지 않고 있다. 이런 사실은 상기한 적용을 더욱더 어렵게 하는 쇼트키 다이오드의 몇 가지 중요한 단점에 기인할 수 있다. 우선 쇼트키 다이오드는 PN 다이오드와 비교하여 더욱 높은 역전류를 갖는다. 이런 역전류는 또한 역전압에 강하게 종속된다. 최종적으로 쇼트키 다이오드는 특히 높은 온도에서 더욱 악화된 견고성을 보인다. 이와 같은 단점들은 지금까지 자동차에 적용할 시에 쇼트키 다이오드의 사용을 억제해 왔다.
1998년 파워 반도체 & IC에 관한 교토 국제 심포지엄의 회의록 293 내지 296쪽에서 발췌된 T. Sakai 등의 "트렌치 MOS 배리어 쇼트키 다이오드에서 장치 파라미터에 대한 전기 특성의 의존성에 관한 실험 조사(Experimental investigation of dependence of electrical characteristics on device parameters in Trench MOS Barrier Schottky Diodes)", 및 DE 19 749 195 A1으로부터 이미 쇼트키 다이오드의 특성을 개선하기 위한 조치들이 공지되었다. 이들 조치들로 인해 이른바 TMBS(TMBS = 트렌치-MOS-배리어-쇼트키-다이오드)가 실현되었다. 상기한 TMBS의 장점은 역전류를 감소시킬 수 있는 점에 있다. 이와 관련하여 역전류는 주로 다이오드 구조에 제공된 트렌치의 표면을 따라 다이오드의 MOS 구조의 준-역전층을 관 류한다. 그 결과로, MOS 구조는 산화층에 n-에피택시층의 이른바 "고온의" 전하 운반자를 주입함으로써 분해되고, 특히 반대하는 조건에서는 심지어 파괴될 수 있다. 역전 채널을 형성하기 위해서 소정의 시간이 필요하기 때문에, 고속의 전환 과정의 개시 시점에 공간 전하 구역은 짧은 시간에 더욱 넓게 확대되고, 그 결과 전계 강도가 상승한다. 이는 항복 조건 하에서 다이오드의 바람직하지 못한 단기간 작동을 초래할 수 있다. 그러므로 역전류를 고려할 때 개선된 TMBS를 Z-다이오드로서 사용하고 항복 영역에서 작동시키는 점은 그리 권장할만한 사항은 못 된다.
특허 청구항 제1항의 특징부를 갖는 본 발명은 특히 이른바 "고온의" 전하 운반자의 주입이 억제되는 장점을 제공한다. 이런 점은, 항복 조건에 의해 발생하는 높은 전계 강도가 민감한 산화층의 근처에서는 발생하지 않음으로써 달성되는데, 왜냐하면 집적 PN 다이오드의 항복 전압이 쇼트키 다이오드 및 MOS 구조의 항복 전압들보다 더욱 낮기 때문이다. 그러므로 본 발명에 따라 고안된 반도체 장치는 자동차의 전기 시스템에서, 특히 전기 시스템의 발전기 시스템에서 반도체 장치의 신뢰되는 사용을 가능케 하는 특히 높은 견고성을 특징으로 한다. 특히 바람직하게는 본원의 반도체 장치는 수십 V 크기의 항복 전압과 수백 A/cm2의 전류 밀도에서 작동에 안정적으로 이용될 수 있다. 특히 바람직하게는 본원의 반도체 장치의 제1 실시예는 n+ 기판을 포함하며, 이 n+ 기판상에는 트렌치를 내포한 n 층이 배열된다. 트렌치들은 기껏해야 자체 깊이의 일부분에만 p 영역으로 충진되어 있다. n+ 기판 및 n 층은 각각의 접촉층을 지지하며, 접촉층은 트렌치들의 벽의 영역에서 산화층에 의해 n 층으로부터 분리된다.
본 발명에 따른 반도체 장치의 제2 실시예는 n+ 기판을 포함하며, 이 n+ 기판상에는 트렌치들을 내포한 n 층이 배열된다. 트렌치들의 벽들은 완전하게 산화층으로 덮이지만, 트렌치들의 바닥은 기껏해야 부분적으로만 산화층으로 덮인다. 트렌치들 하부에는 n 층 내에서 확산을 통해 생성된 p 영역들이 위치한다. n+ 기판 및 n 층은 접촉층들을 지지한다.
본 발명의 추가의 장점 및 구현예들뿐 아니라 반도체 장치를 제조하기 위한 바람직한 제조 방법은 실시예 설명 및 도면과 결부하여 추가의 종속항들로부터 제시된다.
본 발명의 실시예들은 다음에서 도면과 관련하여 더욱 상세하게 설명된다.
도1은 종래 기술에 따른 TMBS 다이오드를 도시한 개략적 단면도이다.
도2는 본 발명에 따라 구현된 반도체 장치의 제1 실시예를 도시한 개략적 단면도이다.
도3은 반도체 장치의 제2 실시예를 도시한 개략적 단면도이다.
도4는 제1 제조 방법을 나타낸 흐름도이다.
도5는 제2 제조 방법을 나타낸 흐름도이다.
도1은 공지된 반도체 장치(10), 다시 말해 이른바 TMBS 다이오드를 도시하고 있으며, 이하에서는 간단하게 "TMBS"로서 지칭된다. 우선 상기한 TMBS와 비교하여 본 발명으로써 달성된 장점들을 더욱 명확하게 제시하기 위해 상기한 TMBS의 구성에 대해 설명된다. TMBS(10)는 n+ 기판과 이 n+ 기판상에 배열되는 n 층(2)으로 구성된다. 이 n 층(2) 내에는 통상적으로 "trench"로서 지칭되는 트렌치들(6)이 삽입된다. 트렌치들(6)의 기본 표면과 벽들은 산화층(7)으로 덮인다. TMBS(10)의 정면에 도포되는 금속층(4)은 양극 전극으로서 이용된다. TMBS(10)의 배면에 도포되는 금속층(5)은 음극 전극으로서 이용된다. 전기적인 관점에서, TMBS(10)는 MOS 구조(금속층(4), 산화층(7), 및 n 층(2))와 쇼트키 다이오드의 조합물이다. 이와 관련하여 쇼트키 배리어는 양극으로서의 금속층(4)과 음극으로서의 n 층(2) 사이에 위치한다.
흐름 방향에서 전류는 TMBS(10)에서 트렌치들(6)에 의해 내포되는 메사 영역(3)을 관류한다. 트렌치들(6) 자체는 전류 흐름을 위해 이용되지 않는다. 그러므로 TMBS의 경우 흐름 방향의 전류 흐름을 위한 유효 면적은 통상적인 평면 쇼트키 다이오드에서보다 더욱 작다. 상기한 TMBS(10)의 장점은 역전류가 감소하는 점에 있다. MOS 구조뿐 아니라 쇼트키 다이오드의 경우에도 역방향에서 공간 전하 구역이 형성된다. 공간 전하 구역은 전압이 상승함에 따라 확대되고, TMBS(10)의 항복 전압보다 낮은 전압 조건에서 인접한 트렌치들(6) 사이의 메사 영역(3)의 중심에서 충돌한다. 그렇게 함으로써 높은 역전류에 대한 주요 원인이 되는 쇼트크 효과가 차폐되며, 그리고 역전류는 감소된다. 이런 차폐 효과는 특히 Dt(트렌치(6)의 깊이), Wm(트렌치들(6) 간의 이격 거리), Wt(트렌치(6)의 폭), 및 To(산화 층(7)의 두께)와 같은 TMBS의 구조 파라미터들에 강하게 종속된다. 그러므로 TMBS의 경우 쇼트키 효과를 위한 차폐 작용은 확산된 p 트로프를 구비한 JBS(접합 배리어 쇼트키 다이오드)와 비교하여 분명하게 더욱 효과적이다. 그러나 공지된 TMBS의 결정적인 단점은 MOS 구조의 약점에 있다. 항복 상태에서 산화층(7) 내부에서, 그리고 n 층(2) 내 산화층(7) 바로 근처에서 매우 큰 전계가 발생한다. 역전류는 주로 트렌치들(6)의 표면을 따라 MOS 구조의 준-역전층을 관류한다. 결과적으로, MOS 구조는 n 층(2)으로부터 산화층(7) 내로 "고온의" 전하 운반자가 주입됨으로써 분해되고, 소정의 반대되는 작동 조건에서는 심지어 파괴될 수 있다. 역전 채널을 형성하기 위해 소정의 시간이 필요하기 때문에(깊은 공핍), 공간 전하 구역은 고속의 전환 고정을 개시하는 시점에 짧은 시간에 더욱 넓게 확대될 수 있으며, 그로 인해 전계 강도는 더욱 상승할 수 있다. 이는 항복 상태에서 바람직하지 못한 단기간 작동을 초래할 수 있다. 그러므로 TMBS를 제너 다이오드로서 사용하여 항복 영역에서 작동시키는 점은 그리 권장할만한 사항이 못된다.
본 발명은, TMBS 내에 합성 소자로서 이용되는 PN 다이오드가 집적화됨으로써 상기한 문제를 회피한다. 다음에서는 본 발명에 따라 구현되고 간단히 TMBS-PN으로서 지칭될 수 있는 반도체 장치(20)에 대해 설명된다. 상기한 반도체 장치(20)에 p 영역들이 설계됨으로써, PN 다이오드의 항복 전압(BV_pn)은 쇼트키 다이오드의 항복 전압(BV_schottky) 및 MOS 구조의 항복 전압(BV_mos)보다 더욱 낮다. 또한, 그에 따라 항복 상태에서 발생하는 높은 전계 강도는 산화층 근처에 위치하지 않으며, 그로 인해 고온의 전하 운반자의 주입은 걱정할 필요가 없게 된다. 그 외에도 역전류는 주로 MOS 구조의 역전층 대신에 PN 다이오드를 관류하게 된다. 이러한 특성은 반도체 장치(20)에 높은 견고성을 제공한다. 그러므로 상기한 반도체 장치(20)는 특히 제너 다이오드로서 자동차의 전기 시스템에 사용하기에, 특히 자동차의 발전기 시스템과 결부되어 사용하기에 적합하다.
다음에서는 도2와 관련하여 본 발명에 따라 구현된 반도체 장치의 제1 실시예가 설명된다. 반도체 장치(20)는 트렌치들(6)의 하부에 Si 혹은 Poly-Si로 이루어지는 p 도핑된 영역들(8)을 포함한다. 바람직하게는 상기한 영역들(8)은 트로프 모양으로 형성된다. 더욱 상세하게 설명하면, 반도체 장치(20)는 n+ 기판(1), 이 기판(1)상에 배열되는 n 층(2), 및 이 n 층(2) 내에 삽입되는 트렌치들(6)로 이루어진다. 바람직하게는 적어도 2개의 트렌치(6)가 제공된다. 트렌치들(6)은 본 발명의 바람직한 실시예에 따라 n 층(2) 내에서 바람직하게는 상호 간에 평행하게 연장되는 스트립으로서 형성될 수 있다. 본 발명의 또 다른 실시예에 따라 트렌치들(6)은 또한 섬 모양(insular)으로 n 층(2) 내에 배열될 수도 있다. 이때 섬 모양으로 배열되는 상기한 트렌치들(6)의 횡단면은 임의로 구현될 수 있다. 그러나 우수한 재현성 및 용이한 제조의 의미에서, 섬 모양 구조는 규칙적인 횡단면, 다시 말해 예컨대 원형, 육각형 등의 횡단면이 바람직하다. 트렌치들(6)은 바람직하게는 에칭 영역에서 n 층(2)의 소재를 스퍼터링 증착하는 에칭 공정에 의해 생성된다. 트렌치들(6)의 기본 표면 및 벽들은 산화층(7)으로 덮인다. 접촉층들(4, 5)은 양극 전극(4)으로서 반도체 장치(20)의 정면에, 그리고 음극 전극(5)으로서 반도체 장치의 배면에 배열된다. 산화층(7)은 트렌치들(6)의 측벽들과 금속층(4) 사 이에 위치한다. 트렌치들(6)의 하부 영역(8)은 p 도핑된 Si 혹은 Poly-Si로 충진된다. 이와 관련하여, n 층(2)과 p 영역들(8) 사이에 전하 보상이 발생하지 않는 방식으로 상기한 p 영역들(8)이 설계된다. 본 발명의 실시예에 따라, 특히 접촉층(4)은 상하로 위치하는 2개의 금속층으로 이루어질 수 있다. 그러나 이에 대해서는 개관의 용이함을 위해 도2에 도시되어 있지 않다. Dox는 트렌치들(6)의 깊이 부분들 중 산화층(7)으로 덮이는 부분을 나타낸다. Dp는 트렌치들(6)의 깊이 부분들 중 p 영역으로 충진된 부분을 나타낸다. Wm은 트렌치들(6) 간의 이격 거리이며, 그리고 Wt는 트렌치들(6)의 폭 내지 트렌치들(6) 내에 배열된 p 영역들을 나타낸다. To는 산화층(7)의 두께를 나타낸다.
본 발명에 따라 구현된 반도체 장치(20)는 바람직하게는 다음과 같은 방법으로 제조될 수 있다. 이와 관련하여 도4에 도시한 흐름도가 결부되어 설명된다. 흐름도의 시작은 n+ 기판(1)으로부터 출발한다(단계 40). 상기 n+ 기판(1)상에 n 층(2)이 도포된다(단계 41). 이는 바람직하게는 에피택시 공정을 통해 이루어진다. 그 다음 단계(42)에서 트렌치들(6)은 n 층(2) 내로 에칭된다. 그에 이어서 트렌치들(6)은 p 도핑된 Si 혹은 Poly-Si로 충진된다(단계 43). 그에 따른 에칭 공정에서 p 도핑된 Si 혹은 Poly-Si는, 트렌치들(6)의 깊이 부분들 중 단지 일부분(Dp)만이 p 도핑된 Si 혹은 Poly-Si로 충진될 때까지 에칭 제거된다(단계 44). 다음 단계(45)에서 트렌치들(6)의 바닥과 벽들은 산화층으로 덮인다. 다음 에칭 단계(단계 46)에서, 산화층은 트렌치들(6)의 바닥으로부터 다시 제거되며, 그럼으로써 단지 트렌치들(6)의 벽들만 산화층(7)으로 덮이게 된다. 추가의 단계(47)에 서 바람직하게는 금속으로 이루어진 접촉층들(4 및 5)이 반도체 장치(20)의 정면 및 배면에 각각 도포된다.
다음에서는 반도체 장치(20)의 작동 방법이 설명된다. 전기적인 관점에서 본 발명에 따라 구현된 반도체 장치(20)는 MOS 구조(접촉층(4), 산화층(7), 및 n 층(2)), 쇼트키 다이오드(양극으로서의 접촉층(4)과 음극으로서의 n 층(2) 사이의 쇼트키 배리어), 및 PN 다이오드(양극으로서의 p 영역들(8)과 음극으로서의 n 층의 (2) 사이의 PN 전이)의 조합물이다. 반도체 장치(20)의 경우 흐름 방향의 전류는 통상적인 TMBS(10)에서와 같이 단지 쇼트키 다이오드만을 관류한다. MOS 구조뿐 아니라 쇼트키 다이오드 및 PN 다이오드의 경우 역방향에서 공간 전하 구역이 형성된다. 공간 전하 구역은 전압이 상승함에 따라 확대되며, 그리고 반도체 장치(20)의 항복 전압보다 더욱 낮은 전압 조건에서 인접한 트렌치들(6) 사이의 메사 영역(3)의 중심에서 충돌한다. 그렇게 함으로써 높은 역전압에 대해 주요 원인이 되는 쇼트키 효과는 차폐되고, 그에 따라 역전류는 감소된다. 이와 같은 차폐 효과는 Dox(산화층을 포함하는 트렌치(6)의 깊이 부분), Wm(트렌치들 간의 이격 거리), Wt(트렌치(6) 내지 p 영역들(8)의 폭), Dp(p 도핑된 Si 혹은 Poly-Si를 포함하는 트렌치(6)의 깊이 부분), 및 To(산화층의 두께)와 같은 구조 파라미터들에 강하게 종속되며, 그로 인해 전술한 구조 파라미터들을 적합하게 치수 결정함으로써 바람직한 영향을 받을 수 있다. 반도체 장치(20)는 쇼트키 효과에 대해 통상적인 TMBS(10)와 유사한 차폐 작용을 하지만, 추가로 합성 기능에 의한 높은 견고성을 제공한다. 이와 관련하여 PN 다이오드의 항복 전압(BV_pn)은 바람직하게는, 쇼트 키 다이오드의 항복 전압(BV_schottky) 및 MOS 구조의 항복 전압(BV_mos)보다 더욱 낮게 설계된다. 또한, 그에 따라 항복 현상은 트렌치들(6)의 바닥에서 개시된다. 그로 인해 항복 작동 시에, 역전류는 단지 PN 전이부만을 관류하고, 통상적인 TMBS(10)에서와 같이 MOS 구조의 역전층을 관류하지는 않는다. 그와 더불어 본 발명에 따라 구현된 반도체 장치(20)는 PN 다이오드와 유사한 견고성을 갖는다. 그 외에도 반도체 장치(20)의 경우 "고온의" 전하 운반자의 주입은 걱정할 필요가 없다. 왜냐하면, 항복 조건에서 높은 전계 강도가 MOS 구조의 근처에 위치하지 않기 때문이다. 그 결과 반도체 장치(20)는 특히 양호하게 제너 다이오드로서 자동차의 전기 시스템에 사용하기에, 특히 자동차의 발전기 시스템에 사용하기에 적합하다.
다음에서는 본 발명의 추가의 실시예가 도3과 결부하여 설명된다. 그에 따른 반도체 장치(30)의 경우, p 영역들(8)은 트렌치들(6)의 하부에서 확산을 통해 제조된다. 반도체 장치(30)는 재차 n+ 기판(1)을 포함한다. 이 n+ 기판(1)상에는 n 층(2)이 배열된다. 상기 n 층(2) 내로는 적어도 2개의 트렌치(6)가 삽입된다. 반도체 장치(30)의 정면과 배면 상에는 접촉층들(4 내지 5)이 도포된다. 트렌치들(6)의 벽들과 트렌치들(6)의 바닥의 일부분은 산화층(7)으로 덮인다. 트렌치들(6)의 하부에는 p 도핑제, 바람직하게는 붕소의 확산에 의해 생성되는 p 영역들(8)이 배열된다. 이 p 영역들(8)은 n 층(2)과 함께 PN 다이오드를 형성한다. 이미 도2에 도시한 지시한 구조 파라미터들에 추가로, 도3에 따라 다음과 같은 구조 파라미터들이 새로이 측정된다. Wp0은 마스크 상에 배열되는 p 영역들(8)의 폭이다. Xjp는 n 층(2) 내로 이루어지는 확산의 침투 깊이를 나타낸다. p 영역 들(8)을 치수 결정할 시에, 항복 작동에서 항복 현상은 pn 전이부(8/2)에서 개시되고 반도체 장치(30)의 항복 전압은 PN 다이오드에 의해 결정되는 점이 보장되어야 한다. 또한, 본 실시예는 도2와 결부하여 설명한 본원의 제1 실시예와 유사한 바람직한 특성을, 특히 그에 비유되는 견고성을 갖는다. 제1 실시예(도2)와 비교하여 제공되는 상기한 제2 실시예의 장점은 특히 본 실시예에 따라 p 도핑된 Si 내지 Poly-Si로 트렌치들(6)을 충진하는 과정과 뒤이어 p 도핑된 Si 혹은 Poly-Si를 재에칭하는 과정이 생략되는 점에서 찾아 볼 수 있다. p 확산과 조합되어 이루어지는 붕소 채움은 더욱 간단한 공정 단계에 속한다.
다음에서는 반도체 장치(30)(도3에 따른 실시예)를 제조하기 위한 바람직한 제조 방법에 대해 설명되되, 이는 도5에 도시한 흐름도와 결부되어 이루어진다. 흐름도의 시작은 재차 n+ 기판(1)으로부터 출발한다(단계 50). 상기 n+ 기판상에는 n 층(2)이 바람직하게는 에피택시에 의해 도포된다(단계 51). 에칭 공정을 통해 트렌치들(6)이 n 층(2) 내에 삽입된다(단계 52). 이어서 트렌치들(6)의 바닥과 측벽들은 산화층으로 덮인다(단계 53). 이어지는 에칭 단계(단계 54)에서 트렌치들(6)의 바닥을 덮는 산화층이 부분적으로 제거된다. 이와 같은 방법으로 뒤이은 확산 공정을 위한 폭(Wp0)의 마스크가 생성된다. 이를 위해 우선 트렌치들(6)에 있어 산화층으로부터 자유로이 존재하는 그들의 영역이 p 도핑제로, 바람직하게는 붕소로 채워진다(단계 55). 이는 바람직하게는 기체상의 증착을 통해, 혹은 이온 주입을 통해 이루어진다. 이에 이어서 확산 공정이 실행되는데(단계 56), 이때 붕소가 n 층(2) 내로 확산되면서 p 영역(8)을 형성한다. 최종적으로, 우선 접촉 영 역(Wp0)을 개방하기 위해 포토 및 에칭 공정이 개시된 후에, 재차 접촉층들(4, 5)이 반도체 장치(30)의 정면과 배면에 도포된다(단계 57).
본 발명의 바람직한 추가의 구현예들에 따라, 제1 실시예뿐 아니라 제2 실시예는 가장자리 영역에 가장자리 전계 강도를 감소시키기 위한 추가의 구조를 포함할 수도 있다. 이는 예컨대 적게 도핑된 p 영역들, 자기 저항 소자 혹은 유사한 구조일 수 있다.
이미 언급한 바와 같이, 본 발명에 따라 구현된 반도체 장치(20, 30)는 그 견고성을 바탕으로 특히 제너 다이오드로서 자동차의 전기 시스템과 결부하여, 특히 자동차의 발전기 시스템에 사용하기에 적합하다. 이를 위해 반도체 장치(20, 30)는 바람직하게는 12V와 30V 사이의, 특히 15V와 25V 사이의 항복 전압을 갖는다. 특히 바람직하게는 반도체 장치(20, 30)는 수백 A/cm2 크기, 특히 400 A/cm2 내지 약 600 A/cm2 크기의 높은 전류 밀도를 갖는 차단 작동에서 작동될 수 있다.
<도면의 주요부분에 대한 설명>
1: n+ 기판
2: n 도핑된 층
3: 메사 영역
4: 접촉층
5: 접촉층
6: 트렌치
7: 산화층
40: 단계
41: 단계
42: 단계
43: 단계
44: 단계
45: 단계
46: 단계
47: 단계
50: 단계
51: 단계
52: 단계
53: 단계
54: 단계
55: 단계
56: 단계
57: 단계
BV_mos: MOS 구조의 항복 전압
BV_pn: PN 다이오드의 항복 전압
BV_schottky: 쇼트키 다이오드의 항복 전압
Dox: 산화층을 포함하는 트렌치들의 깊이 부분
Dp: Si 혹은 Poly-Si를 포함하는 트렌치들의 깊이 부분
Dt: 트렌치들의 깊이
To: 산화층의 두께
Wm: 트렌치들 간의 이격 거리
Wt: 트렌치들의 폭
Wp0: 마스크 상에서 p 영역들의 폭

Claims (27)

  1. 반도체 장치(20, 30)이며, 집적 PN 다이오드를 구비한 트렌치-MOS-배리어-쇼트키 다이오드를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 PN 다이오드는 합성 소자로서 이용되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 반도체 장치(20, 30)가 쇼트키 다이오드, MOS 구조 및 PN 다이오드로 이루어진 조합물을 포함하는 경우에, PN 다이오드의 항복 전압(BV_pn)은 MOS 구조 및 쇼트키 다이오드의 항복 전압들(BV_mos, BV_schottky)보다 더욱 낮은 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 장치는 수백 A/cm2 크기, 특히 400 A/cm2 내지 약 600 A/cm2 크기의 높은 전류 밀도를 갖는 차단 작동에서 작동될 수 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 장치(20)는 n+ 기판(1)을 포함하며, 이 n+ 기판(1)상에는 n 층(2)이 배열되며, 이 n 층 내에는 트렌 치들(6)이 배열되며, 상기 트렌치들(6)은 자체 깊이 부분들 중 기껏해야 일부분까지만 p 영역(8)으로 충진되며, 상기 n+ 기판(1) 및 상기 n 층(2)은 각각의 접촉층(4, 5)을 지지하며, 접촉층(4)은 트렌치들(6)의 벽들의 영역에서 산화층(7)에 의해 n 층(2)으로부터 분리되는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 p 영역(8)은 p 도핑된 Si 혹은 Poly-Si로 구성되는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 접촉층들(4, 5)은 금속으로 이루어진 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 접촉층들(4, 5)은 다층 구조로 구현되는 것을 특징으로 하는 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 접촉층(4)은 상기 p 영역(8)에 대한 옴 접촉부를, 즉 n 층(2)에 대한 쇼트키 접촉부를 형성하고, 동시에 MOS 구조에 대해 게이트 전극으로서 이용되는 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 트렌치들(6)은 U 모양 혹은 직사각형 횡단면을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 트렌치들(6)은 자체 깊이 부분들 중 기껏해야 일부분에 걸쳐서만 p 도핑된 Si 혹은 Poly-Si(p 영역(8))로 충진되는 것을 특징으로 하는 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 반도체 장치는, PN 다이오드의 항복이 발생한 경우에 항복 현상은 바람직하게는 상기 트렌치들(6)의 바닥 영역에서 개시되는 것을 특징으로 하는 반도체 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 반도체 장치는 n+ 기판(1)을 포함하며, 이 n+ 기판상에는 n 층(2)이 배열되며, 이 n 층(2) 내에는 트렌치들(6)이 배열되며, 상기 트렌치들(6)의 벽들은 완전하게 산화층(7)으로 덮이는 반면, 상기 트렌치들(6)의 바닥은 기껏해야 부분적으로만 산화층(7)으로 덮이며, 상기 트렌치들(6) 하부에 위치하는 방식으로 상기 n 층(2) 내에는 p 영역들(8)이 배열되며, 그리고 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)을 지지하는 것을 특징으로 하는 반도체 장치.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 트렌치들(6) 하부에 위치하는 상기 p 영역들(8)은 도핑 물질을 상기 트렌치들(6)의 바닥에 채우고, 이에 이은 확산 공정을 통해 생성되며, 상기 트렌치들(6)의 바닥을 단지 부분적으로만 덮 는 산화층이 마스크로서 기능하는 것을 특징으로 하는 반도체 장치.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 트렌치들(6) 하부에 위치하는 상기 p 영역들(8)은, 항복 작동 시에 상기 반도체 장치의 항복 전압이 상기 p 영역들(8) 및 상기 n 층(2)에 의해 형성되는 PN 다이오드의 항복 전압(BV_pn)에 의해 결정되는 방식으로 구현되는 것을 특징으로 하는 반도체 장치.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 항복 작동 시에 항복 현상은 상기 트렌치들(6) 하부에 위치하는 p 영역들(8)의 영역에서 개시되는 것을 특징으로 하는 반도체 장치.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 n 층(2)에 의해 지지되는 접촉층(4)은 상기 트렌치들(6)을 완전하게 메우는 것을 특징으로 하는 반도체 장치.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 트렌치들(6)은 스트립 모양 혹은 섬 모양으로 구현되는 것을 특징으로 하는 반도체 장치.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서, Z 다이오드로서 적용되는 반도체 장치의 이용.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서, 자동차의 전기 시스템에, 특히 자동차의 발전기 시스템에 적용되는 반도체 장치의 이용.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서, 상기 반도체 장치는 10V와 30V 사이, 특히 15V와 25V 사이의 항복 전압을 갖는 것을 특징으로 하는 반도체 장치.
  22. 제1항 내지 제21항 중 어느 한 항에 따르는 반도체 장치를 제조하기 위한 제조 방법에 있어서,
    n+ 기판상에 n 층이 도포되며, 이 n 층(2) 내에는 트렌치들(6)이 삽입되며, 상기 트렌치들(6)은 산화층(7)으로 덮이며, 상기 산화층은 상기 트렌치들의 바닥으로부터, 추가로 상기 트렌치들(6)의 벽들의 일부분으로부터 제거되며, 상기 산화층(7)으로부터 자유로이 존재하는 상기 트렌치들(6)의 부분은 p 영역들(8)을 형성하기 위해 p 도핑된 Si 혹은 Poly-Si로 충진되며, 그리고 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)로 채워지며, 트렌치들(6)에 있어 p 영역들(8)로 충진되지 않는 그들의 영역들은 상기 접촉층(4)의 소재로 완전하게 충진되는 것을 특징으로 하는 제조 방법.
  23. 제1항 내지 제21항 중 어느 한 항에 따르는 반도체 장치를 제조하기 위한 제조 방법에 있어서,
    n+ 기판(1)상에 n 층(2)이 도포되며, 상기 n 층(2) 내에는 트렌치들(6)이 삽입되며, 상기 트렌치들(6)은 산화층(7)으로 덮이며, 상기 산화층(7)은 상기 트렌치들(6)의 바닥으로부터 부분적으로 제거되며, 상기 트렌치들(6)의 바닥 중에서 산화층으로부터 자유롭게 존재하는 부분은 도핑 물질로 채워지며, 그에 이어서 상기 트렌치들(6) 하부에 위치하는 p 영역들(8)을 형성하기 위해 확산 공정이 실행되며, 그리고 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)로 채워지되, 상기 트렌치들(6)은 상기 접촉층(4)의 소재로 완전하게 충진되는 것을 특징으로 하는 제조 방법.
  24. 제22항 또는 제23항에 있어서, 도핑 물질을 상기 트렌치들(6)의 바닥에 채우는 과정은 기체상으로 이루어진 도핑 물질을 증착함으로써 이루어지는 것을 특징으로 하는 제조 방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서, 도핑 물질을 상기 트렌치들(6)의 바닥에 채우는 과정은 이온 주입에 의해 이루어지는 것을 특징으로 하는 제조 방법.
  26. 제22항 내지 제25항 중 어느 한 항에 있어서, 도핑 물질로서 붕소 혹은 붕소 이온이 이용되는 것을 특징으로 하는 제조 방법.
  27. 제22항 내지 제26항 중 어느 한 항에 있어서, 상기 n+ 기판(1)상에 위치하는 n 층(2)은 에피택시 공정을 이용하여 제조되는 것을 특징으로 하는 제조 방법.
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