JPS63167679A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS63167679A JPS63167679A JP61308206A JP30820686A JPS63167679A JP S63167679 A JPS63167679 A JP S63167679A JP 61308206 A JP61308206 A JP 61308206A JP 30820686 A JP30820686 A JP 30820686A JP S63167679 A JPS63167679 A JP S63167679A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- low loss
- voltage
- inverter circuit
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004888 barrier function Effects 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000001172 regenerating effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 101150056585 DACT2 gene Proteins 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 101150042015 frd.2 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、Ｍ ＯＳ Ｆ Ｅ Ｔ （＋＋＋ｅｔａ
ｌ−ｏｘｉｄｅ−ｓｅｎ＋１ｃｏｎｄｕｃｔｏｒ ｆ
ｉｌｅｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を使
用したインバータ回路に関する。
ｌ−ｏｘｉｄｅ−ｓｅｎ＋１ｃｏｎｄｕｃｔｏｒ ｆ
ｉｌｅｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を使
用したインバータ回路に関する。
［従来の技術］
ＭＯＳ ＦＥＴを使用した従来のインバータ回路の一
例を第３図に示す。
例を第３図に示す。
図において、直流電源Ｅに対して、同一構成４個のスイ
チング回路５ｌ−５４が接続され、このスイチング回路
８１〜Ｓ４はブリツチ状に互いに接続されている。そし
て前記スイッチング回路Ｓｌと５２との接続点Ｊ２と、
スイッチング回路Ｓ３と８４との接続点Ｊ３との間に交
流モータ等の負荷Ｍが接続されている。
チング回路５ｌ−５４が接続され、このスイチング回路
８１〜Ｓ４はブリツチ状に互いに接続されている。そし
て前記スイッチング回路Ｓｌと５２との接続点Ｊ２と、
スイッチング回路Ｓ３と８４との接続点Ｊ３との間に交
流モータ等の負荷Ｍが接続されている。
上記のスイッチング回路８１〜Ｓ４の内部は、第４図に
示すように構成されている。
示すように構成されている。
すなわち、スイッチング回路ＳｌはＭＯＳ ＦＥＴＱ
Ｉを備え、このＭＯＳ ＦＥＴＱＩのドレイン側には
、低損失ダイオードＳＢＤ １が、直列接続されている
。この低損失ダイオード５ＢＤＩには順方向電圧降下の
小さい、いわゆるショットキー・バリヤ・ダイオード（
Ｓｃｈｏｔｔｏｋｙ ｂａｒｒｉｅｒ ｄｊｏｄｅ）が
一般に使用されている。
Ｉを備え、このＭＯＳ ＦＥＴＱＩのドレイン側には
、低損失ダイオードＳＢＤ １が、直列接続されている
。この低損失ダイオード５ＢＤＩには順方向電圧降下の
小さい、いわゆるショットキー・バリヤ・ダイオード（
Ｓｃｈｏｔｔｏｋｙ ｂａｒｒｉｅｒ ｄｊｏｄｅ）が
一般に使用されている。
上記のＭＯＳ ＦＥＴＱＩと低損失ダイオードＳＢＤ
１との直列接続回路に対して、フリーホイ−ル・ダイ
オードＦＲＤ １が逆並列に接続されている。
１との直列接続回路に対して、フリーホイ−ル・ダイ
オードＦＲＤ １が逆並列に接続されている。
また、上記ＭＯ５ＦＥＴＱＩには、オン、オフ信号を付
与するためのゲー）Ｇｌを備えている。
与するためのゲー）Ｇｌを備えている。
上記のように構成されたスイッチング回路Ｓｌと同様の
構成を、他のスイッチング回路Ｓ２．Ｓ３およびＳ４も
、それぞれ有している。
構成を、他のスイッチング回路Ｓ２．Ｓ３およびＳ４も
、それぞれ有している。
次に、第４図に示したインバータ回路の動作について述
べる。
べる。
まず、スイッチング回路Ｓ２およびＳ３がオフ状態にあ
るときに、スイッチング回路Ｓ１をそれぞれのゲートＧ
、およびＧ４にオン信号を付与してオン状態にさせると
、負荷電流ＩＬＩが、第３図の直流電源Ｅから、スイッ
チング回路Ｓｌ→負荷Ｍ→スイッチング回路Ｓ４→直流
電源Ｅの経路を経て流れる。
るときに、スイッチング回路Ｓ１をそれぞれのゲートＧ
、およびＧ４にオン信号を付与してオン状態にさせると
、負荷電流ＩＬＩが、第３図の直流電源Ｅから、スイッ
チング回路Ｓｌ→負荷Ｍ→スイッチング回路Ｓ４→直流
電源Ｅの経路を経て流れる。
上記の動作波形は第５図（ａ）、（ｂ）の時間ｔ、から
ｔ２までに示す波形となる。
ｔ２までに示す波形となる。
次に、スイッチング回路Ｓ１およびＳ４をオフさせると
、回生電流ＩＬＩ’が第３図の矢印で示す経路で流れる
。
、回生電流ＩＬＩ’が第３図の矢印で示す経路で流れる
。
この回生電流ＩＬＩ’は、負荷Ｍ→スイッチング回路Ｓ
４→スイッチング回路Ｓ２→負荷Ｍの経路に流れる。
４→スイッチング回路Ｓ２→負荷Ｍの経路に流れる。
そこで、一方の回生電流ＩＬＩ’ 、すなわちスイッチ
ング回路Ｓ４と、スイッチング回路Ｓ２とに流れる回生
電流ＩＬＩ’について見ると、第４図において、負荷Ｍ
→スイッチング回路Ｓ４→フリーホイール・ダイオード
ＦＲＤ２→負荷Ｍの経路で流れることになり、この動作
波形を第５図（ｃ）、（ｄ）に示す。
ング回路Ｓ４と、スイッチング回路Ｓ２とに流れる回生
電流ＩＬＩ’について見ると、第４図において、負荷Ｍ
→スイッチング回路Ｓ４→フリーホイール・ダイオード
ＦＲＤ２→負荷Ｍの経路で流れることになり、この動作
波形を第５図（ｃ）、（ｄ）に示す。
ところで、ＭＯＳ ＦＥＴＱＩ−Ｇ４には、第４図の
破線で示すように、ＭＯＳ ＦＥＴＱＩ〜Ｑ４のソー
ス側をアノード、ドレイン側をカソードとする寄生ダイ
オードＤ。が存在するため、回生電流ＩＬＩ”は、当該
寄生ダイオードＤ。を通して低損失ダイオード５ＢＤ２
に達するが、この低損失ダイオード５ＢＤ２によってＭ
ＯＳ ＦＥＴＱ２側には、回生電流ＩＬＩ’が流れな
い。
破線で示すように、ＭＯＳ ＦＥＴＱＩ〜Ｑ４のソー
ス側をアノード、ドレイン側をカソードとする寄生ダイ
オードＤ。が存在するため、回生電流ＩＬＩ”は、当該
寄生ダイオードＤ。を通して低損失ダイオード５ＢＤ２
に達するが、この低損失ダイオード５ＢＤ２によってＭ
ＯＳ ＦＥＴＱ２側には、回生電流ＩＬＩ’が流れな
い。
したがって、上記低損失ダイオード５ＢＤ２によりＭＯ
Ｓ ＦＥＴＱ２は、回生電流ＩＬＩ“から保護される
ことになる。
Ｓ ＦＥＴＱ２は、回生電流ＩＬＩ“から保護される
ことになる。
以上のオフ期間は、第５図の時間ｔ２からｔ３までに示
す動作波形となる。
す動作波形となる。
次に、ＭＯＳ ＦＥＴＱＩとＧ４とをオンすると、上
記第５図の時間ｔ３からｔ４までの動作となり、これら
の動作を繰返すこととなる。
記第５図の時間ｔ３からｔ４までの動作となり、これら
の動作を繰返すこととなる。
なお、第５図（ｅ）にはＭＯＳ ＦＥＴＱ２に印加さ
れる電圧波形を示す。
れる電圧波形を示す。
［発明が解決しようとする問題点］
従来のインバータ回路は、上記のように構成されている
ので、回生電流ＩＬＩ’によりＭＯ５ＦＥＴＱ２を保護
するための低損失ダイオード５ＢＤ２が以下のような理
由によって破壊してしてしまうという問題点があった。
ので、回生電流ＩＬＩ’によりＭＯ５ＦＥＴＱ２を保護
するための低損失ダイオード５ＢＤ２が以下のような理
由によって破壊してしてしまうという問題点があった。
すなわち、第４図におけるＭＯＳ ＦＥＴＱＩおよび
Ｇ４がオン状態にあり、ＭＯＳ ＦＥＴＱ２およびＧ
３がオフ状態にあるときは、接続点Ｊ２−５４間には直
流電源Ｅの電圧に応じて低損失ダイオード５ＢＤ２を介
してＭＯＳ ＦＥＴＱ２のドレイン−ソース閏に電荷
が蓄積される。
Ｇ４がオン状態にあり、ＭＯＳ ＦＥＴＱ２およびＧ
３がオフ状態にあるときは、接続点Ｊ２−５４間には直
流電源Ｅの電圧に応じて低損失ダイオード５ＢＤ２を介
してＭＯＳ ＦＥＴＱ２のドレイン−ソース閏に電荷
が蓄積される。
次に、ＭＯＳ ＦＥＴＱＩがオフ状態になると、ＭＯ
Ｓ ＦＥＴＱ２に蓄積された電荷が放電するため、低
損失ダイオード５ＢＤ２に逆電圧が印加される。この電
圧は直流電源Ｅに相応した値となるた、め、かかる直流
電源Ｅに応じた耐電圧の低損失ダイオード５ＢＤ２を使
用する必要がある。
Ｓ ＦＥＴＱ２に蓄積された電荷が放電するため、低
損失ダイオード５ＢＤ２に逆電圧が印加される。この電
圧は直流電源Ｅに相応した値となるた、め、かかる直流
電源Ｅに応じた耐電圧の低損失ダイオード５ＢＤ２を使
用する必要がある。
しかるに、上記低損失ダイオード５ＢＤ２として、一般
にショットキー・バリヤ・ダイオードが使用されるが、
かかるショットキー・バリヤ・ダイオードは、逆耐電圧
が数十Ｖ〜１００Ｖ程度であり、この種のインバータ回
路の動作電圧を高くすることができず、前記回生電流Ｉ
ＬＩ’によって破壊されてしまうという問題点があった
。
にショットキー・バリヤ・ダイオードが使用されるが、
かかるショットキー・バリヤ・ダイオードは、逆耐電圧
が数十Ｖ〜１００Ｖ程度であり、この種のインバータ回
路の動作電圧を高くすることができず、前記回生電流Ｉ
ＬＩ’によって破壊されてしまうという問題点があった
。
この発明は、上記のような問題点を解決するためになさ
れたもので、直流電源電圧が高くてもＭＯＳ ＦＥＴ
に直列に接続された低損失ダイオードの破壊を防止し得
るインバータ回路を提供することを目的とする。
れたもので、直流電源電圧が高くてもＭＯＳ ＦＥＴ
に直列に接続された低損失ダイオードの破壊を防止し得
るインバータ回路を提供することを目的とする。
［問題点を解決するための手段］
この発明に係るインバータ回路は、ＭＯＳ ＦＥＴと
、このＭＯＳ ＦＥＴに直列に接続された低損失ダイ
オードとを有し、上記ＭＯ５Ｆ”ＥＴと低損失ダイオー
ドの直列接続回路にフリーホイールダイオードが接続さ
れたインバータ回路において、上記低損失ダイオードに
並列に定電圧ダイオードを接続したものである。
、このＭＯＳ ＦＥＴに直列に接続された低損失ダイ
オードとを有し、上記ＭＯ５Ｆ”ＥＴと低損失ダイオー
ドの直列接続回路にフリーホイールダイオードが接続さ
れたインバータ回路において、上記低損失ダイオードに
並列に定電圧ダイオードを接続したものである。
［作用］
この発明のインバータ回路においては、前記定電圧ダイ
オードの接続により、低損失ダイオードに印加される逆
耐電圧を小さくし、当該低損失ダイオードの電圧破壊を
効果的に防止する。
オードの接続により、低損失ダイオードに印加される逆
耐電圧を小さくし、当該低損失ダイオードの電圧破壊を
効果的に防止する。
［実施例］
以下、この発明の実施例を図に基づいて説明する。
第１図は、この発明の一実施例であるインバータ回路の
構成図である。
構成図である。
図において、直流電源Ｅにスイッチング回路５ｌ−５４
がブリッジ状に接続され、これらのスイッチング回路５
ｌ−５４の内部構成は、すべて同一構成となっている。
がブリッジ状に接続され、これらのスイッチング回路５
ｌ−５４の内部構成は、すべて同一構成となっている。
また、図において、Ｍは、従来例と同様に交流モータ等
の負荷を示す。
の負荷を示す。
そこで、上記スイッチング回路Ｓｌの内部構成は、低損
失ダイオードＳＢＤ、、この実施例ではショットキー・
バリヤ・ダイオードのアノード−カソード間に定電圧ダ
イオードＺ１が並列に接続されている。
失ダイオードＳＢＤ、、この実施例ではショットキー・
バリヤ・ダイオードのアノード−カソード間に定電圧ダ
イオードＺ１が並列に接続されている。
また、上記スイッチング回路Ｓ２も同様に低損失ダイオ
ード５ＢＤ２のアノード−カソード間に定電圧ダイオー
ドＺ２が並列の接続されている。
ード５ＢＤ２のアノード−カソード間に定電圧ダイオー
ドＺ２が並列の接続されている。
さらにスイッチング回路Ｓ３およびＳ４にも同様の構成
となっている。
となっている。
なお、その他の構成については従来と同様であるので、
従来の構成要素と同一部分には同一符号を付してその詳
しい説明は省略する。
従来の構成要素と同一部分には同一符号を付してその詳
しい説明は省略する。
また、ＭＯＳ ＦＥＴＱｌ、Ｑ２等のゲートにオン、
オフ信号を付与するための制御回路については図示を省
略しである。
オフ信号を付与するための制御回路については図示を省
略しである。
上記のように構成されたインバータ回路において、スイ
ッチング回路Ｓ２．Ｓ３をオフ状態とし、スイッチング
回路ＳｌとＳ４とにオン状態とすると、第２図（ａ）に
示すように、ＭＯＳ ＦＥＴＱｌとＭＯＳ ＦＥＴ
Ｑ４との電流が流れ、負荷Ｍに電力が供給される。ここ
で、その時の電流をＩＬＩとする。
ッチング回路Ｓ２．Ｓ３をオフ状態とし、スイッチング
回路ＳｌとＳ４とにオン状態とすると、第２図（ａ）に
示すように、ＭＯＳ ＦＥＴＱｌとＭＯＳ ＦＥＴ
Ｑ４との電流が流れ、負荷Ｍに電力が供給される。ここ
で、その時の電流をＩＬＩとする。
次に、スイッチング回路Ｓｌをオフ状態にすると、スイ
ッチンク回路Ｓ２→負荷Ｍ→スイッチング回路Ｓ４の経
路には、第１図の破線で示すように、回生電流ＩＬＩ’
が流れる。
ッチンク回路Ｓ２→負荷Ｍ→スイッチング回路Ｓ４の経
路には、第１図の破線で示すように、回生電流ＩＬＩ’
が流れる。
この回生電流ＩＬ１′はフリーホイールダイオードＦＲ
Ｄ２を流れることとなる。
Ｄ２を流れることとなる。
一方、スイッチング回路Ｓ１と８４とがオン期間中に、
低損失ダイオード５ＢＤ２を介してＭＯＳ ＦＥＴＱ
２のドレイン−ソース問には直流電源Ｅによって所定の
電荷が蓄積されているので、スイッチング回路Ｓ１と５
４がオフとなると同時に、前記の蓄積された電荷が放出
される。
低損失ダイオード５ＢＤ２を介してＭＯＳ ＦＥＴＱ
２のドレイン−ソース問には直流電源Ｅによって所定の
電荷が蓄積されているので、スイッチング回路Ｓ１と５
４がオフとなると同時に、前記の蓄積された電荷が放出
される。
上記の電荷の放出によフて低損失ダイオード５ＢＤ２に
は逆耐電圧が印加される。
は逆耐電圧が印加される。
しかるに、上記低損失ダイオード５ＢＤ２には、定電圧
ダイオードＺ２が接続されているので、一定電圧以上に
なると、電流は当該定電圧ダイオードＺ２にバイパスさ
れ、低損失ダイオード５ＢＤ２には、定電圧ダイオード
Ｚ２のツェナー電圧Ｖ２以上の電圧が印加されることが
なく、電圧破壊から有効に保護されこととなる。
ダイオードＺ２が接続されているので、一定電圧以上に
なると、電流は当該定電圧ダイオードＺ２にバイパスさ
れ、低損失ダイオード５ＢＤ２には、定電圧ダイオード
Ｚ２のツェナー電圧Ｖ２以上の電圧が印加されることが
なく、電圧破壊から有効に保護されこととなる。
上記の関係を第２図（ｃ）、（ｄ）に示す。また、第２
図（ｅ）にはＭＯＳ ＦＥＴＱ２に印加される電圧波
形を示す。
図（ｅ）にはＭＯＳ ＦＥＴＱ２に印加される電圧波
形を示す。
上記の作用はスイッチング回路Ｓｌと８４とがオフ状態
にあって、かつスイッチング回路Ｓ３とＳ２がオンなっ
たときにも、上記と同様にショットキー・バリヤ・ダイ
オード等の低損失ダイオード５ＢＤ４を電圧破壊から効
果的に保護するものである。
にあって、かつスイッチング回路Ｓ３とＳ２がオンなっ
たときにも、上記と同様にショットキー・バリヤ・ダイ
オード等の低損失ダイオード５ＢＤ４を電圧破壊から効
果的に保護するものである。
［発明の効果］
以上のように、この発明によれば、ＭＯＳ ＦＥＴと
、このＭＯＳ ＦＥＴに直列に接続された低損失ダイ
オードとを有し、上記ＭＯ５ＦＥＴと低損失ダイオード
の直列接続回路にフリーホイール・ダイオードが接続さ
れたインバータ回路において、上記低損失ダイオードに
並列に定電圧ダイオードを接続したので、上記低損失ダ
イオードの逆耐電圧による電圧破壊を防止し、一段と信
頼性の高いインバータ回路が得られる等の優れた効果を
奏する。
、このＭＯＳ ＦＥＴに直列に接続された低損失ダイ
オードとを有し、上記ＭＯ５ＦＥＴと低損失ダイオード
の直列接続回路にフリーホイール・ダイオードが接続さ
れたインバータ回路において、上記低損失ダイオードに
並列に定電圧ダイオードを接続したので、上記低損失ダ
イオードの逆耐電圧による電圧破壊を防止し、一段と信
頼性の高いインバータ回路が得られる等の優れた効果を
奏する。
第１図は、この発明の一実施例を示すインバータ回路の
構成図、第２図は、上記インバータ回路の動作波形図、
第３図は、従来のインバータ回路の構成図、第４図は、
上記第３図の従来のインバータ回路におけるスイッチン
グ回路の内部構成を示す回路図、第５図は、従来のイン
バータ回路の動作波形図である。 Ｅ・・・直流電源 ８１〜Ｓ４・・・スイッチング回路 ５ＢＤＩ〜５ＢＤ４・・・低損失ダイオードＦＲＤＩ−
ＦＲＤ４・・・フリーホイールダイオード
構成図、第２図は、上記インバータ回路の動作波形図、
第３図は、従来のインバータ回路の構成図、第４図は、
上記第３図の従来のインバータ回路におけるスイッチン
グ回路の内部構成を示す回路図、第５図は、従来のイン
バータ回路の動作波形図である。 Ｅ・・・直流電源 ８１〜Ｓ４・・・スイッチング回路 ５ＢＤＩ〜５ＢＤ４・・・低損失ダイオードＦＲＤＩ−
ＦＲＤ４・・・フリーホイールダイオード
Claims (1)
- ＭＯＳＦＥＴと、このＭＯＳＦＥＴに直列に接続された
低損失ダイオードとを有し、上記ＭＯＳＦＥＴと低損失
ダイオードの直列接続回路にフリーホイール・ダイオー
ドが接続されたインバータ回路において、上記低損失ダ
イオードに並列に定電圧ダイオードを接続したことを特
徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308206A JPS63167679A (ja) | 1986-12-26 | 1986-12-26 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308206A JPS63167679A (ja) | 1986-12-26 | 1986-12-26 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63167679A true JPS63167679A (ja) | 1988-07-11 |
Family
ID=17978191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61308206A Pending JPS63167679A (ja) | 1986-12-26 | 1986-12-26 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63167679A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199759A (ja) * | 1991-08-16 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 整流回路 |
| US8445368B2 (en) | 2004-11-08 | 2013-05-21 | Robert Bosch Gmbh | Semiconductor device and method for manufacturing same |
| JP2018201297A (ja) * | 2017-05-26 | 2018-12-20 | サンケン電気株式会社 | ゲート駆動回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637171A (ja) * | 1986-06-25 | 1988-01-13 | Fuji Electric Co Ltd | インバ−タ回路 |
-
1986
- 1986-12-26 JP JP61308206A patent/JPS63167679A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637171A (ja) * | 1986-06-25 | 1988-01-13 | Fuji Electric Co Ltd | インバ−タ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199759A (ja) * | 1991-08-16 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 整流回路 |
| US8445368B2 (en) | 2004-11-08 | 2013-05-21 | Robert Bosch Gmbh | Semiconductor device and method for manufacturing same |
| JP2018201297A (ja) * | 2017-05-26 | 2018-12-20 | サンケン電気株式会社 | ゲート駆動回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2164155B1 (en) | Electronic element driving circuit | |
| KR900006046B1 (ko) | 도전변조형 mosfet의 과전류보호회로 | |
| US10122274B2 (en) | Multi-function power control circuit using enhancement mode gallium nitride (GaN) high electron mobility transistors (HEMTs) | |
| USRE41770E1 (en) | Cascoded rectifier | |
| US20020014905A1 (en) | Level shift circuit | |
| JPH0211178B2 (ja) | ||
| CN1320298A (zh) | 在半桥组态中减少mosfet体二极管传导的方法和装置 | |
| US11456737B2 (en) | Self-driven gate-driving circuit | |
| US4575642A (en) | Control circuit for an integrated device | |
| US20050162139A1 (en) | Alternating current switching circuit | |
| KR100671788B1 (ko) | 파워 모듈 회로 | |
| EP1178596B1 (en) | Inverter device | |
| US11381240B2 (en) | Stacked MOSFET circuits and methods of operating stacked MOSFET circuits | |
| JPS63167679A (ja) | インバ−タ回路 | |
| KR20040029082A (ko) | 하프 브리지 회로 및 이를 포함하는 장치 | |
| US4694207A (en) | FET gating circuit for switching electrical loads | |
| US8125797B2 (en) | Radiation tolerant electrical component with non-radiation hardened FET | |
| JPS637171A (ja) | インバ−タ回路 | |
| US6229339B1 (en) | Circuit for driving switching element | |
| US6396333B2 (en) | Circuit for synchronous rectification with minimal reverse recovery losses | |
| JP2007020308A (ja) | 極性反転整流回路 | |
| JPH11195972A (ja) | 半導体スイッチ | |
| US6043701A (en) | Circuit configuration for protecting a power MOSFET | |
| JPH01125018A (ja) | インバータ回路 | |
| JPH0684798U (ja) | ブリッジインバータ回路 |