JPS637171A - インバ−タ回路 - Google Patents
インバ−タ回路Info
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- JPS637171A JPS637171A JP61147161A JP14716186A JPS637171A JP S637171 A JPS637171 A JP S637171A JP 61147161 A JP61147161 A JP 61147161A JP 14716186 A JP14716186 A JP 14716186A JP S637171 A JPS637171 A JP S637171A
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- mosfet
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- diodes
- inverter circuit
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- 239000004065 semiconductor Substances 0.000 claims description 14
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- 238000010992 reflux Methods 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 5
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- 230000005669 field effect Effects 0.000 description 2
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Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は寄生ダイオードと浮遊キャパシタを有する半
導体スイッチ素子を使用したインバータ回路に関する。
導体スイッチ素子を使用したインバータ回路に関する。
寄生ダイオードと浮遊キャパシタを有する半導体スイッ
チ素子として酸化金属半導体電界効果トランジスタが代
表的である。よって以後の説明においてはこの半導体ス
イッチ素子として酸化金属半導体電界効果トランジスタ
（以下ではＭＯＳＦＥＴと略記する）を使用するものと
する。
チ素子として酸化金属半導体電界効果トランジスタが代
表的である。よって以後の説明においてはこの半導体ス
イッチ素子として酸化金属半導体電界効果トランジスタ
（以下ではＭＯＳＦＥＴと略記する）を使用するものと
する。
第２図はＭＯＳＦＥＴを使用したインバータの従来例を
示す主回路接続図であって直流電力を単相交流電力に変
換する単相インバータを示している。この第２図におけ
るインバータの第１相上側アームの符号２０がＭＯＳＦ
ＥＴであり符号２１はこれの寄生ダイオード、符号２２
はこれの浮遊キャパシタである。このＭＯＳＦＥＴ ２
０には直列に第１ダイオードとしてのブロックダイオー
ド２５が接続され、このブロックダイオード２５とＭＯ
ＳＦＥＴ ２０との直列接続回路には第２ダイオードと
しての環流ダイオード２６が逆極性で並列に接続されて
いる。第１相下側アームもＭＯＳＦＥＴ ３０、寄生ダ
イオード３１、浮遊キャパシタ３２、ブロックダイオー
ド３５、環流ダイオード３６が上側アームと同様な接続
により構成されている。さらに第２相上側および下側ア
ームもそれぞれＭＯＳＦＥＴ ４０と５０、寄生ダイオ
ード４１と５１、浮遊キャパシタ４２と５２、ブロック
ダイオード４５と５５、環流ダイオード４６と５６によ
り構成されているので、これら４個のＭＯＳＦＥＴ２０
． ３０． ４０． ５０を適宜オン・オフさせること
により直流電源２からの直流電力を単相交流電力に変換
して負荷４に供給する。
示す主回路接続図であって直流電力を単相交流電力に変
換する単相インバータを示している。この第２図におけ
るインバータの第１相上側アームの符号２０がＭＯＳＦ
ＥＴであり符号２１はこれの寄生ダイオード、符号２２
はこれの浮遊キャパシタである。このＭＯＳＦＥＴ ２
０には直列に第１ダイオードとしてのブロックダイオー
ド２５が接続され、このブロックダイオード２５とＭＯ
ＳＦＥＴ ２０との直列接続回路には第２ダイオードと
しての環流ダイオード２６が逆極性で並列に接続されて
いる。第１相下側アームもＭＯＳＦＥＴ ３０、寄生ダ
イオード３１、浮遊キャパシタ３２、ブロックダイオー
ド３５、環流ダイオード３６が上側アームと同様な接続
により構成されている。さらに第２相上側および下側ア
ームもそれぞれＭＯＳＦＥＴ ４０と５０、寄生ダイオ
ード４１と５１、浮遊キャパシタ４２と５２、ブロック
ダイオード４５と５５、環流ダイオード４６と５６によ
り構成されているので、これら４個のＭＯＳＦＥＴ２０
． ３０． ４０． ５０を適宜オン・オフさせること
により直流電源２からの直流電力を単相交流電力に変換
して負荷４に供給する。
パルス幅変調制御により負荷４に与えられる電圧または
電流の制御はＭＯＳＦＥＴ ４０をオフＭＯＳＦｌｌ：
Ｔ ５０をオンの状態でＭＯＳＦＥＴ２０と３０とを高
速で交互にオン・オフさせるのであるが、このオン・オ
フの比率を変えることにより構成される。また間５ＰＥ
Ｔ２０がオフでＭＯＳＦＥＴ３０がオンの状態でＭＯＳ
ＦＥＴ４０と５０を交互にオン・オフさせれば負荷４に
は上記と逆の電力が与えられる。
電流の制御はＭＯＳＦＥＴ ４０をオフＭＯＳＦｌｌ：
Ｔ ５０をオンの状態でＭＯＳＦＥＴ２０と３０とを高
速で交互にオン・オフさせるのであるが、このオン・オ
フの比率を変えることにより構成される。また間５ＰＥ
Ｔ２０がオフでＭＯＳＦＥＴ３０がオンの状態でＭＯＳ
ＦＥＴ４０と５０を交互にオン・オフさせれば負荷４に
は上記と逆の電力が与えられる。
負荷４に正の電力を供給するモードを考えると、まずＭ
ＯＳＦＥＴ ５０がオン、ＭＯＳＦＥＴ ４０がオフの
状態テＭＯＳＦＥＴ２０がオン、ＭＯＳＦＥＴ３０がオ
フノとき、直流電源２→ブロツクダイオード２５→ＭＤ
ＳＦＥＴ ２０→負荷４→ブロツクダイオ一ド５５→Ｍ
ＯＳＦｆ！Ｔ ５〇−直流電源２の経路で電流が流れる
。次いでＭＯＳＦＥＴ２０と３０のオンとオフの状態を
両者とも逆転させると、負荷４→ブロツクダイオード５
５→ＭＯＳＦＥＴ ５０−環流ダイオード３６→負荷４
の経路で引続き電流が流れる。ブロックダイオード３５
はこのときの電流が寄生ダイオード３１に流れるのを防
止するためのものであって、このブロックダイオード３
５がないと寄生ダイオード３１は逆回復時の耐量が小さ
いために破壊してしまう。
ＯＳＦＥＴ ５０がオン、ＭＯＳＦＥＴ ４０がオフの
状態テＭＯＳＦＥＴ２０がオン、ＭＯＳＦＥＴ３０がオ
フノとき、直流電源２→ブロツクダイオード２５→ＭＤ
ＳＦＥＴ ２０→負荷４→ブロツクダイオ一ド５５→Ｍ
ＯＳＦｆ！Ｔ ５〇−直流電源２の経路で電流が流れる
。次いでＭＯＳＦＥＴ２０と３０のオンとオフの状態を
両者とも逆転させると、負荷４→ブロツクダイオード５
５→ＭＯＳＦＥＴ ５０−環流ダイオード３６→負荷４
の経路で引続き電流が流れる。ブロックダイオード３５
はこのときの電流が寄生ダイオード３１に流れるのを防
止するためのものであって、このブロックダイオード３
５がないと寄生ダイオード３１は逆回復時の耐量が小さ
いために破壊してしまう。
第３図は第２図に示す従来例の動作波形図であッテ、第
３図（イ）はＭＯＳＦＥＴ ２０ ノゲー１信号を、第
３図（ロ）はＭＯＳＦＥＴ３０のゲート信号を、第３図
（ハ）はブロックダイオード３５の電圧をそれぞれあら
れしている。
３図（イ）はＭＯＳＦＥＴ ２０ ノゲー１信号を、第
３図（ロ）はＭＯＳＦＥＴ３０のゲート信号を、第３図
（ハ）はブロックダイオード３５の電圧をそれぞれあら
れしている。
ＭＯＳＦＥＴ！Ｔにゲート信号を与えてオン・オフ動作
をさせうる場合に、このゲート信号に対してドレイン電
流はある時間遅れてオン・オフする。そこでオフ時の遅
れ時間をＴ６ｆｔ、オン時の遅れ時間をＴ Ｏｆｆとす
れば、−般にＴｏｒｅ ＞Ｔａａである。それ故第２図
ニ示すようニＭＯ５ＦＥＴ ２０とＭＯＳＦＥＴ３０と
が直流電源２に対して直列回路で接続されている場合に
両ＭＯＳＦＥＴ ２０と３０とが同時にオンとなる期間
がないように、このＭＯＳＦＥＴ ２０をオフさせるゲ
ート信号とＭＯＳＦＥＴ３０をオンさせるゲート信号と
の間には待ち時間Ｔ、を設けておかなければならないし
、これと逆の場合にも待ち時間Ｔｗが必要である（第３
図（イ）、（ロ）参照）。この待ち時間Ｔ８の長さは、 Ｔ８≧〔−方の肋５ＦＥＴのｒ、ｔｔ ） −（他方の
ＭＯＳＦＦ、ＴのＴ６７〕 となるように定めればよいのであるが、各素子の動作時
間のばらつきなどを考慮し、最悪の状態でも同一相の上
下アームを構成している両ＭＯＳＦＥＴが同時にオンと
ならないように待ち時間Ｔ、の長さを設定しているので
、実際には両ＭＯＳＦＥＴがともにオフ状態となる期間
が存在することになる。
をさせうる場合に、このゲート信号に対してドレイン電
流はある時間遅れてオン・オフする。そこでオフ時の遅
れ時間をＴ６ｆｔ、オン時の遅れ時間をＴ Ｏｆｆとす
れば、−般にＴｏｒｅ ＞Ｔａａである。それ故第２図
ニ示すようニＭＯ５ＦＥＴ ２０とＭＯＳＦＥＴ３０と
が直流電源２に対して直列回路で接続されている場合に
両ＭＯＳＦＥＴ ２０と３０とが同時にオンとなる期間
がないように、このＭＯＳＦＥＴ ２０をオフさせるゲ
ート信号とＭＯＳＦＥＴ３０をオンさせるゲート信号と
の間には待ち時間Ｔ、を設けておかなければならないし
、これと逆の場合にも待ち時間Ｔｗが必要である（第３
図（イ）、（ロ）参照）。この待ち時間Ｔ８の長さは、 Ｔ８≧〔−方の肋５ＦＥＴのｒ、ｔｔ ） −（他方の
ＭＯＳＦＦ、ＴのＴ６７〕 となるように定めればよいのであるが、各素子の動作時
間のばらつきなどを考慮し、最悪の状態でも同一相の上
下アームを構成している両ＭＯＳＦＥＴが同時にオンと
ならないように待ち時間Ｔ、の長さを設定しているので
、実際には両ＭＯＳＦＥＴがともにオフ状態となる期間
が存在することになる。
前述したようにＭＯ５ＦＩＩ！Ｔ ２０がオンでＭＯＳ
ＦＥＴ ３０がオフのときには直流電源２→ＭＯ３ＦＥ
Ｔ ２０→負荷４→？ｌ０ＳＦＥＴ ５０→直流源２の
経路で電流が流れ、このときＭＯＳＦＥＴ ３０の浮遊
キャパシタ３２は直流電源の電圧Ｅまで図示の極性に充
電されるので、次にＭＯＳＦＥＴ ２０がオフになると
既述したように環流ダイオード３６が導通するので、Ｍ
ＯＳＦＥＴ３０がオンになるまでの両ＭＯ５ＦＥＴ２０
と３０がオフの期間にはブロックダイオード３５には浮
遊コンデンサ３２に充電されている直流電源電圧Ｅが印
加されることになる。このような現象は他のアームにも
あられれるので他のブロックダ・イオード２５゜４５．
５５もそれぞれ電源電圧と同じ値の電圧Ｅが印加される
期間が存在する。
ＦＥＴ ３０がオフのときには直流電源２→ＭＯ３ＦＥ
Ｔ ２０→負荷４→？ｌ０ＳＦＥＴ ５０→直流源２の
経路で電流が流れ、このときＭＯＳＦＥＴ ３０の浮遊
キャパシタ３２は直流電源の電圧Ｅまで図示の極性に充
電されるので、次にＭＯＳＦＥＴ ２０がオフになると
既述したように環流ダイオード３６が導通するので、Ｍ
ＯＳＦＥＴ３０がオンになるまでの両ＭＯ５ＦＥＴ２０
と３０がオフの期間にはブロックダイオード３５には浮
遊コンデンサ３２に充電されている直流電源電圧Ｅが印
加されることになる。このような現象は他のアームにも
あられれるので他のブロックダ・イオード２５゜４５．
５５もそれぞれ電源電圧と同じ値の電圧Ｅが印加される
期間が存在する。
上述の理由によりブロックダイオード２５，３５．４５
．５５はそれぞれ電源電圧已に耐えることができる高耐
圧のダイオードを使用しなければならない。これらのブ
ロックダイオードの本来の使命はＭＯＳＦＥＴの寄生ダ
イオードを保護するためのものであるから低損失のダイ
オードであるべきであるが、ショットキダイオードのよ
うな低耐圧品が使用できないために発生損失が大となっ
てインバータ装置の効率が低下するばかりでなく、この
損失による発熱を取除くための冷却装置が大形となりコ
ストも上昇するという欠点を有する。
．５５はそれぞれ電源電圧已に耐えることができる高耐
圧のダイオードを使用しなければならない。これらのブ
ロックダイオードの本来の使命はＭＯＳＦＥＴの寄生ダ
イオードを保護するためのものであるから低損失のダイ
オードであるべきであるが、ショットキダイオードのよ
うな低耐圧品が使用できないために発生損失が大となっ
てインバータ装置の効率が低下するばかりでなく、この
損失による発熱を取除くための冷却装置が大形となりコ
ストも上昇するという欠点を有する。
この発明は、寄生ダイオードと浮遊キャパシタを有する
半導体スイッチ素子でインバータ回路を構成する場合に
、この半導体スイッチ素子に直列接続される第１ダイオ
ードとして低耐圧・低損失のダイオードを使用できるよ
うにして装置の効率向上と小形化の図れるインバータ回
路を提供することを目的とする。
半導体スイッチ素子でインバータ回路を構成する場合に
、この半導体スイッチ素子に直列接続される第１ダイオ
ードとして低耐圧・低損失のダイオードを使用できるよ
うにして装置の効率向上と小形化の図れるインバータ回
路を提供することを目的とする。
〔問題点を解決するための手段および作用〕この発明は
、寄生ダイオードと浮遊キャパシタを有する半導体スイ
ッチ素子でインバータ回路を構成する場合に、寄生ダイ
オードの破壊を防止するためにこの半導体スイッチ素子
に直列接続されている第１のダイオードに並列に定電圧
ダイオードを接続することにより、第２ダイオードすな
わち環流ダイオードが導通したときに当該半導体スイッ
チ素子の浮遊キャパシタに蓄積されている電荷を放電さ
せて前記第１ダイオードにこの浮遊キャパシタ電圧が印
加されるのを防止しようとするものであって、これによ
り第１ダイオードに低耐圧・低損失のダイオードを使用
できるようにするものである。
、寄生ダイオードと浮遊キャパシタを有する半導体スイ
ッチ素子でインバータ回路を構成する場合に、寄生ダイ
オードの破壊を防止するためにこの半導体スイッチ素子
に直列接続されている第１のダイオードに並列に定電圧
ダイオードを接続することにより、第２ダイオードすな
わち環流ダイオードが導通したときに当該半導体スイッ
チ素子の浮遊キャパシタに蓄積されている電荷を放電さ
せて前記第１ダイオードにこの浮遊キャパシタ電圧が印
加されるのを防止しようとするものであって、これによ
り第１ダイオードに低耐圧・低損失のダイオードを使用
できるようにするものである。
第１図は本発明の実施例を示す主回路接続図であって、
この第１図により本発明の詳細を以下に記述する。
この第１図により本発明の詳細を以下に記述する。
寄生ダイオード２１と浮遊キャパシタ２２を有するＭＯ
ＳＦＥＴ ２０には第１ダイオードとしてのブロックダ
イオード２５が直列に接続・され、この直列接続回路に
は第２ダイオードとしての環流ダイオード２６が逆極性
で並列接続されているのは第２図の従来例と同じである
が、本発明にあってはブロックダイオード２５に並列に
放電ダイオードとしての定電圧ダイオードが接続されて
１つのアームが形成される。同様に寄生ダイオード３１
と浮遊キャパシタ３２を有するＭＯＳＦＥＴ３０とブロ
ックダイオード３５、環流ダイオード３６、放電ダイオ
ード３７により他のアームが形成される。また寄生ダイ
オード４１と浮遊キャパシタ４２を有するＭＯＳＦＥＴ
４０、ブロックダイオード４５、環流ダイオード４６
、放電ダイオード４７で形成されるアーム、また寄生ダ
イオード５１と浮遊キャパシタ５２を有するＭＯＳＦＥ
Ｔ ５０、ブロックダイオード５５、環流ダイオード５
６、放電ダイオード５７で形成されるアームであって、
直流電源２に対してこれら４組のアームをブリッジ接続
することにより単相インバータ回路を構成するので、負
荷４には単相交流電力が与えられることになる。
ＳＦＥＴ ２０には第１ダイオードとしてのブロックダ
イオード２５が直列に接続・され、この直列接続回路に
は第２ダイオードとしての環流ダイオード２６が逆極性
で並列接続されているのは第２図の従来例と同じである
が、本発明にあってはブロックダイオード２５に並列に
放電ダイオードとしての定電圧ダイオードが接続されて
１つのアームが形成される。同様に寄生ダイオード３１
と浮遊キャパシタ３２を有するＭＯＳＦＥＴ３０とブロ
ックダイオード３５、環流ダイオード３６、放電ダイオ
ード３７により他のアームが形成される。また寄生ダイ
オード４１と浮遊キャパシタ４２を有するＭＯＳＦＥＴ
４０、ブロックダイオード４５、環流ダイオード４６
、放電ダイオード４７で形成されるアーム、また寄生ダ
イオード５１と浮遊キャパシタ５２を有するＭＯＳＦＥ
Ｔ ５０、ブロックダイオード５５、環流ダイオード５
６、放電ダイオード５７で形成されるアームであって、
直流電源２に対してこれら４組のアームをブリッジ接続
することにより単相インバータ回路を構成するので、負
荷４には単相交流電力が与えられることになる。
ＭＯＳＦＥＴ５０がオンＭＯ５ＦＥＴ ４０がオフの状
態で間５ＦＥＴ２０と３０を交互にオン・オフさせるこ
とにより負荷４には正の電力がパルス幅変調制御により
供給される。またＭＯＳＦＥＴ ３０がオン、？ｌ０Ｓ
ＦＥＴ ２０がオフの状態でＭＯＳＦＥＴ ４０と５０
を交互にオン・オフさせることにより、負荷４には負の
゛電力がパルス幅変調制御により供給されるのであるが
、同一相の上側アームと下側アームのそれぞれの問５Ｆ
ＥＴのオン・オフの比率を変えることにより、負荷４に
与えられる電圧または電流が制御される。
態で間５ＦＥＴ２０と３０を交互にオン・オフさせるこ
とにより負荷４には正の電力がパルス幅変調制御により
供給される。またＭＯＳＦＥＴ ３０がオン、？ｌ０Ｓ
ＦＥＴ ２０がオフの状態でＭＯＳＦＥＴ ４０と５０
を交互にオン・オフさせることにより、負荷４には負の
゛電力がパルス幅変調制御により供給されるのであるが
、同一相の上側アームと下側アームのそれぞれの問５Ｆ
ＥＴのオン・オフの比率を変えることにより、負荷４に
与えられる電圧または電流が制御される。
負荷４に正の電力を供給しているモードでは間５ＦＥＴ
５０がオンでＭＯＳＦＥＴ ４０はオフの状態にあり、
このとき間５ＦＥＴ２０がオンでＭＯＳＦＥＴ３０がオ
フの時には、直流電源２→ブロツクダイオード２５→Ｍ
ＯＳＦＥＴ ２０→負荷４→ブロツクダイオ一ド５５→
ＭＯＳＦＩ！Ｔ５０−直流電源２の経路すなわち第１図
に記載の２点鎖線のルートで電流■１が流れる。次にＭ
ＯＳＦＥＴ ２０をオフ、ＭＯＳＦＥＴ３０をオンにす
れば、負荷４→ブロツクダイオード５５→ＭＯＳＦＥＴ
５０−環流ダイオード３６−負荷４の経路すなわち第
１図に記載の破線のルートで電流Ｉ２が流れる。本発明
にあっては、放電ダイオード３７がブロックダイオード
３５に対して並列接続されているので、■２なる電流が
流れるとき、この■２なる電流が寄生ダイオード３１−
放電ダイオード３７の経路で流れるのを阻止する。
５０がオンでＭＯＳＦＥＴ ４０はオフの状態にあり、
このとき間５ＦＥＴ２０がオンでＭＯＳＦＥＴ３０がオ
フの時には、直流電源２→ブロツクダイオード２５→Ｍ
ＯＳＦＥＴ ２０→負荷４→ブロツクダイオ一ド５５→
ＭＯＳＦＩ！Ｔ５０−直流電源２の経路すなわち第１図
に記載の２点鎖線のルートで電流■１が流れる。次にＭ
ＯＳＦＥＴ ２０をオフ、ＭＯＳＦＥＴ３０をオンにす
れば、負荷４→ブロツクダイオード５５→ＭＯＳＦＥＴ
５０−環流ダイオード３６−負荷４の経路すなわち第
１図に記載の破線のルートで電流Ｉ２が流れる。本発明
にあっては、放電ダイオード３７がブロックダイオード
３５に対して並列接続されているので、■２なる電流が
流れるとき、この■２なる電流が寄生ダイオード３１−
放電ダイオード３７の経路で流れるのを阻止する。
第２図に示す従来例の回路ではこの電流工２が環流ダイ
オード３６を流れ始めてからＭＯＳＦＥＴ３０がオンす
るまでの期間は浮遊キャパシタ３２の電圧がブロックダ
イオード３５に印加されるのであるが、本発明にあって
は、このブロックダイオード３５に放電ダイオード３７
が並列接続されているため、■２なる電流が環流ダイオ
ード３６に流れ始めると同時に浮遊キャパシタ３２に蓄
積されていた電荷は放電ダイオード３７を介して放電さ
れてしまうので、ブロックダイオード３５には放電ダイ
オード３７により決まる電圧が印加されるだけである。
オード３６を流れ始めてからＭＯＳＦＥＴ３０がオンす
るまでの期間は浮遊キャパシタ３２の電圧がブロックダ
イオード３５に印加されるのであるが、本発明にあって
は、このブロックダイオード３５に放電ダイオード３７
が並列接続されているため、■２なる電流が環流ダイオ
ード３６に流れ始めると同時に浮遊キャパシタ３２に蓄
積されていた電荷は放電ダイオード３７を介して放電さ
れてしまうので、ブロックダイオード３５には放電ダイ
オード３７により決まる電圧が印加されるだけである。
上述の説明により第１相下側アームの放電ダイオード３
７の効果はあきらかであるが、残余のアームに設けられ
ている放電ダイオード２７．４７゜５７も同様の動作に
より同じ効果を発揮する。
７の効果はあきらかであるが、残余のアームに設けられ
ている放電ダイオード２７．４７゜５７も同様の動作に
より同じ効果を発揮する。
この発明によれば、寄生ダイオードと浮遊キャパシタを
有する半導体スイッチ素子たとえば？１Ｏ５ＦＥＴなど
に直列に接続して寄生ダイオードが破損するのを防止す
るためのブロッキングダイオードに並列に放電ダイオー
ドを接続したものをブリッジ接続してインバータ回路を
形成させる。このように回路を構成すれば、インバータ
動作中に電源電圧値まで充電された浮遊キャパシタの電
圧がブロッキングダイオードに印加されることなく、新
たに設けられた放電ダイオードを介して放電されるよう
になるので、ブロッキングダイオードに高耐圧品を使用
しなくてもよいことになる。その結果放電ダイオードが
追加されるにしてもブロッキングダイオードが低価格に
なるので全体のコストを低下できる。さらにこのブロッ
キングダイオードは低耐圧・低損失のダイオードを選定
できるのでインバータ装置の効率向上が図れるばかりで
なく、このブロッキングダイオードの発熱が減少するの
で、放熱のための装置を簡略にできるので小形・軽量化
と、これによるコスト低下も期待できる利点を有する。
有する半導体スイッチ素子たとえば？１Ｏ５ＦＥＴなど
に直列に接続して寄生ダイオードが破損するのを防止す
るためのブロッキングダイオードに並列に放電ダイオー
ドを接続したものをブリッジ接続してインバータ回路を
形成させる。このように回路を構成すれば、インバータ
動作中に電源電圧値まで充電された浮遊キャパシタの電
圧がブロッキングダイオードに印加されることなく、新
たに設けられた放電ダイオードを介して放電されるよう
になるので、ブロッキングダイオードに高耐圧品を使用
しなくてもよいことになる。その結果放電ダイオードが
追加されるにしてもブロッキングダイオードが低価格に
なるので全体のコストを低下できる。さらにこのブロッ
キングダイオードは低耐圧・低損失のダイオードを選定
できるのでインバータ装置の効率向上が図れるばかりで
なく、このブロッキングダイオードの発熱が減少するの
で、放熱のための装置を簡略にできるので小形・軽量化
と、これによるコスト低下も期待できる利点を有する。
第１図は本発明の実施例を示す主回路接続図であり、第
２図はＭＯＳＦＥＴを使用したインバータの従来例を示
す主回路接続図、第３図は第２図に示す従来例の動作波
形図である。′ 符号の説明 ２・・・直流電源、４・・・負荷、２０．３０，４０゜
５０・・・寄生ダイオードと浮遊キャパシタを有する半
導体スイッチ素子としてのＭＯＳＦＥＴ、 ２１ 、
３１ 。 ４１．５１・・・寄生ダイオード、２２，３２．４２゜
５２・・・浮遊キャパシタ、２５，３５．４５．５５・
・・第１ダイオードとしてのブロックダイオード、２６
．３６，４６．５６・・・第２ダイオードとしての環流
ダイオード、２７．３７，４７．５７・・・放電ダイオ
ードとしての定電圧ダイオード。
２図はＭＯＳＦＥＴを使用したインバータの従来例を示
す主回路接続図、第３図は第２図に示す従来例の動作波
形図である。′ 符号の説明 ２・・・直流電源、４・・・負荷、２０．３０，４０゜
５０・・・寄生ダイオードと浮遊キャパシタを有する半
導体スイッチ素子としてのＭＯＳＦＥＴ、 ２１ 、
３１ 。 ４１．５１・・・寄生ダイオード、２２，３２．４２゜
５２・・・浮遊キャパシタ、２５，３５．４５．５５・
・・第１ダイオードとしてのブロックダイオード、２６
．３６，４６．５６・・・第２ダイオードとしての環流
ダイオード、２７．３７，４７．５７・・・放電ダイオ
ードとしての定電圧ダイオード。
Claims (1)
- １）寄生ダイオードと浮遊キャパシタを有する半導体ス
イッチ素子と第１のダイオードとの直列接続回路に第２
のダイオードを逆並列接続することによりアームを形成
し、複数の当該アームをブリッジ接続することにより構
成されるインバータ回路において、前記各アームの第１
ダイオードにそれぞれ定電圧ダイオードを並列接続する
ことを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147161A JPH0634595B2 (ja) | 1986-06-25 | 1986-06-25 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147161A JPH0634595B2 (ja) | 1986-06-25 | 1986-06-25 | インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637171A true JPS637171A (ja) | 1988-01-13 |
| JPH0634595B2 JPH0634595B2 (ja) | 1994-05-02 |
Family
ID=15423968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147161A Expired - Fee Related JPH0634595B2 (ja) | 1986-06-25 | 1986-06-25 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634595B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167679A (ja) * | 1986-12-26 | 1988-07-11 | Nippon Inter Electronics Corp | インバ−タ回路 |
| JPH02122592U (ja) * | 1989-03-17 | 1990-10-08 | ||
| JP2008193839A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | 半導体スイッチおよび当該半導体スイッチを適用した電力変換装置 |
| WO2010119514A1 (ja) * | 2009-04-14 | 2010-10-21 | 三菱電機株式会社 | 電源装置 |
| JP2013146189A (ja) * | 2013-04-26 | 2013-07-25 | Toshiba Corp | 半導体スイッチ回路および電力変換装置 |
| WO2013136623A1 (ja) * | 2012-03-13 | 2013-09-19 | 富士電機株式会社 | 電力変換器及びその制御装置 |
| JP2018201297A (ja) * | 2017-05-26 | 2018-12-20 | サンケン電気株式会社 | ゲート駆動回路 |
-
1986
- 1986-06-25 JP JP61147161A patent/JPH0634595B2/ja not_active Expired - Fee Related
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| JP5279896B2 (ja) * | 2009-04-14 | 2013-09-04 | 三菱電機株式会社 | 電源装置 |
| US8773832B2 (en) | 2009-04-14 | 2014-07-08 | Mitsubishi Electric Corporation | Power supply apparatus |
| CN102396141B (zh) * | 2009-04-14 | 2014-07-09 | 三菱电机株式会社 | 电源装置 |
| WO2013136623A1 (ja) * | 2012-03-13 | 2013-09-19 | 富士電機株式会社 | 電力変換器及びその制御装置 |
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| JP2018201297A (ja) * | 2017-05-26 | 2018-12-20 | サンケン電気株式会社 | ゲート駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0634595B2 (ja) | 1994-05-02 |
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