JP2023140714A - 半導体装置 - Google Patents

Abstract

【課題】簡易な回路構成で、かつ、適用範囲の広い自己生成型の電源回路を含む半導体装置を提供する。【解決手段】パワーモジュール４０は、１個の半導体スイッチング素子ＱＨ，ＱＣと、少なくとも１個の出力端子を含み、出力端子には、半導体スイッチング素子のオンオフに応じて電源ライン４との接続関係が切替えられることで電圧変化が生じる。電源自己生成回路５０は、出力端子とコンデンサ１５を介して接続される入力ノードＮｉと、入力ノードＮｉ及び出力ノードＮｏの間に予め定められた接続方向で接続されたダイオード１７と、出力ノードＮｏ及び基準ノードのＮｒ間に接続されたコンデンサ２０と、入力ノードＮｉ及び接地ライン５の間に接続された抵抗１８とを含む。コンデンサ２０は、基準ノードＮｒ及び出力ノードＮｏの間に、ダイオード１７の接続方向に応じた極性の電圧を保持する。【選択図】図１

Description

本開示は、半導体装置に関する。

パワー半導体素子をオンオフ制御するための回路群、例えば、駆動回路（ゲートドライバ等）に対して、主回路電圧と比較して低電圧の制御電源電圧を用意する必要がある。

例えば、特開平８－３０８２５３号公報（特許文献１）には、駆動回路によってオンオフ制御される半導体素子の主電極間（コレクタ－エミッタ間）に、ダイオードを介して２個のコンデンサを直列接続することで、駆動回路用の電源回路を自己生成型で構成することが記載されている。

特許文献１に記載された電源回路は、半導体素子のオフ期間に主電極間の電圧を２個のコンデンサの容量結合によって分圧することで、駆動回路用の制御電源電圧を生成する。これにより、システムの小型化及びノイズ発生の面から不利であるトランスを用いることなく、簡単な回路素子で構成された自己生成型の電源回路によって、制御電源電圧を供給することができる。

特開平８－３０８２５３号公報

しかしながら、特許文献１の電源回路では、半導体素子オフ期間での主電極間電圧の分圧によって電源を生成するので、負電圧を発生することが困難である。このため、駆動回路を含む回路群のうち、負電圧を電源とする回路に対しては、簡単な回路素子で構成された特許文献１の電源回路を適用することができない。

本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、簡易な回路構成で、かつ、適用範囲の広い自己生成型の電源回路を含む半導体装置を提供することである。

本開示のある局面では、半導体装置が提供される。半導体装置は、少なくとも１個の半導体スイッチング素子を内蔵するパワーモジュールと、パワーモジュールに対して接続された電源自己生成回路とを備える。パワーモジュールは、少なくとも１個の出力端子を有する。出力端子には、半導体スイッチング素子のオンオフに応じて、直流電圧を供給する電源ラインとの接続関係が切替えられることによって電圧変化が生じる。電源自己生成回路は、入力ノードと、ダイオードと、キャパシタと、抵抗とを含む。入力ノードは、出力端子又は電源ラインとコンデンサを介して接続される。ダイオードは、出力ノード及び入力ノードの間に予め定められた接続方向で接続される。キャパシタは、基準ノード及び出力ノードの間に接続される。抵抗は、入力ノード及び接地ラインの間に接続される。キャパシタは、基準ノード及び出力ノードの間に、ダイオードの接続方向に応じた極性の電圧を保持する。

本開示によれば、電源自己生成回路でのダイオードの接続方向に応じて異なる極性の出力電圧が出力ノードに生成されるので、簡易な回路構成で、かつ、適用範囲の広い自己生成型の電源回路を含む半導体装置を提供することができる。

実施の形態１に係る半導体装置の構成例を説明する回路図である。 実施の形態２に係る半導体装置の構成例を説明する回路図である。 実施の形態３に係る半導体装置の構成例を説明する回路図である。

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
図１は、実施の形態１に係る半導体装置の構成例を説明する回路図である。

図１を参照して、実施の形態１に係る半導体装置１００は、パワーモジュール４０と、電源自己生成回路５０とを備える。パワーモジュール４０は、電源ライン４及び接地ライン５の間に直列接続された、ハイサイドの半導体スイッチング素子ＱＨ及びローサイドの半導体スイッチング素子ＱＬを含んで構成される。半導体スイッチング素子ＱＨ及び半導体スイッチング素子ＱＬの各々には、還流用のダイオードＦＷＤが逆並列接続されている。

図１の例では、パワーモジュール４０は、電源ライン４及び接地ライン５の間に並列接続された、Ｕ相回路３０Ｕ、Ｖ相回路３０Ｖ、及び、Ｗ相回路３０Ｗを有する三相インバータである。Ｕ相回路３０Ｕ、Ｖ相回路３０Ｖ、及び、Ｗ相回路３０Ｗの各々は、ハイサイドの半導体スイッチング素子ＱＨ及びローサイドの半導体スイッチング素子ＱＬを有する。Ｕ相回路３０Ｕ、Ｖ相回路３０Ｖ、及び、Ｗ相回路３０Ｗの各々において、半導体スイッチング素子ＱＨ及び半導体スイッチング素子ＱＬの接続点は、各相（Ｕ，Ｖ，Ｗ）の出力端子と接続される。

半導体スイッチング素子ＱＨ，ＱＬの各々は、図１では、Ｓｉ－ＩＧＢＴ（Silicon Insulated Gate Bipolar Transistor）が例示されるが、ＩＧＢＴに代えて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いることも可能であり、オンオフ可能な任意の半導体素子を適用することができる。ＳｉＣ（Silicon Carbide）－ＭＯＳＦＥＴに代表される、ＷＢＧ（Wide Band Gap）デバイスを用いて、半導体スイッチング素子ＱＨ，ＱＬを構成することも可能である。

半導体スイッチング素子ＱＨは、ハイサイドのゲートドライバＧＤＨによって、図示しない制御信号に従ってオンオフされる。同様に、半導体スイッチング素子ＱＬは、ローサイドのゲートドライバＧＤＬによって、図示しない制御信号に従ってオンオフされる。図示を省略しているが、Ｖ相回路３０Ｖ及びＷ相回路３０Ｗの半導体スイッチング素子ＱＨ及びＱＬに対しても、ハイサイドのゲートドライバＧＤＨ及びローサイドのゲートドライバＧＤＬが配置されており、図１中の６個の半導体スイッチング素子は、個別にオンオフ制御される。

パワーモジュール４０の電源側において、交流電源１の出力電圧がダイオードブリッジ２によって整流されて、電源ライン４及び接地ライン５の間に接続された平滑コンデンサ３に印加される。これにより、接地電圧ＧＮＤを供給する接地ライン５を基準に、主回路電圧に相当する直流電圧ＶＤＣが、電源ライン４によって供給される。

パワーモジュール４０に含まれるゲートドライバＧＤＬ，ＧＤＨの駆動のための制御電源７が、配置されてもよい。この際には、ローサイドのゲートドライバＧＤＬに対しては、制御電源７の出力電圧が供給される一方で、ハイサイドのゲートドライバＧＤＨは、制限抵抗８及びブートストラップダイオード９を介して、制御電源７と接続される。更に、ブートストラップコンデンサ１０が、ゲートドライバＧＤＨの電源ラインと、ハイサイドの半導体スイッチング素子ＱＨの負電極（ＩＧＢＴではエミッタ、ＭＯＳＦＥＴではソース）との間に接続される。

制限抵抗８、ブートストラップダイオード９、及び、ブートストラップコンデンサ１０による「ブートストラップ回路」により、ローサイドの半導体スイッチング素子ＱＬのオン期間にブートストラップコンデンサ１０に充電された電荷を用いて、ハイサイドの半導体スイッチング素子ＱＨをターンオンするためのゲート駆動が可能となる。尚、制限抵抗８及びブートストラップダイオード９について、図１ではパワーモジュール４０の外付け素子としているが、パワーモジュール４０に内蔵される構成としてもよい。又、図１では制御電源の数を減らすために、上述のブートストラップ回路を用いた回路構成を例示したが、図１の制御電源７とは別に、ハイサイドのゲートドライバＧＤＨ用の制御電源を更に配置する構成としても、回路動作上は問題無い。

尚、図１中では記載を省略しているが、Ｖ相回路３０Ｖ及びＷ相回路３０Ｗ、Ｕ相回路３０Ｕにおいても、ハイサイドの半導体スイッチング素子ＱＨ及びローサイドの半導体スイッチング素子ＱＬに対して、Ｕ相回路３０Ｕと同様の周辺素子が配置されている。

パワーモジュール４０の出力端子（Ｕ，Ｖ，Ｗ）は、配線１１～１３を介して、三相モータに代表される誘導性負荷１４に接続される。電源自己生成回路５０は、三相の出力端子のうちの一相の出力端子（図１の例ではＵ相）と、コンデンサ１５を介して接続される。コンデンサ１５は、上述のパワーモジュール４０と、電源自己生成回路５０の入力ノードＮｉとの間に接続される。

電源自己生成回路５０は、入力ノードＮｉ及び出力ノードＮｏの間に接続されるダイオード１７と、入力ノードＮｉ及び接地ライン５の間に接続された抵抗１８と、出力ノードＮｏ及び基準ノードＮｒの間に接続されたコンデンサ２０とを含む。更に、出力ノードＮｏ及び基準ノードＮｒの間には、出力ノードＮｏの電圧、即ち、電源自己生成回路５０の出力電圧を安定化するためのツェナーダイオード２１が配置されてもよい。実施の形態１では、基準ノードＮｒは、接地ライン５と接続される。

図１の例では、ダイオード１７は、アノードが入力ノードＮｉに接続され、カソードが出力ノードＮｏに接続される接続方向（第１の接続方向）で配置される。又、ツェナーダイオード２１は、アノードが接地され、カソードが出力ノードＮｏと接続される接続方向で配置される。

図１の半導体装置１００において、パワーモジュール４０がインバータとして動作する際、内蔵される６個の半導体スイッチング素子は、パワーモジュール４０のゲートドライバ（ＧＤＨ，ＧＤＬ）によってターンオン及びターンオフが制御される。これにより、半導体装置１００は、電源ライン４の直流電圧を交流電圧に変換（ＤＣ／ＡＣ電力変換）して、誘導性負荷１４を駆動する。尚、図１中では記載を省略しているが、各相のゲートドライバＧＤＨ，ＧＤＬが、対応の半導体スイッチング素子ＱＨ，ＱＬをターンオン及びターンオフするタイミングについては、図示しないマイコン等のシステムの制御部からパワーモジュール４０へ伝送される制御信号（図示せず）によって指示される。

上述のＤＣ／ＡＣ電力変換の際に、例えば、半導体スイッチング素子ＱＨ，ＱＬのオンオフタイミングは、予め定められたキャリア周波数を有するキャリア波と、交流指令値との比較によるＰＷＭ（Pulse Width Modulation）制御によって決められる。キャリア周波数は、通常、数（ｋＨｚ）～十数（ｋＨｚ）程度の高周波である。

この結果、各相の出力端子、並びに、当該出力端子及び誘導性負荷１４を接続する配線１１～１３の電圧は、キャリア周波数に従う半導体スイッチング素子のオンオフによって、電源ライン４の直流電圧ＶＤＣと、接地ライン５の接地電圧ＧＮＤとの間をスイングする態様で変化する。この様なスイッチング時（半導体スイッチング素子のオンオフ時）に配線１１～１３に生じる電圧変動は、パワーモジュール４０に内蔵される半導体スイッチング素子（ＱＨ，ＱＬ）及び誘導性負荷１４の特性によって決まるが、例えば、スイッチングの度に、数（ｋＶ／μｓ）程度の高速の電圧変動（ｄＶ／ｄｔ）が生じる。

電源自己生成回路５０の入力ノードＮｉには、配線１１に生じた上述の電圧変動（ｄＶ／ｄｔ）がコンデンサ１５による結合によって伝達される。尚、コンデンサ１５は、高電圧を扱う配線１１と、低電圧を扱う電源自己生成回路５０とを電気的に切り分けるために配置される。従って、コンデンサ１５の容量値は、絶縁性が確保されれば、数（ｎｆ）程度としてもよい。

尚、各相の配線１１～１３において、ハイサイドの半導体スイッチング素子ＱＨのターンオン時には、電圧が接地電圧ＧＮＤから直流電圧ＶＤＣに上昇するので、正方向の電圧変動（（ｄｖ／ｄｔ）＞０）が、電源自己生成回路５０（入力ノードＮｉ）へ入力される。

反対に、ハイサイドの半導体スイッチング素子ＱＨのターンオフ時には、各配線１１～１３の電圧が直流電圧ＶＤＣから接地電圧ＧＮＤに低下するので、負方向の電圧変動（（ｄｖ／ｄｔ）＜０）が、電源自己生成回路５０（入力ノードＮｉ）へ入力される。

ダイオード１７は、接続方向に依存して、正方向の電圧変動、及び、負方向の電圧変動の一方を通過させて、コンデンサ２０を｜ｄＶ／ｄｔ｜によって決まる電荷量で充電する。コンデンサ２０に充電される電荷量Ｑは、コンデンサ２０の容量値をＣとすると、単位時間あたり、ｄＱ／ｄｔ＝Ｃ×｜ｄｖ／ｄｔ｜で示される。

図１の例のダイオード１７の接続方向では、正方向の電圧変動（（ｄｖ／ｄｔ）＞０）によってコンデンサ２０が充電される一方で、負方向の電圧変動（（ｄｖ／ｄｔ）＜０）はコンデンサに伝達されない。この結果、負方向の電圧変動（（ｄｖ／ｄｔ）＜０）が入力されても、ダイオード１７によってコンデンサ２０の放電はブロックされる。この結果、コンデンサ２０と接続された出力ノードＮｏには、電源自己生成回路５０の出力電圧として、正電圧が生成される。

抵抗１８の配置により、ダイオード１７を通過しない極性の電圧変動（図１の例では、負方向の電圧変動）が入力ノードＮｉに生じた場合のコンデンサ１５の放電経路を確保することが可能になる。この結果、コンデンサ２０への充電を安定することができる。抵抗１８の抵抗値は、コンデンサ１５の充放電電流を制限し過ぎない様に決めることができ、例えば、数（Ω）程度である。

ツェナーダイオード２１は、出力ノードＮｏの電圧を安定させるとともに、過電圧を防ぐために、カソードが出力ノードＮｏと接続される接続方向で配置される。

尚、ダイオード１７の接続方向を、図１の例とは反対として、アノードを出力ノードＮｏと接続し、カソードを入力ノードＮｉと接続することができる（第２の接続方向）。この場合には、ダイオード１７が、負方向の電圧変動（（ｄｖ／ｄｔ）＜０）をコンデンサ２０に伝達する一方で、正方向の電圧変動（（ｄｖ／ｄｔ）＞０）はコンデンサ２０に伝達されない。従って、負方向の電圧変動（（ｄｖ／ｄｔ）＜０）によってコンデンサ２０が充電される一方で、正方向の電圧変動（（ｄｖ／ｄｔ）＜０）が入力されても、ダイオード１７によってコンデンサ２０の放電がブロックされる。この結果、コンデンサ２０と接続された出力ノードＮｏには、電源自己生成回路５０の出力電圧として、負電圧が生成される。

上述した第２の接続方向でダイオード１７が接続される場合には、ツェナーダイオード２１についても図１とは反対の接続方向で配置される。具体的には、ツェナーダイオード２１は、アノードが出力ノードＮｏと接続され、カソードが接地ライン５と接続される接続方向で配置される。

この様に、本実施の形態１に係る半導体装置では、ダイオード１７，抵抗１８，及び、コンデンサ２０による簡易な構成の電源自己生成回路５０によって、パワーモジュール４０からの出力電圧（高電圧）から、低電圧の出力電圧を出力モードに生成することができる。特に、本実施の形態の電源自己生成回路５０では、ダイオード１７の接続方向によって、正電圧及び負電圧のいずれも出力することが可能であり、その電源供給先、即ち、適用範囲が広くなる。又、出力電圧の絶対値についても、各定数の設計により、例えば、数（Ｖ)～十数（Ｖ）程度の範囲で適宜調整することができる。

電源自己生成回路５０の出力電圧は、例えば、パワーモジュール４０の内部の図示しない他回路に代表される、任意の回路の電源電圧に用いることが可能である。例えばＤＩＰＩＰＭ（Dual Inline Package Intelligent Power Module）（登録商標）に搭載される機能で異常検知を知らせるＦｏ信号のような微小な電力で動作をする機能に対して有効に使うことができる。この場合には、Ｆｏ信号に係る回路の電源を電源自己生成回路５０から供給することにより、Ｆｏ信号用の制御電源のために余分にトランスなどを準備する必要がなくなるため、システムの小型・低コスト化に貢献できる。

又、パワーモジュール４０に内蔵される半導体スイッチング素子がＷＢＧデバイスで構成される場合でも、同一の構成の電源自己生成回路５０によって出力電圧を生成することが可能である。ＷＢＧデバイスは、Ｓｉデバイス（例えば、一般のＳｉ－ＩＧＢＴ素子）と比較して高速なスイッチングが可能なため、電圧変化（ｄＶ／ｄｔ）の絶対値が大きくなる。これにより、コンデンサ２０を充電する電荷量の確保が容易であるため、電源自己生成回路５０をより効率的に動作させることができる。

実施の形態１において、電源自己生成回路５０は、パワーモジュール４０の任意の相の出力端子に対応して設けることが可能であり、複数の相において、電源自己生成回路５０を設けることも可能である。

実施の形態２．
図２は、実施の形態２に係る半導体装置の構成例を説明する回路図である。

図２を参照して、実施の形態２に係る半導体装置１０１は、図１と同様のパワーモジュール４０と、電源自己生成回路５１とを備える。

電源自己生成回路５１は、図１に示された電源自己生成回路５０と同様の回路構成を有する一方で、コンデンサ１５、２２及び２３を介して、配線１１～１３の全てと接続される点で、電源自己生成回路５０と異なる。一方、電源自己生成回路５１においても、基準ノードＮｒは、接地ライン５と接続される。

従って、電源自己生成回路５１では、入力ノードＮｉには、配線１１のみではなく、配線１１～１３のそれぞれで発生した電圧変化（ｄＶ／ｄｔ）の全てが伝達される。即ち、入力ノードＮｉには、パワーモジュール４０の三相（Ｕ，Ｖ，Ｗ）のそれぞれの出力端子に生じる、ＶＤＣからＧＮＤへの電圧変化（（ｄＶ／ｄｔ）＜０）及び、ＧＮＤからＶＤＣへの電圧変化（（ｄＶ／ｄｔ）＞０）の全てが伝達されることになる。

電源自己生成回路５１の動作は、上述した電源自己生成回路５０と同様である。即ち、図２に示されたダイオード１７の接続方向では、配線１１～１３での正方向の電圧変化に伴う電荷量でコンデンサ２０を充電することによる正電圧が、出力ノードＮｏに生成される。

一方で、ダイオード１７の接続方向を図２から反転すると、配線１１～１３での負方向の電圧変化に伴う電荷量でコンデンサ２０を充電することによる負電圧が、出力ノードＮｏに生成される。

電源自己生成回路５１では、三相分の電圧変化（ｄＶ／ｄｔ）を用いてコンデンサ２０の充電電荷を確保するので、高速にコンデンサ２０を充電することができる。このため、電源として供給できる電力も増加する。従って、実施の形態１と比較すると、消費電力が大きい回路に対して電源電圧を供給することが可能となり、電源回路としての適用範囲を拡大することができる。例えば、上述のＤＩＰＩＰＭ（登録商標）に電源自己生成回路５１を搭載する場合には、内蔵ＩＣ（Integrated Circuit）で構成されたゲートドライバ等の消費電力がある程度大きい回路への使用も可能となる。

実施の形態３．
図３は、実施の形態３に係る半導体装置の構成例を説明する回路図である。

図３を参照して、実施の形態３に係る半導体装置１０２は、図１と同様のパワーモジュール４０と、電源自己生成回路５２とを備える。

電源自己生成回路５２は、電源自己生成回路５０，５１と同様に、ダイオード１７、抵抗１８、及び、コンデンサ２０を含み、好ましくは、ツェナーダイオード２１を更に含む。電源自己生成回路５２の内部における、入力ノードＮｉ、出力ノードＮｏ、及び、基準ノードＮｒに対する、ダイオード１７、抵抗１８、コンデンサ２０、及び、ツェナーダイオード２１の接続は、電源自己生成回路５０，５１と同様であるので詳細な説明は繰り返さない。

一方で、電源自己生成回路５２は、外部との接続関係が、電源自己生成回路５０，５１とは異なる。具体的には、入力ノードＮｉは、コンデンサ２４を介して電源ライン４（直流電圧ＶＤＣ）と接続され、基準ノードＮｒは、三相の配線１１～１３（パワーモジュール４０の三相の出力端子）のうちの１相と接続される。

実施の形態３に係る電源自己生成回路５２では、電源自己生成回路５０，５１と同様の回路構成を用いて、パワーモジュール４０の出力端子（Ｕ相、Ｖ相、又は、Ｗ相）の電位を基準としたフローティングの電源を自己生成することができる。この際の電源電圧は、例えば、数（Ｖ）～数十（Ｖ）の範囲で適宜調整することができる。上述のＤＩＰＩＰＭ（登録商標）に電源自己生成回路５２を搭載する場合には、ハイサイドの制御電源の補助電源、又は、当該制御電源そのものとして、電源自己生成回路５２を使用することができる。

実施の形態３において、電源自己生成回路５２は、パワーモジュール４０の任意の相の出力端子に対応して設けることが可能であり、複数のそれぞれの相において電源自己生成回路５２を設けることも可能である。

尚、本実施の形態では、三相インバータを構成する６個の半導体スイッチング素子を内蔵するパワーモジュール４０の例を説明したが、パワーモジュール４０の構成は、半導体スイッチング素子の個数を含めて任意である。この場合にも、半導体スイッチング素子のオンオフに応じて電源ラインとの接続関係が切替えられることで電圧変化を生じる出力端子が少なくとも１個存在することで、本実施の形態で説明した電源自己生成回路５０～５２の少なくともいずれかを適用することが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１ 交流電源、２ ダイオードブリッジ、３ 平滑コンデンサ、４ 電源ライン、５ 接地ライン、７ 制御電源、８ 制限抵抗、９ ブートストラップダイオード、１０ ブートストラップコンデンサ、１１～１３ 配線、１４ 誘導性負荷、１５，２０，２４ コンデンサ、１７，ＦＷＤ ダイオード、１８ 抵抗、２１ ツェナーダイオード、３０Ｕ Ｕ相回路、３０Ｖ Ｖ相回路、３０Ｗ Ｗ相回路、４０ パワーモジュール、５０，５１，５２ 電源自己生成回路、１００，１０１，１０２ 半導体装置、ＧＤＨ ゲートドライバ（ハイサイド）、ＧＤＬ ゲートドライバ（ローサイド）、ＧＮＤ 接地電圧、Ｎｉ 入力ノード、Ｎｏ 出力ノード、Ｎｒ 基準ノード、ＱＨ，ＱＬ 半導体スイッチング素子、ＶＤＣ 直流電圧。

Claims (7)

1. 少なくとも１個の半導体スイッチング素子を内蔵するパワーモジュールと、
   前記パワーモジュールに対して接続された電源自己生成回路とを備え、
   前記パワーモジュールは、前記半導体スイッチング素子のオンオフに応じて、直流電圧を供給する電源ラインとの接続関係が切替えられることによって電圧変化が生じる出力端子を少なくとも１個有し、
   前記電源自己生成回路は、
   前記出力端子又は前記電源ラインとコンデンサを介して接続される入力ノードと、
   出力ノード及び前記入力ノードの間に予め定められた接続方向で接続されたダイオードと、
   基準ノード及び前記出力ノードの間に接続されたキャパシタと、
   前記入力ノード及び接地ラインの間に接続された抵抗とを含み、
   前記キャパシタは、前記基準ノード及び前記出力ノードの間に、前記ダイオードの前記接続方向に応じた極性の電圧を保持する、半導体装置。
2. 前記入力ノードは、前記出力端子と接続され、
   前記ダイオードは、アノードが前記入力ノードと接続される一方でカソードが前記出力ノードと接続される第１の接続方向で配置され、
   前記基準ノードは前記接地ラインと接続されて、前記出力ノードには正電圧が生成される、請求項１記載の半導体装置。
3. 前記入力ノードは、前記出力端子と接続され、
   前記ダイオードは、カソードが前記入力ノードと接続される一方でアノードが前記出力ノードと接続される第２の接続方向で配置され、
   前記基準ノードは前記接地ラインと接続されて、前記出力ノードには負電圧が生成される、請求項１記載の半導体装置。
4. 前記パワーモジュールは、それぞれ異なる前記半導体スイッチング素子のオンオフに応じて前記電源ラインとの接続関係が切替えられる複数個の前記出力端子を有し、
   前記入力ノードは、前記複数個の前記出力端子とそれぞれ異なるコンデンサを介して接続される、請求項２又は３記載の半導体装置。
5. 前記基準ノードは、前記出力端子と接続され、
   前記入力ノードは、前記電源ラインと接続される、請求項１記載の半導体装置。
6. 前記電源自己生成回路は、
   前記基準ノードと接続されたアノードと、前記出力ノードと接続されたカソードとを有するツェナーダイオードを更に含む、請求項２又は５に記載の半導体装置。
7. 前記電源自己生成回路は、
   前記出力ノードと接続されたアノードと、前記基準ノードと接続されたカソードとを有するツェナーダイオードを更に含む、請求項３記載の半導体装置。
   

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