JP3076638B2 - 整流用半導体装置 - Google Patents
整流用半導体装置Info
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- JP3076638B2 JP3076638B2 JP25053191A JP25053191A JP3076638B2 JP 3076638 B2 JP3076638 B2 JP 3076638B2 JP 25053191 A JP25053191 A JP 25053191A JP 25053191 A JP25053191 A JP 25053191A JP 3076638 B2 JP3076638 B2 JP 3076638B2
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- layer
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Description
【０００１】
【産業上の利用分野】本発明は、整流用半導体装置の構
造に関するものである。
造に関するものである。
【０００２】
【従来の技術】従来、高効率の整流用半導体装置とし
て、例えば、本発明者等による特願平３−１１５３４１
「ショットキバリア半導体装置」がある。それは図１の
断面構造図に示すものであり、１は低抵抗の一導電型半
導体（例えば、Ｎ+）、２は一導電型半導体（例えば、
Ｎ）、３は逆導電型半導体（例えば、Ｐ+）のガ−ドリ
ング領域、４は絶縁膜、５は逆導電型半導体（例えば、
Ｐ+）、６はショットキ接触をする金属層、７はオ−ミ
ック電極、８はトレンチ溝の凹部、９は一導電型半導体
内のチャネル、１１は空乏層領域である。
て、例えば、本発明者等による特願平３−１１５３４１
「ショットキバリア半導体装置」がある。それは図１の
断面構造図に示すものであり、１は低抵抗の一導電型半
導体（例えば、Ｎ+）、２は一導電型半導体（例えば、
Ｎ）、３は逆導電型半導体（例えば、Ｐ+）のガ−ドリ
ング領域、４は絶縁膜、５は逆導電型半導体（例えば、
Ｐ+）、６はショットキ接触をする金属層、７はオ−ミ
ック電極、８はトレンチ溝の凹部、９は一導電型半導体
内のチャネル、１１は空乏層領域である。
【０００３】図１の整流用半導体装置の順方向特性につ
いて説明する。Ａをアノ−ド、Ｃをカソ−ドとして、零
電圧バイアスにすると、相対面する逆導電型半導体５の
距離ＷN、深さＤ、角度θ（零電圧バイアス時に延びる
空乏層の深さＷbi（２）の位置における逆導電型半導体
５と一導電型半導体２の境界での接線が接触面ｅとの間
に形成する角度）を適切に選ぶことにより、チャネル９
内に電子エネルギ−ポテンシアルの丘を形成する。この
ポテンシアルの丘の最大高さが、金属層６によるショッ
トキ接触バリアの高さよりも低い内は順方向特性はその
バリア高さ（φB）で決定されるが、高くなると順方向
電圧降下はその金属ショットキバリア高さで決まるＶF
値より大きなＶF値となる。
いて説明する。Ａをアノ−ド、Ｃをカソ−ドとして、零
電圧バイアスにすると、相対面する逆導電型半導体５の
距離ＷN、深さＤ、角度θ（零電圧バイアス時に延びる
空乏層の深さＷbi（２）の位置における逆導電型半導体
５と一導電型半導体２の境界での接線が接触面ｅとの間
に形成する角度）を適切に選ぶことにより、チャネル９
内に電子エネルギ−ポテンシアルの丘を形成する。この
ポテンシアルの丘の最大高さが、金属層６によるショッ
トキ接触バリアの高さよりも低い内は順方向特性はその
バリア高さ（φB）で決定されるが、高くなると順方向
電圧降下はその金属ショットキバリア高さで決まるＶF
値より大きなＶF値となる。
【０００４】一方、ショットキ接触バリアの逆漏れ電流
ＪRの公知の式は ＪR＝ＪS・ｅｘｐ｛（ｑ／ｋＴ）（ｑＥ／４πＥ）1/2｝ で示され、電界強度Ｅ＝０のときＪR＝ＪSとなり、最小
となる。又、逆方向電圧を大きくしてもＪRはほぼ一定
の値となる。ただし、ＪSは飽和電流である。しかし
て、図２（ａ）は従来構造の電子ポテンシアル分布図で
あり、チャネル９の中央部におけるアノ−ドＡ、カソ−
ドＣ間の電子ポテンシアル分布を示している。即ち、シ
ョットキ接触バリア付近のポテンシアル勾配は大きく、
逆方向電圧の増加につれて少しづつポテンシアルを下げ
る。特に、逆導電型半導体５の深さＤが浅く、チャネル
幅ＷNが広く、角度θが大であるとこの傾向は強まる。
ＪRの公知の式は ＪR＝ＪS・ｅｘｐ｛（ｑ／ｋＴ）（ｑＥ／４πＥ）1/2｝ で示され、電界強度Ｅ＝０のときＪR＝ＪSとなり、最小
となる。又、逆方向電圧を大きくしてもＪRはほぼ一定
の値となる。ただし、ＪSは飽和電流である。しかし
て、図２（ａ）は従来構造の電子ポテンシアル分布図で
あり、チャネル９の中央部におけるアノ−ドＡ、カソ−
ドＣ間の電子ポテンシアル分布を示している。即ち、シ
ョットキ接触バリア付近のポテンシアル勾配は大きく、
逆方向電圧の増加につれて少しづつポテンシアルを下げ
る。特に、逆導電型半導体５の深さＤが浅く、チャネル
幅ＷNが広く、角度θが大であるとこの傾向は強まる。
【０００５】従って、図４のＪR−ＶR（逆漏れ電流−逆
方向電圧）特性の「従来構造」の曲線で示すように、逆
漏れ電流は電圧に依存して少しづつ増加する。
方向電圧）特性の「従来構造」の曲線で示すように、逆
漏れ電流は電圧に依存して少しづつ増加する。
【０００６】本発明者等は、逆方向に高い電圧印加があ
っても、高いポテンシアルを維持し、逆漏れ電流の電圧
依存性を最小とする構造として、平成３年７月１８日、特
許出願「整流用半導体装置」を発明した。しかして、前
記せる特願平３−１１５３４１を含めて、従来提案した
構造では、零電圧バイアス時に形成する最高ポテンシア
ルを高電圧下でも保持しようとする深さＤを極めて深く
する必要がある。又、順方向特性としては、チャネルシ
リ−ズ抵抗が増大する等、順方向電圧降下を大きくする
欠点がある。（３）
っても、高いポテンシアルを維持し、逆漏れ電流の電圧
依存性を最小とする構造として、平成３年７月１８日、特
許出願「整流用半導体装置」を発明した。しかして、前
記せる特願平３−１１５３４１を含めて、従来提案した
構造では、零電圧バイアス時に形成する最高ポテンシア
ルを高電圧下でも保持しようとする深さＤを極めて深く
する必要がある。又、順方向特性としては、チャネルシ
リ−ズ抵抗が増大する等、順方向電圧降下を大きくする
欠点がある。（３）
【０００７】
【発明の目的】複数のトレンチ溝を設けた一導電型半導
体表面の凸部上面にショットキ接触をする金属層を形成
した整流用半導体装置において、順方向特性のチャネル
シリ−ズ抵抗を増加させることなく、かつ、逆方向特性
における電子ポテンシアルを高く保持し、逆漏れ電流の
電圧依存性をなくして、高効率、高速の整流用半導体装
置を得ることを目的とする。
体表面の凸部上面にショットキ接触をする金属層を形成
した整流用半導体装置において、順方向特性のチャネル
シリ−ズ抵抗を増加させることなく、かつ、逆方向特性
における電子ポテンシアルを高く保持し、逆漏れ電流の
電圧依存性をなくして、高効率、高速の整流用半導体装
置を得ることを目的とする。
【０００８】
【実施例】図３は、本発明装置の１実施例の断面構造図
であって、同一符号は同一部分をあらわす。又、１０は
絶縁物層、１２は一導電型半導体２側にのびるショット
キ接触面ｅからの第１の空乏層、１３は２側にのびる逆
導電型半導体領域５からの第２の空乏層である。なお、
１２、１３は、アノ−ドＡ、カソ−ドＣを零電圧バイア
スとした時の空乏層である。
であって、同一符号は同一部分をあらわす。又、１０は
絶縁物層、１２は一導電型半導体２側にのびるショット
キ接触面ｅからの第１の空乏層、１３は２側にのびる逆
導電型半導体領域５からの第２の空乏層である。なお、
１２、１３は、アノ−ドＡ、カソ−ドＣを零電圧バイア
スとした時の空乏層である。
【０００９】本発明の特徴とする構造は、トレンチ溝８
を設けた一導電型半導体２表面の凸部上面にショットキ
接触面ｅを形成し、凹部底部に逆導電型半導体５を形成
し、又、凸部側壁部に絶縁物層１０を形成するように構
成し、５とショットキ接触面ｅを形成する金属層６を同
電位に電気接続し、更に、第１の空乏層１２と第２の空
乏層１３が少なくとも零電圧バイアス時にはつながらな
いように構成することである。
を設けた一導電型半導体２表面の凸部上面にショットキ
接触面ｅを形成し、凹部底部に逆導電型半導体５を形成
し、又、凸部側壁部に絶縁物層１０を形成するように構
成し、５とショットキ接触面ｅを形成する金属層６を同
電位に電気接続し、更に、第１の空乏層１２と第２の空
乏層１３が少なくとも零電圧バイアス時にはつながらな
いように構成することである。
【００１０】次に、図３の本発明装置の具体的な製作例
を述べる。高抵抗Ｎ型シリコン２に３Ωｃｍ ６μｍエ
ピタキシアルウエハを使用し、トレンチ溝８、深さ３μ
ｍ、幅１μｍのほぼ垂直溝形状を形成した凸部の幅は
１.８μｍとした。公知のイオン注入法にてボロン原子
を加速電圧４０ｋｅＶ、ド−ズ １×１０15原子で垂直
に打込み、その後、９５０℃で活性化熱処理することに
より、約０.５〜０.８μｍ深さ、表面濃度 ５〜１０×
１０18原子／ｃｍ3のＰ+領（４）域５をトレンチ溝８底
部に形成した。次に、凹部トレンチ溝８内面に、酸水素
炎によるパイロジェニックスチ−ム酸化膜ＳｉＯ2１０
を約２０００オングストロ−ム形成した。ホトレジスト
を塗布し、トレンチ溝８を埋めつくし、凸部上面にごく
薄い３０００オングストロ−ム以下のレジストしか残ら
ないようにして、凹部酸化膜１０を保護しておく。次
に、ＲＦ−ＲＥＡＣＴＩＶＥ ＩＯＮ ＥＴＣＨＥＲの
約２ＫＷ出力でＣＦ4ガスと少量のＯ2ガスで６０秒エッ
チングすると、凸部上面の薄いホトレジスト膜とＳｉＯ
2膜は除去される。同様に凹部底面の薄いＳｉＯ2膜も、
垂直イオンシャワ−によりエッチング除去し、Ｐ+層を露
出させる。次に、チタンショットキ−金属膜６をプラネタ
リ−型真空蒸着装置を用いて、約２０００オングストロ
−ム厚さにトレンチ溝８の底面、側面にも形成し、凸部
上面高抵抗Ｎ型シリコン２とはショットキ接触面ｅを形
成する。
を述べる。高抵抗Ｎ型シリコン２に３Ωｃｍ ６μｍエ
ピタキシアルウエハを使用し、トレンチ溝８、深さ３μ
ｍ、幅１μｍのほぼ垂直溝形状を形成した凸部の幅は
１.８μｍとした。公知のイオン注入法にてボロン原子
を加速電圧４０ｋｅＶ、ド−ズ １×１０15原子で垂直
に打込み、その後、９５０℃で活性化熱処理することに
より、約０.５〜０.８μｍ深さ、表面濃度 ５〜１０×
１０18原子／ｃｍ3のＰ+領（４）域５をトレンチ溝８底
部に形成した。次に、凹部トレンチ溝８内面に、酸水素
炎によるパイロジェニックスチ−ム酸化膜ＳｉＯ2１０
を約２０００オングストロ−ム形成した。ホトレジスト
を塗布し、トレンチ溝８を埋めつくし、凸部上面にごく
薄い３０００オングストロ−ム以下のレジストしか残ら
ないようにして、凹部酸化膜１０を保護しておく。次
に、ＲＦ−ＲＥＡＣＴＩＶＥ ＩＯＮ ＥＴＣＨＥＲの
約２ＫＷ出力でＣＦ4ガスと少量のＯ2ガスで６０秒エッ
チングすると、凸部上面の薄いホトレジスト膜とＳｉＯ
2膜は除去される。同様に凹部底面の薄いＳｉＯ2膜も、
垂直イオンシャワ−によりエッチング除去し、Ｐ+層を露
出させる。次に、チタンショットキ−金属膜６をプラネタ
リ−型真空蒸着装置を用いて、約２０００オングストロ
−ム厚さにトレンチ溝８の底面、側面にも形成し、凸部
上面高抵抗Ｎ型シリコン２とはショットキ接触面ｅを形
成する。
【００１１】以上により得られた本発明装置は電子ポテ
ンシアル分布図を図２（ｂ）に示し、又、電気特性とし
てＪR−ＶR（逆漏れ電流−逆方向電圧）特性図４及びＪ
F−ＶF（順方向電流−順方向電圧）特性図５「本発明構
造」と図示するように改善されている。
ンシアル分布図を図２（ｂ）に示し、又、電気特性とし
てＪR−ＶR（逆漏れ電流−逆方向電圧）特性図４及びＪ
F−ＶF（順方向電流−順方向電圧）特性図５「本発明構
造」と図示するように改善されている。
【００１２】更に、図１の従来構造と図３の本発明構造
を空乏層領域の対比により説明する。図１の従来構造で
は零電圧バイアス時において、ショットキ接触面ｅとＰ
+層５接合から空乏層が伸びると、凸部上面と側面の角
の部分で、ショットキ接触接合の狭い空乏層とＰ+／Ｎ
接合の広い空乏層が接している。それにより、フェルミ
レベルを合わせるために、接合部の高抵抗Ｎ層２中の電
荷がはき出され、電荷中性条件を満たす距離まで空乏化
するが、この時、前記した狭い空乏層と広い空乏層がほ
とんど直交して連続性を保ち、ショットキ金属層６とＰ
+層５が同電位になっている条件下では、さらに各接合
がそれぞれの中性条件を満たすために空乏化した幅より
も、なおかつ、隣り合う空乏化領域間に電荷の再配置化
が起り、狭い空乏層はやや広い空乏層に、（５）又、広
い空乏層はやや狭い空乏層に変化する。特に、前記の角
の部分では、直交する電界ベクトルが重なり合うため、
合成ベクトルは大きくなり、空乏化の幅はさらに広くな
る。すなわち、Ｐ+／Ｎ接合の空乏層幅は、低いショッ
トキ接触接合の狭い空乏層に影響されて、狭くなってし
まう欠点がある。空乏層領域は電子ポテンシアルが高め
られている領域であるから、チャネル９中央部に高いポ
テンシアルを形成するには、チャネル幅ＷNを狭くする
ばかりでなく、Ｐ+／Ｎ接合から各々伸びる空乏層の広
さを広くすることも、高いポテンシアルの丘を高電圧化
でも保持するためには有効であるから、図１の従来構造
のように、ショットキ接触接合の空乏層とＰ+／Ｎ接合
の空乏層が空乏層領域１１のごとく連結していること
は、Ｐ+／Ｎ接合ではさまれたチャネル９領域に高いポ
テンシアルを保持しようとする目的に対しては最適構造
ではない。
を空乏層領域の対比により説明する。図１の従来構造で
は零電圧バイアス時において、ショットキ接触面ｅとＰ
+層５接合から空乏層が伸びると、凸部上面と側面の角
の部分で、ショットキ接触接合の狭い空乏層とＰ+／Ｎ
接合の広い空乏層が接している。それにより、フェルミ
レベルを合わせるために、接合部の高抵抗Ｎ層２中の電
荷がはき出され、電荷中性条件を満たす距離まで空乏化
するが、この時、前記した狭い空乏層と広い空乏層がほ
とんど直交して連続性を保ち、ショットキ金属層６とＰ
+層５が同電位になっている条件下では、さらに各接合
がそれぞれの中性条件を満たすために空乏化した幅より
も、なおかつ、隣り合う空乏化領域間に電荷の再配置化
が起り、狭い空乏層はやや広い空乏層に、（５）又、広
い空乏層はやや狭い空乏層に変化する。特に、前記の角
の部分では、直交する電界ベクトルが重なり合うため、
合成ベクトルは大きくなり、空乏化の幅はさらに広くな
る。すなわち、Ｐ+／Ｎ接合の空乏層幅は、低いショッ
トキ接触接合の狭い空乏層に影響されて、狭くなってし
まう欠点がある。空乏層領域は電子ポテンシアルが高め
られている領域であるから、チャネル９中央部に高いポ
テンシアルを形成するには、チャネル幅ＷNを狭くする
ばかりでなく、Ｐ+／Ｎ接合から各々伸びる空乏層の広
さを広くすることも、高いポテンシアルの丘を高電圧化
でも保持するためには有効であるから、図１の従来構造
のように、ショットキ接触接合の空乏層とＰ+／Ｎ接合
の空乏層が空乏層領域１１のごとく連結していること
は、Ｐ+／Ｎ接合ではさまれたチャネル９領域に高いポ
テンシアルを保持しようとする目的に対しては最適構造
ではない。
【００１３】一方、図３の本発明構造では、ショットキ
接触接合からの空乏層１２と、Ｐ+／Ｎ接合からの空乏層
１３が少なくとも、零電圧バイアス時に互に接しないよ
うにしているから、それら接合が独自に有する条件を満
たす空乏層がそれぞれに発達し、Ｐ+／Ｎ接合からのび
る空乏層は従来構造のように狭くならずチャネル９の電
子ポテンシアルは、図２（ｂ）のごとく、図２（ａ）に
比し高いポテンシアルとなり改善される。又、逆バイア
ス電圧がアノ−ドＡ、カソ−ドＣ間に印加されても、前
記現象は同じであるから、逆電圧バイアス時の高いポテ
ンシアルを保持する能力は高まる。
接触接合からの空乏層１２と、Ｐ+／Ｎ接合からの空乏層
１３が少なくとも、零電圧バイアス時に互に接しないよ
うにしているから、それら接合が独自に有する条件を満
たす空乏層がそれぞれに発達し、Ｐ+／Ｎ接合からのび
る空乏層は従来構造のように狭くならずチャネル９の電
子ポテンシアルは、図２（ｂ）のごとく、図２（ａ）に
比し高いポテンシアルとなり改善される。又、逆バイア
ス電圧がアノ−ドＡ、カソ−ドＣ間に印加されても、前
記現象は同じであるから、逆電圧バイアス時の高いポテ
ンシアルを保持する能力は高まる。
【００１４】又、図３の本発明構造では、凸部側壁部に
絶縁物層１０を形成しているので、絶縁物層１０ではさ
まれたチャネル９には空乏層が発達しない。従って、順
電圧バイアス時のチャネル電流は、従来構造のように順
方向空乏層での電流路制限がなく、幅広い電流路を確保
できるため、順方向電圧に対するチャネルシリ−ズ抵抗
が小となり順方向特性においても大幅な改善を達成し
た。
絶縁物層１０を形成しているので、絶縁物層１０ではさ
まれたチャネル９には空乏層が発達しない。従って、順
電圧バイアス時のチャネル電流は、従来構造のように順
方向空乏層での電流路制限がなく、幅広い電流路を確保
できるため、順方向電圧に対するチャネルシリ−ズ抵抗
が小となり順方向特性においても大幅な改善を達成し
た。
【００１５】（６）前記せる本発明の実施例について
は、本発明の要旨の範囲で種々の変形、付加、変換等の
変更をなし得るものである。例えば、凸部の機械的破損
を防止するため、凹部を適当な固体材料層で充填するこ
とも可能である。
は、本発明の要旨の範囲で種々の変形、付加、変換等の
変更をなし得るものである。例えば、凸部の機械的破損
を防止するため、凹部を適当な固体材料層で充填するこ
とも可能である。
【００１６】
【発明の効果】以上説明したように本発明により、順方
向において、チャネルシリ−ズ抵抗を増加させることな
く、逆方向において電子ポテンシアルを高く保持し、か
つ、逆漏れ電流の電圧依存性をなくして、高効率、高速
の整流用半導体装置を得ることが可能となり、電源機器
をはじめ、広い範囲に利用でき、産業上の効果、極めて
大なるものである。
向において、チャネルシリ−ズ抵抗を増加させることな
く、逆方向において電子ポテンシアルを高く保持し、か
つ、逆漏れ電流の電圧依存性をなくして、高効率、高速
の整流用半導体装置を得ることが可能となり、電源機器
をはじめ、広い範囲に利用でき、産業上の効果、極めて
大なるものである。
【図１】従来の整流用半導体装置の断面構造図である。
【図２】電子ポテンシアル分布図で、（ａ）は従来構造
のもの、（ｂ）は本発明構造のものである。
のもの、（ｂ）は本発明構造のものである。
【図３】本発明の１実施例の断面構造図である。
【図４】ＪR−ＶR（逆漏れ電流−逆方向電圧）特性図で
ある。
ある。
【図５】ＪF−ＶF（順方向電流−順方向電圧）特性図で
ある。
ある。
１ 低抵抗の一導電型半導体（例えばＮ+） ２ 一導電型半導体（例えば、Ｎ） ３ ガ−ドリング領域 ４ 絶縁膜 ５ 逆導電型半導体（例えばＰ+） （７）６ 金属層 ７ オ−ミック電極 ８ トレンチ溝の凹部 ９ チャネル １０ 絶縁物層 １１ 空乏層領域 １２ 第１の空乏層 １３ 第２の空乏層 Ａ アノ−ド Ｃ カソ−ド ｅ ショットキ接触面 θ 角度 Ｄ 深さ
フロントページの続き (56)参考文献 特開 平３−276762（ＪＰ，Ａ) 特開 平３−105975（ＪＰ，Ａ) 特開 平５−48081（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/872
Claims (1)
- 【請求項１】 複数のトレンチ溝を設けた一導電型半導
体表面の凸部上面にショットキ接触をする金属層を形成
し、凹部底部に逆導電型半導体領域を形成した整流用半
導体装置において、凸部側壁部に絶縁物層を形成し、か
つ、逆導電型半導体領域と凸部上面の金属層を同電位に
電気接続し、該金属層をアノ−ド、前記一導電型半導体
をカソ−ドとした少なくとも零電圧バイアス時に、前記
一導電型半導体側にのびる前記逆導電型半導体領域から
の空乏層と前記凸部上面のショットキ接触からの空乏層
がつながらないように構成したことを特徴とする整流用
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25053191A JP3076638B2 (ja) | 1991-09-03 | 1991-09-03 | 整流用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25053191A JP3076638B2 (ja) | 1991-09-03 | 1991-09-03 | 整流用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563184A JPH0563184A (ja) | 1993-03-12 |
| JP3076638B2 true JP3076638B2 (ja) | 2000-08-14 |
Family
ID=17209286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25053191A Expired - Fee Related JP3076638B2 (ja) | 1991-09-03 | 1991-09-03 | 整流用半導体装置 |
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|---|---|
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|---|---|---|---|---|
| JP3618517B2 (ja) | 1997-06-18 | 2005-02-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6252288B1 (en) * | 1999-01-19 | 2001-06-26 | Rockwell Science Center, Llc | High power trench-based rectifier with improved reverse breakdown characteristic |
| JP2001077379A (ja) * | 1999-09-03 | 2001-03-23 | Nippon Inter Electronics Corp | ショットキーバリア半導体装置 |
| JP4984345B2 (ja) * | 2000-06-21 | 2012-07-25 | 富士電機株式会社 | 半導体装置 |
| DE10235198B4 (de) | 2001-08-02 | 2011-08-11 | Fuji Electric Systems Co., Ltd. | Leistungs-Halbleitergleichrichter mit ringförmigen Gräben |
| DE102004053760A1 (de) * | 2004-11-08 | 2006-05-11 | Robert Bosch Gmbh | Halbleitereinrichtung und Verfahren für deren Herstellung |
| DE102004059640A1 (de) * | 2004-12-10 | 2006-06-22 | Robert Bosch Gmbh | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| CN103943666A (zh) * | 2013-01-17 | 2014-07-23 | 朱江 | 一种沟槽半导体装置及其制备方法 |
| JP7237772B2 (ja) * | 2019-08-20 | 2023-03-13 | 株式会社東芝 | 半導体装置 |
| CN113851525A (zh) * | 2021-09-18 | 2021-12-28 | 中山大学 | 一种GaN基沟槽金属氧化物肖特基势垒二极管及其制备方法 |
-
1991
- 1991-09-03 JP JP25053191A patent/JP3076638B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0563184A (ja) | 1993-03-12 |
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