CN103137684A - 一种具有绝缘层隔离的超结结构半导体晶片及其制备方法 - Google Patents

一种具有绝缘层隔离的超结结构半导体晶片及其制备方法 Download PDF

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Abstract

本发明公开了一种具有绝缘层隔离的超结结构的半导体晶片及其制备方法，工艺上较容易控制P型半导体和N型半导体区域的柱状结构，在PN结的结合面和隔离面易形成理想的垂直于半导体晶片结构，因此在加反向偏压发生电荷互补时，能够提供一种电场在耗尽层中较理想均匀扩展的超结半导体晶片，提高了器件电参数特性和可靠性。

Description

一种具有绝缘层隔离的超结结构半导体晶片及其制备方法
技术领域
本发明涉及到一种具有绝缘层隔离的超结结构半导体晶片，本发明还涉及一种具有绝缘层隔离的超结结构半导体晶片的制备方法。
背景技术
能实现高耐压和低导通电阻的半导体晶片结构为呈现柱状的P型半导体和N型半导体区域交替并排设置的结构，柱状的P型半导体和N型半导体垂直于晶片表面。通过将P型半导体和N型半导体的杂质浓度和宽度设定为希望值，在施加反向压降时能够实现高耐压。此种结构称作超结结构。
已知的超结结构半导体晶片结构和制造方法如下：
第一种，淀积一定厚度的N型外延层，设置掩模版注入P型杂质，退火形成P型导电层。然后反复重复上述工艺流程，形成交替配置P型半导体和N型半导体区域。此种超结结构的半导体晶片制作工艺繁琐，需要7次左右的光刻注入退火工艺，并且PN结面呈现波形，影响晶片的反向耐压特性。
第二种，通过在N型外延层中形成多个沟槽，进行P型杂质的倾斜离子注入退火从而设置P型柱状半导体区域，然后在P型柱状半导体区域之间埋入绝缘介质，得到超结结构。此种超结结构的半导体晶片注入工艺控制难度较大，易在垂直方向上形成不均匀的P型杂质浓度分布，从而影响到晶片耐压特性。，
第三种，进行N型外延层形成，刻蚀形成沟槽，然后进行P型外延层形成，刻蚀形成沟槽，再进行N型外延层形成，刻蚀形成沟槽，最后在沟槽内填充绝缘介质。此种超结结构的半导体晶片的制作工艺需要较多次各向异性干法刻蚀工艺来控制柱状的P型半导体和N型半导体区域分布，易影响柱状半导体结构形状，从而影响晶片耐压特性和可靠性。
发明内容
本发明针对上述问题提出，提供一种具有绝缘层隔离的超结结构半导体晶片及其制备方法。
一种具有绝缘层隔离的超结结构半导体晶片，其特征在于：包括：
衬底层，一种导电类型半导体材料；多个第一半导体层，相互分离设置在衬底层之上，为第一种导电类型半导体材料；多个第二半导体层，相互分离设置在衬底层之上，且与第一半导体层交替放置，为第二种导电类型半导体材料；垂直晶片方向上的一个或多个相互分离的绝缘介质层，位于第一半导体层与第二半导体层之间部分区域，为绝缘介质材料，为绝缘介质材料。
所述的具有绝缘层隔离的超结结构半导体晶片的制备方法，其特征在于：包括如下步骤：
在一种导电类型半导体材料衬底上形成第一种导电类型半导体材料外延层；在外延层中形成多个沟槽；在沟槽内壁表面形成绝缘介质层；进行各向异性腐蚀；通过定向外延层生长形成第二种导电类型半导体材料外延层；对表面进行平整化处理；多次重复进行半导体材料外延、形成多个沟槽、定向外延层生长和表面进行平整化处理工序。
本发明的具有绝缘层隔离的超结结构的半导体晶片，柱状的P型半导体和N型半导体区域由外延层构成，可以实现柱状的P型半导体和N型半导体区域的杂质浓度在垂直方向上均匀分布，P型半导体和N型半导体区域通过各向异性干法刻蚀工艺形成，工艺上较容易控制P型半导体和N型半导体区域的柱状结构，在PN结的结合面和隔离面易形成理想的垂直于半导体晶片结构，因此在加反向偏压发生电荷互补时，能够提供一种电场在耗尽层中较理想均匀扩展的超结半导体晶片，提高了晶片反向耐压特性和器件的可靠性。
本发明的具有绝缘层隔离的超结结构的半导体晶片的制备方法，可以使用较少次光刻工艺和各向异性干法刻蚀工艺实现器件的生产制造，生产工艺更简单，产品结构更紧凑，减少器件的生产周期，降低了器件的生产成本。此种制备方法可实现相对较窄的柱状P型半导体和N型半导体区域，从而可以对柱状P型半导体和N型半导体区域实现相对较高的杂质掺杂浓度，降低器件正向导通时的电阻，提高器件正向导通的电流密度。
附图说明
图1为本发明的具有绝缘层隔离的超结结构的半导体晶片的第一种剖面示意图。
图2为本发明的具有绝缘层隔离的超结结构的半导体晶片的第二种剖面示意图。
图3为本发明第一种和第二种实施方式工艺第一步的剖面示意图。
图4为本发明第一种和第二种实施方式工艺第二步的剖面示意图。
图5为本发明第一种和第二种实施方式工艺第三步的剖面示意图。
图6为本发明第一种和第二种实施方式工艺第六步的剖面示意图。
图7为本发明第一种和第二种实施方式工艺第七步的剖面示意图。
图8为本发明第一种和第二种实施方式工艺第九步的剖面示意图。
图9为本发明二种实施方式工艺第九步的剖面示意图。
其中，
1、衬底层；
2、N型半导体硅材料；
3、P型半导体硅材料；
4、硅材料氧化层；
5、氮化硅层。
具体实施方式
实施例1
图1为本发明的具有绝缘层隔离的超结结构的半导体晶片的一种剖面示意图，下面结合图1详细说明本发明的半导体装置。
一种具有绝缘层隔离的超结结构的半导体晶片，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E20cm-3；N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，宽度为2μm，厚度为10μm，磷原子的掺杂浓度为1E16cm-3；P型半导体硅材料3，位于N型半导体硅材料2之间，为N传导类型的半导体硅材料，宽度为2μm，厚度为10μm，硼原子的掺杂浓度为1E16cm-3；硅材料氧化层4，位于第一半导体层2和第二半导体层3之间，为半导体硅材料的氧化层。
其制作工艺包括如下步骤：
第一步，在衬底层1表面生长磷原子掺杂外延层，形成N型半导体硅材料2，，如图3所示，然后进行淀积氮化硅层5，通过光刻腐蚀工艺去除表面部分氮化硅层5，如图4所示；
第二步，通过各向异性干法刻蚀工艺，在N型半导体硅材料2中形成多个沟槽，如图5所示；
第三步，进行高温氧化，在沟槽内壁形成硅材料氧化层4，如图6所示；
第四步，进行硅材料氧化层4各向异性腐蚀，去除沟槽底部硅材料氧化层4，如图7所示；
第五步，通过定向外延层生长形成P型半导体硅材料3，进行P型半导体硅材料3半导体硅材料反刻蚀，如图8所示；
第六步，对表面进行平整化处理，磨抛的深度为露出N型半导体硅材料2，如图1所示。
实施例2
图2为本发明的具有绝缘层隔离的超结结构的半导体晶片的一种剖面示意图，下面结合图2详细说明本发明的半导体装置。
一种具有绝缘层隔离的超结结构的半导体晶片，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E20cm-3；N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，宽度为2μm，厚度为30μm，磷原子的掺杂浓度为1E16cm-3；P型半导体硅材料3，位于N型半导体硅材料2之间，为N传导类型的半导体硅材料，宽度为2μm，厚度为30μm，硼原子的掺杂浓度为1E16cm-3；多个分离的硅材料氧化层4，位于第一半导体层2和第二半导体层3之间，为半导体硅材料的氧化层。
其制作工艺包括如下步骤：
第一步，在衬底层1表面生长磷原子掺杂外延层，形成N型半导体硅材料2，，如图3所示，然后进行淀积氮化硅层5，通过光刻腐蚀工艺去除表面部分氮化硅层5，如图4所示；
第二步，通过各向异性干法刻蚀工艺，在N型半导体硅材料2中形成多个沟槽，如图5所示；
第三步，进行高温氧化，在沟槽内壁形成硅材料氧化层4，如图6所示；
第四步，进行硅材料氧化层4各向异性腐蚀，去除沟槽底部硅材料氧化层4，如图7所示；
第五步，通过定向外延层生长形成P型半导体硅材料3，进行P型半导体硅材料3半导体硅材料反刻蚀，如图8所示；
第六步，对表面进行平整化处理，磨抛的深度为露出N型半导体硅材料2，如图1所示；
第七步，重复进行上述第一步到第六步工艺，半导体装置如图9所示；
第八步，再次重复进行上述第一步到第六步工艺，半导体装置如图2所示。
本发明的具有具有绝缘层隔离的超结结构的半导体晶片，柱状的P型半导体硅材料3和N型半导体硅材料2区域由外延层构成，可以实现柱状的P型半导体和N型半导体区域的杂质浓度在垂直方向上均匀分布，P型半导体硅材料3和N型半导体硅材料2区域通过各向异性干法刻蚀工艺形成，工艺上较容易控制P型半导体硅材料3和N型半导体硅材料2区域的柱状结构，在PN结的结合面和隔离面易形成理想的垂直于半导体晶片结构，因此在加反向偏压发生电荷互补时，能够提供一种电场在耗尽层中均匀扩展的超结半导体晶片，提高了晶片反向耐压特性和器件的可靠性。
本发明的具有绝缘层隔离的超结结构的半导体晶片的制备方法，可以使用较少次光刻工艺和各向异性干法刻蚀工艺实现器件的生产制造，生产工艺更简单，产品结构更紧凑，减少器件的生产周期，降低了器件的生产成本。此种制备方法可实现相对较窄的柱状P型半导体和N型半导体区域，从而可以对柱状P型半导体和N型半导体区域实现相对较高的杂质掺杂浓度，降低器件正向导通时的电阻，提高器件正向导通的电流密度。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。

Claims (5)

1.一种具有绝缘层隔离的超结结构半导体晶片，其特征在于：包括：
衬底层，一种导电类型半导体材料；多个
第一半导体层，相互分离设置在衬底层之上，为第一种导电类型半导体材料；多个
第二半导体层，相互分离设置在衬底层之上，且与第一半导体层交替放置，为第二种导电类型半导体材料；垂直晶片方向上的一个或多个相互分离的
绝缘介质层，位于第一半导体层与第二半导体层之间部分区域，为绝缘介质材料。
2.如权利要求1所述的半导体晶片，其特征在于：所述的绝缘介质层与第一半导体层和第二半导体层都接触。
3.如权利要求1所述的半导体晶片，其特征在于：所述的第一半导体层和第二半导体层可以在绝缘介质层边缘相互接触。
4.如权利要求1所述的具有绝缘层隔离的超结结构半导体晶片的制备方法，其特征在于：包括如下步骤：
1)在一种导电类型半导体材料衬底上形成第一种导电类型半导体材料外延层；
2)在外延层中形成多个沟槽；
3)在沟槽内壁表面形成绝缘介质层；
4)进行各向异性腐蚀；
5)通过定向外延层生长形成第二种导电类型半导体材料外延层；
6)对表面进行平整化处理；
7)多次重复进行半导体材料外延、形成多个沟槽、定向外延层生长和表面进行平整化处理工序。
5.如权利要求4所述的制备方法，其特征在于：所述的外延层在垂直方向杂质浓度分布均匀。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201279B1 (en) * 1998-10-22 2001-03-13 Infineon Technologies Ag Semiconductor component having a small forward voltage and high blocking ability
US6590240B1 (en) * 1999-07-28 2003-07-08 Stmicroelectronics S.A. Method of manufacturing unipolar components
US20060131644A1 (en) * 2004-12-21 2006-06-22 Wataru Saito Power semiconductor device
CN101057340A (zh) * 2004-11-08 2007-10-17 罗伯特·博世有限公司 半导体装置及用于其制造的方法
CN101114670A (zh) * 2006-07-28 2008-01-30 松下电器产业株式会社 肖特基势垒半导体器件
US7602036B2 (en) * 2006-03-07 2009-10-13 International Rectifier Corporation Trench type Schottky rectifier with oxide mass in trench bottom
CN101803032A (zh) * 2007-09-21 2010-08-11 罗伯特·博世有限公司 半导体装置及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201279B1 (en) * 1998-10-22 2001-03-13 Infineon Technologies Ag Semiconductor component having a small forward voltage and high blocking ability
US6590240B1 (en) * 1999-07-28 2003-07-08 Stmicroelectronics S.A. Method of manufacturing unipolar components
CN101057340A (zh) * 2004-11-08 2007-10-17 罗伯特·博世有限公司 半导体装置及用于其制造的方法
US20060131644A1 (en) * 2004-12-21 2006-06-22 Wataru Saito Power semiconductor device
US7602036B2 (en) * 2006-03-07 2009-10-13 International Rectifier Corporation Trench type Schottky rectifier with oxide mass in trench bottom
CN101114670A (zh) * 2006-07-28 2008-01-30 松下电器产业株式会社 肖特基势垒半导体器件
CN101803032A (zh) * 2007-09-21 2010-08-11 罗伯特·博世有限公司 半导体装置及其制造方法

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