JP6657183B2 - 高ブレークダウンｎ型埋め込み層 - Google Patents

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Description

本願は、概して半導体デバイスに関し、更に特定して言えば、半導体デバイスにおける埋め込み層に関連する。
例示の半導体デバイスは、ｐ型基板におけるｎ型埋め込み層を含む。埋め込み層は、埋め込み層の上の基板における構成要素のための高電圧での隔離されたオペレーションを提供するために、８０ボルトを超える高電圧にバイアスされる。埋め込み層の底部表面において、ｐｎ接合が、好ましくない漏れ電流及び低ブレークダウンを示す。
記載される例において、半導体デバイスが、ｐ型の第１のエピタキシャル層の上であり、ｐ型の第２のエピタキシャル層の下の、ｎ型埋め込み層を有する。ｎ型埋め込み層は、重いｎ型ドーパントであるアンチモン及び／又はヒ素を、ｐ型の第１のエピタキシャル層に高ドーズ量及び低エネルギーで注入すること、及びより軽いｎ型ドーパントであるリンを、低ドーズ量及び高エネルギーで注入することにより形成される。熱駆動プロセスが、重いドーパント及びリン両方を拡散及び活性化する。重いドーパントは著しく拡散せず、埋め込み層のメイン層のための狭いプロファイルを有利に維持する。リンは、軽くドープされた層を、メイン層より下に数ミクロンの厚みに効果的に提供するように拡散する。
高電圧ｎ型埋め込み層を含む例示の半導体デバイスの断面である。
製造の連続的段階で示される、図１の半導体デバイスに類似する半導体デバイスの断面図である。 製造の連続的段階で示される、図１の半導体デバイスに類似する半導体デバイスの断面図である。 製造の連続的段階で示される、図１の半導体デバイスに類似する半導体デバイスの断面図である。 製造の連続的段階で示される、図１の半導体デバイスに類似する半導体デバイスの断面図である。 製造の連続的段階で示される、図１の半導体デバイスに類似する半導体デバイスの断面図である。 製造の連続的段階で示される、図１の半導体デバイスに類似する半導体デバイスの断面図である。
製造の連続的段階で示される、高電圧局地化ｎ型埋め込み層を含む別の例示の半導体デバイスの断面図である。 製造の連続的段階で示される、高電圧局地化ｎ型埋め込み層を含む別の例示の半導体デバイスの断面図である。 製造の連続的段階で示される、高電圧局地化ｎ型埋め込み層を含む別の例示の半導体デバイスの断面図である。 製造の連続的段階で示される、高電圧局地化ｎ型埋め込み層を含む別の例示の半導体デバイスの断面図である。 製造の連続的段階で示される、高電圧局地化ｎ型埋め込み層を含む別の例示の半導体デバイスの断面図である。 製造の連続的段階で示される、高電圧局地化ｎ型埋め込み層を含む別の例示の半導体デバイスの断面図である。
高電圧ｎ型埋め込み層を含む代替の例示の半導体デバイスの断面である。
下記の同時継続中の特許出願は、参照により本願に組み込まれる。
米国特許出願番号ＵＳ１４／５５５，２０９ 米国特許出願番号ＵＳ１４／５５５，３００ 米国特許出願番号ＵＳ１４／５５５，３５９
図１は、高電圧ｎ型埋め込み層を含む例示の半導体デバイスの断面である。半導体デバイス１００が基板１０２を有し、基板１０２は、単結晶シリコンなどの半導体材料の第１のエピタキシャル層１０４を含む。基板１０２はまた、第１のエピタキシャル層１０４上に配置される第２のエピタキシャル層１０６を含む。第２のエピタキシャル層１０６は、第１のエピタキシャル層１０４と同じ組成を有し得る半導体材料を含む。ｎ型埋め込み層１０８が、第１のエピタキシャル層１０４及び第２のエピタキシャル層１０６内へ延在して、第１のエピタキシャル層１０４と第２のエピタキシャル層１０６との間の境界において基板１０２内に配置される。ｎ型埋め込み層１０８のすぐ下の第１のエピタキシャル層１０４は、下部層１１０と称される。下部層１１０は、ｐ型であり、５Ωｃｍ〜１０Ωｃｍの抵抗率を有する。ｎ型埋め込み層１０８の上の第２のエピタキシャル層１０６は、上部層１１２と称される。上部層１１２は、ｐ型であり、５Ωｃｍ〜１０Ωｃｍの抵抗率を有する。
ｎ型埋め込み層１０８はメイン層１１４を含み、メイン層１１４は、第１のエピタキシャル層１０４内へ少なくとも１ミクロン及び第２のエピタキシャル層１０６内へ少なくとも１ミクロン延在して、第１のエピタキシャル層１０４と第２のエピタキシャル層１０６との間の境界に跨る。メイン層１１４は、５×１０１８ｃｍ−３より大きい平均ドーピング密度を有する。メイン層１１４におけるｎ型ドーパントの少なくとも５０パーセントがヒ素及び／又はアンチモンである。メイン層１１４の頂部表面１１６が、基板１０２の頂部表面１１８より少なくとも５ミクロン下である。メイン層１１４の頂部表面１１６は、基板１０２の頂部表面１１８より８ミクロン〜１２ミクロン下であってもよい。
ｎ型埋め込み層１０８は、メイン層１１４より下に少なくとも２ミクロン延在する軽くドープされた層１２０を含む。軽くドープされた層１２０は、下部層１１０の上の第１のエピタキシャル層１０４に配置される。軽くドープされた層１２０は、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３の平均ドーピング密度を有する。軽くドープされた層１２０におけるｎ型ドーパントの少なくとも９０パーセントがリンである。ｎ型埋め込み層１０８は、図１に示すように実質的に半導体デバイス１００全体に延在し得る。
半導体デバイス１００のオペレーションの間、ｎ型埋め込み層１０８は、下部層１１０より８０ボルト〜１１０ボルト高くバイアスされ得る。軽くドープされた層１２０を備えたｎ型埋め込み層１０８の構造は、ｎ型埋め込み層１０８と下部層１１０との間のｐｎ接合のブレークダウンを有利に避け得、所望の低レベルの漏れ電流を有利に提供し得る。また、メイン層１１４を備えたｎ型埋め込み層１０８の構造は、ｎ型埋め込み層１０８の上の上部層１１２における構成要素のための均一なバイアスを維持するために低シート抵抗を有利に提供する。
半導体デバイス１００はディープトレンチ構造１２２を含み得、ディープトレンチ構造１２２は、上部層１１２を介し、ｎ型埋め込み層１０８を介し、下部層１１０内へ延在する。ディープトレンチ構造１２２は、基板１０２の半導体材料に接する二酸化シリコンを含む誘電体ライナー１２４を含む。ディープトレンチ構造１２２はまた、誘電体ライナー１２４上の多結晶シリコン（ポリシリコンと称される）などの導電性充填材料１２６を含み得る。軽くドープされた層１２０を備えたｎ型埋め込み層１０８の構造は、誘電体ライナー１２４におけるｎ型埋め込み層１０８と下部層１１０との間のｐｎ接合のブレークダウンを避けるために特に有利である。ディープトレンチ構造１２２は、上部層１１２の部分１２８が、残りの上部層１１２からディープトレンチ構造１２２により電気的に隔離され、下部層１１０からｎ型埋め込み層１０８により電気的に隔離されるように、図１に示したような閉ループ構成を有し得る。上部層１１２の部分１２８における構成要素は、ディープトレンチ構造１２２の外側の残りの上部層１１２における構成要素に関連して有利に８５ボルト〜１１０ボルトで動作され得る。
図２Ａ〜図２Ｆは、製造の連続的段階で示される、図１の半導体デバイスに類似する半導体デバイスの断面図である。図２Ａを参照すると、半導体デバイス１００の製造が、第１のエピタキシャル層１０４で開始する。例えば、第１のエピタキシャル層１０４は、重くドープされた単結晶シリコンウエハ上のエピタキシャル層のスタックの頂部であり得る。第１のエピタキシャル層１０４は、５Ωｃｍ〜１０Ωｃｍの抵抗率を有するｐ型である。パッド酸化物１３０の層が、熱酸化などにより第１のエピタキシャル層１０４の上に形成される。
ｎ型ドーパント１３２が、第１の注入された層１３４を形成するために第１のエピタキシャル層１０４に注入される。ｎ型ドーパントは、ヒ素及び／又はアンチモンを少なくとも５０パーセント含む。この例の一つのバージョンにおいて、ｎ型ドーパント１３２は、図２Ａに示すように実質的に全てアンチモンであり得る。ｎ型ドーパント１３２は、１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２など、５×１０１４ｃｍ−２より大きいドーズ量で注入される。ｎ型ドーパント１３２におけるアンチモンは、５０ｋｅＶ未満のエネルギーで注入され得る。ｎ型ドーパント１３２におけるヒ素は、４０ｋｅＶ未満のエネルギーで注入され得る。
図２Ｂを参照すると、第１の注入された層１３４の下の第２の注入された層１３８を形成するために、リン１３６が第１のエピタキシャル層１０４に注入される。リン１３６は、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量で及び１００ｋｅＶを超えるエネルギーで注入される。
図２Ｃを参照すると、第１の熱駆動プロセス１４０が、第１のエピタキシャル層１０４を少なくとも３０分間１１５０℃〜１２２５℃の温度まで加熱する。第１の熱駆動プロセス１４０は、酸化雰囲気を備えたファーネスにおいて実施され得、これによりパッド酸化物１３０の層の厚みが増大される。第１の熱駆動プロセス１４０は、第１の注入された層１３４における注入されたｎ型ドーパント及び第２の注入された層１３８における注入されたリンを、第１のエピタキシャル層１０４内へ一層深く拡散させる。第２の注入された層１３８におけるリンは、第１の注入された層１３４におけるヒ素及びアンチモンより遠くまで第１のエピタキシャル層１０４内に拡散する。パッド酸化物１３０の層はその後、緩衝フッ化水素酸の希釈水溶液を用いるウェットエッチングになどにより取り除かれる。
図２Ｄを参照すると、エピタキシャルプロセスが、第１のエピタキシャル層１０４上に第２のエピタキシャル層１０６を成長させる。エピタキシャルプロセスは、シラン、ジクロロシラン、又はその他のシリコン含有反応物を用い得る。エピタキシャルプロセスの間、図２Ｃの第１の注入された層１３４におけるｎ型ドーパントは、第２のエピタキシャル層１０６に拡散して、ｎ型埋め込み層１０８のメイン層１１４を形成する。メイン層１１４は、第１のエピタキシャル層１０４と第２のエピタキシャル層１０６との間の境界に跨る。図２Ｃの第２の注入された層１３８におけるリンは、ｎ型埋め込み層１０８の軽くドープされた層１２０を形成する。エピタキシャルプロセスは、第２のエピタキシャル層１０６におけるｐ型ドーピングを提供するために、ボロン含有反応物（ジボランなど）を用い得る。代替として、エピタキシャルプロセスが完了した後、ｐ型ドーパント（ボロンなど）が、第２のエピタキシャル層１０６内に注入されてもよい。第１のエピタキシャル層１０４及び第２のエピタキシャル層１０６は、基板１０２の頂部を提供する。
図２Ｅを参照すると、第２の熱駆動プロセス１４２が、基板１０２を少なくとも１２０分間１１２５℃〜１２００℃の温度まで加熱する。第２の熱駆動プロセス１４２は、僅かな酸化雰囲気を備えたファーネスにおいて実施され得る。第２の熱駆動が完了すると、ｎ型埋め込み層１０８のメイン層１１４は、第１のエピタキシャル層１０４内へ少なくとも１ミクロン及び第２のエピタキシャル層１０６内へ少なくとも１ミクロン延在し、軽くドープされた層１２０は、メイン層１１４より下に少なくとも２ミクロン延在する。メイン層１１４における平均ドーピングは５×１０１８ｃｍ−３より大きい。軽くドープされた層１２０における平均ドーピングは、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３である。
図２Ｆを参照すると、図２Ｅの第２の熱駆動プロセス１４２の後、基板１０２においてディープトレンチをエッチングすることによりディープトレンチ構造１２２が形成され得る。誘電体ライナー１２４が、熱酸化、及びその後続く準大気圧（sub-atmospheric）化学気相成長（ＳＡＣＶＤ）プロセスによる二酸化シリコンの堆積により形成され得る。導電性充填材料１２６が、ポリシリコンのコンフォーマル層を堆積すること、及びその後、化学機械研磨（ＣＭＰ）プロセスなどによって基板の頂部表面の上からポリシリコンを取り除くことによって形成され得る。任意選択のｎ型の自己整合されたシンカー１４４が、ディープトレンチが部分的にエッチングされた後、第２のエピタキシャル層１０６にｎ型ドーパントを注入することにより、ディープトレンチ構造に隣接する第２のエピタキシャル層１０６において形成され得る。ｎ型の自己整合されたシンカー１４４は、ｎ型埋め込み層１０８への電気的接続を提供する。
図３Ａ〜図３Ｆは、製造の連続的段階で示される、高電圧局地化ｎ型埋め込み層を含む別の例示の半導体デバイスの断面図である。局地化ｎ型埋め込み層が、半導体デバイスの一部のみにわたって延在する。図３Ａを参照すると、半導体デバイス３００が、単結晶シリコンなどの半導体材料を含む第１のエピタキシャル層３０４上に形成される。第１のエピタキシャル層３０４は、５Ωｃｍ〜１０Ωｃｍの抵抗率を有するｐ型である。パッド酸化物３３０の層が、第１のエピタキシャル層３０４の上に形成される。この例では、局地化ｎ型埋め込み層３０８のためのエリアを露出させるために、パッド酸化物３３０の層の上に注入マスク３４６が形成される。注入マスク３４６は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得、又は、熱酸化又はプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスによって形成される二酸化シリコンなどのハードマスク材料を含み得る。注入マスク３４６におけるハードマスク材料は、高エネルギーでリンを注入した後の後続の注入マスク３４６の除去を有利に促進し得る。
第１の注入された層３３４を形成するために、注入マスク３４６により露出されたエリアを介して第１のエピタキシャル層３０４にｎ型ドーパント３３２が注入される。ｎ型ドーパントは、ヒ素及び／又はアンチモンを少なくとも５０パーセント含む。ｎ型ドーパント３３２は、１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２など、５×１０１４ｃｍ−２より大きいドーズ量で注入される。
図３Ｂを参照すると、第１の注入された層３３４の下に第２の注入された層３３８を形成するために、注入マスク３４６により露出されたエリアを介してリン３３６が第１のエピタキシャル層３０４に注入される。リン３３６は、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量で及び１００ｋｅＶを超えるエネルギーで注入される。フォトレジストなどの、注入マスク３４６における有機材料は、後続の第１の熱駆動プロセスの前に取り除かれる。
図３Ｃを参照すると、第１の熱駆動プロセス３４０が、図２Ｃを参照して説明したように、第１のエピタキシャル層３０４を少なくとも３０分間１１５０℃〜１２２５℃の温度まで加熱する。第１の熱駆動プロセス３４０は、第１の注入された層３３４における注入されたｎ型ドーパント及び第２の注入された層３３８における注入されたリンを、第１のエピタキシャル層３０４内へ一層深く拡散させる。第２の注入された層３３８におけるリンは、第１の注入された層３３４におけるヒ素及びアンチモンよりも第１のエピタキシャル層３０４内へ一層拡散する。注入マスク３４６（ある場合）及びパッド酸化物３３０の層は、その後取り除かれる。
図３Ｄを参照すると、半導体デバイス３００の基板３０２を提供するために、エピタキシャルプロセスが、第１のエピタキシャル層３０４上に第２のエピタキシャル層３０６を成長させる。エピタキシャルプロセスの間、図３Ｃの第１の注入された層３３４におけるｎ型ドーパントは、第２のエピタキシャル層３０６に拡散して、局地化ｎ型埋め込み層３０８のメイン層３１４を形成する。メイン層３１４は、第１のエピタキシャル層３０４と第２のエピタキシャル層３０６との間の境界に跨る。図３Ｃの第２の注入された層３３８におけるリンは、メイン層３１４の下に局地化ｎ型埋め込み層３０８の軽くドープされた層３２０を形成する。第２のエピタキシャル層３０６は、５Ωｃｍ〜１０Ωｃｍの抵抗率を有するｐ型である。ｎ型埋め込み層３０８のすぐ下の第１のエピタキシャル層３０４は、下部層３１０と称される。同様に、ｎ型埋め込み層３０８の上の第２のエピタキシャル層３０６は上部層３１２と称される。
図３Ｅを参照すると、第２の熱駆動プロセス３４２が、基板３０２を少なくとも１２０分間１１２５℃〜１２００℃の温度まで加熱する。第２の熱駆動が完了すると、局地化ｎ型埋め込み層３０８のメイン層３１４は、第１のエピタキシャル層３０４内に少なくとも１ミクロン及び第２のエピタキシャル層３０６内に少なくとも１ミクロン延在し、軽くドープされた層３２０は、メイン層３１４より下に少なくとも２ミクロン延在する。メイン層３１４の頂部表面３１６が、基板３０２の頂部表面３１８より少なくとも５ミクロン下にある。メイン層３１４の頂部表面３１６は、基板３０２の頂部表面３１８より８ミクロン〜１２ミクロン下とし得る。メイン層３１４における平均ドーピングは、５×１０１８ｃｍ−３より大きい。メイン層３１４におけるｎ型ドーパントの少なくとも５０パーセントが、ヒ素及び／又はアンチモンである。
軽くドープされた層３２０は、メイン層３１４より下に少なくとも２ミクロン延在する。軽くドープされた層３２０における平均ドーピングは、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３である。軽くドープされた層３２０におけるｎ型ドーパントの少なくとも９０パーセントがリンである。
図３Ｆを参照すると、ｎ型シンカー３４８が、局地化ｎ型埋め込み層３０８まで下に延在して、第２のエピタキシャル層３０６に形成される。ｎ型シンカー３４８は、残りの上部層３１２から上部層３１２の部分３２８を隔離するように、閉ループ構成を有し得る。局地化ｎ型埋め込み層３０８は、上部層３１２の部分３２８を下部層３１０から隔離する。メイン層３１４及び軽くドープされた層３２０を備えた局地化ｎ型埋め込み層３０８の構造は、局地化ｎ型埋め込み層３０８における低シート抵抗を有利に提供し得、一方、漏れ電流を低減し、局地化ｎ型埋め込み層３０８と下部層３１０との間のｐｎ接合のブレークダウンを防止する。
図４は、高電圧ｎ型埋め込み層を含む代替の例示の半導体デバイスの断面である。半導体デバイス４００が基板４０２を有し、基板４０２は、単結晶シリコンなどのｐ型半導体材料の第１のエピタキシャル層４０４を含む。基板４０２はまた、第１のエピタキシャル層４０４上に配置される第２のエピタキシャル層４０６を含む。第２のエピタキシャル層４０６は、第１のエピタキシャル層４０４と同じ組成を有し得るｐ型半導体材料を含む。ｎ型埋め込み層４０８が、第１のエピタキシャル層４０４及び第２のエピタキシャル層４０６内へ延在して、第１のエピタキシャル層４０４と第２のエピタキシャル層４０６との間の境界において基板４０２内に配置される。ｎ型埋め込み層４０８のすぐ下の第１のエピタキシャル層４０４は、下部層４１０と称される。下部層４１０は、ｐ型であり、５Ωｃｍ〜１０Ωｃｍの抵抗率を有する。ｎ型埋め込み層４０８の上の第２のエピタキシャル層４０６は、上部層４１２と称される。上部層４１２は、ｐ型であり、５Ωｃｍ〜１０Ωｃｍの抵抗率を有する。
ｎ型埋め込み層４０８は、第１のエピタキシャル層４０４内へ少なくとも１ミクロン及び第２のエピタキシャル層４０６内へ少なくとも１ミクロン延在して、第１のエピタキシャル層４０４と第２のエピタキシャル層４０６との間の境界に跨るメイン層４１４を含む。メイン層４１４は、５×１０１８ｃｍ−３より大きい平均ドーピング密度を有する。メイン層４１４の頂部表面４１６が、基板４０２の頂部表面４１８より少なくとも５ミクロン下にある。メイン層４１４の頂部表面４１６は、基板４０２の頂部表面４１８より８ミクロン〜１２ミクロン下とし得る。ｎ型埋め込み層４０８は、メイン層４１４より少なくとも２ミクロン下に延在する軽くドープされた層４２０を含む。軽くドープされた層４２０は、下部層４１０の上の第１のエピタキシャル層４０４に配置される。軽くドープされた層４２０は、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３の平均ドーピング密度を有する。ｎ型埋め込み層４０８は、本明細書における例の任意のものに記載されるように形成され得る。
一つ又は複数のディープトレンチ構造４２２が、埋め込み層４０８より下に下部層４１０内に延在して、基板４０２内に配置される。ディープトレンチ構造４２２は、基板４０２に接する誘電体ライナー４２４を含む。ディープトレンチ構造４２２は、誘電体ライナー４２４上の導電性トレンチ充填材料４２６を含む。この例では、誘電体ライナー４２４は、ディープトレンチ構造４２２の底部４５０において取り除かれ、トレンチ充填材料４２６は基板４０２まで延在して、ｐ型コンタクト領域４５２を介する基板４０２への電気的接続を成す。コンタクト領域４５２、及び、各ディープトレンチ構造４２２の底部４５０における誘電体ライナー４２４を取り除く方法は、出願番号ＵＳ１４／５５５，３５９に記載されるように成され得、この出願は参照により本願に組み込まれる。
この例では、トレンチ充填材料４２６は、ディープトレンチ構造４２２の底部４５０まで延在する、誘電体ライナー４２４上に配置されるポリシリコン４５４の第１の層を含む。ポリシリコン４５６の第２の層が、ポリシリコン４５４の第１の層上に配置される。ドーパントが、少なくとも１×１０１８ｃｍ−３の平均ドーピング密度で、ポリシリコン４５４の第１の層及びポリシリコン４５６の第２の層に分布される。トレンチ充填材料４２６は出願番号ＵＳ１４／５５５，３００に記載されるように形成され得、この出願は参照により本願に組み込まれる。
ｎ型の自己整合されたシンカー４４４が、ディープトレンチ構造４２２に隣接し、埋め込み層４０８まで延在して、上部層４１２内に配置される。自己整合されたシンカー４４４は、埋め込み層４０８への電気的接続を提供する。自己整合されたシンカー４４４は、参照により本願に組み込まれる出願番号ＵＳ１４／５５５，２０９に記載されるように形成され得る。
図面は一定の縮尺で描いてはいない。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

Claims (23)

  1. 半導体デバイスであって、
    ｐ型半導体材料を含む基板と、
    前記基板に配置されるｎ型埋め込み層であって、
    アンチモンとヒ素とそれらの組み合わせとから成るグループから選択されるドーパントでの第１のドーピング濃度を有し、前記基板の頂部表面より下に埋め込み頂部表面を有する、メイン層と、
    前記メイン層の下に位置し、前記第１のドーピング濃度よりも低い第２のドーピング濃度を有する、軽くドープされた層と、
    を含む、前記ｎ型埋め込み層と、
    前記基板を介して貫通することなく前記基板の下部層に達するように前記ｎ型埋め込み層を介して延在するディープトレンチ構造であって、前記ディープトレンチ構造の底部部分を覆って前記基板に接する誘電体ライナーを含む、前記ディープトレンチ構造と、
    前記基板の前記頂部表面から延在して前記ディープトレンチ構造と前記ｎ型埋め込み層の前記埋め込み頂部表面とに隣接する、ｎ型の自己整合されたシンカーと、
    を含む、半導体デバイス。
  2. 請求項１に記載の半導体デバイスであって、
    前記ｐ型半導体材料が、５Ωｃｍ〜１０Ωｃｍの抵抗率を有する、半導体デバイス。
  3. 請求項１に記載の半導体デバイスであって、
    前記メイン層におけるｎ型ドーパントの少なくとも５０パーセントがアンチモンである、半導体デバイス。
  4. 請求項１に記載の半導体デバイスであって、
    前記ディープトレンチ構造が、前記基板の前記頂部表面に定義される閉ループ構成を含む、半導体デバイス。
  5. 請求項１に記載の半導体デバイスであって、
    前記ｎ型の自己整合されたシンカーが、前記ｎ型埋め込み層の前記埋め込み頂部表面まで延在し、閉ループ構成を有する、半導体デバイス。
  6. 請求項１に記載の半導体デバイスであって、
    前記第１のドーピング濃度が５×１０１８ｃｍ−３よりも大きく、前記第２のドーピング濃度が１×１０１６ｃｍ−３から１０×１０１７ｃｍ−３までの範囲である、半導体デバイス。
  7. 請求項１に記載の半導体デバイスであって、
    前記第１のドーピング濃度が前記第２のドーピング濃度よりも少なくとも５０倍大きい、半導体デバイス。
  8. 請求項１に記載の半導体デバイスであって、
    前記ｎ型埋め込み層に結合される電極であって、前記ｎ型埋め込み層を８０ボルトと１１０ボルトの間にバイアスするように構成される、前記電極を更に含む、半導体デバイス。
  9. 半導体デバイスであって、
    第１の導電型の第１のドーパントを含む第１の半導体層と、
    前記第１の半導体層の上に位置する第２の半導体層であって、前記第１の導電型の第２のドーパントを含み、前記第１の半導体層から離れて面する頂部表面を有する、前記第２の半導体層と、
    前記第１の半導体層と前記第２の半導体層との間に位置する埋め込み層であって、
    前記第１の半導体層内の第１の埋め込み層であって、前記第１の半導体層に隣接し、前記第１の導電型と反対の第２の導電型の第３のドーパントを含み、第１のドーピング濃度を有する、前記第１の埋め込み層と、
    前記第１の埋め込み層上に位置する第２の埋め込み層であって、前記第２の半導体層に隣接し、前記第１のドーピング濃度よりも高い第２のドーピング濃度で前記第２の導電型の第４のドーパントを含む、前記第２の埋め込み層と、
    を有する、前記埋め込み層と、
    を含む、半導体デバイス。
  10. 請求項９に記載の半導体デバイスであって、
    前記第２の埋め込み層が、前記第１の半導体層内と前記第２の半導体層内とに延在する、半導体デバイス。
  11. 請求項９に記載の半導体デバイスであって、
    前記第２の埋め込み層が、前記第２の半導体層内に位置する頂部層と、前記第１の半導体層内に位置して前記頂部層に隣接する底部層とを含む、半導体デバイス。
  12. 請求項９に記載の半導体デバイスであって、
    前記第１の半導体層を介して貫通することなしに前記第１の半導体層に達するように前記第２の半導体層の前記頂部表面から前記埋め込み層を介して延在するディープトレンチ構造であって、前記ディープトレンチ構造の底部部分を覆って前記第１の半導体層に接する誘電体ライナーを含む、前記ディープトレンチ構造を更に含む、半導体デバイス。
  13. 請求項９に記載の半導体デバイスであって、
    前記第２の半導体層から前記埋め込み層に延在し、閉ループ構造を有するシンカーを更に含む、半導体デバイス。
  14. 半導体デバイスを形成する方法であって、
    ｐ型半導体材料を含む基板の第１のエピタキシャル層を提供することと、
    第１の注入層を形成するために、第１のｎ型ドーパントを第１のドーズ量で前記基板に注入することと、
    第２の注入層を形成するために、第２のｎ型ドーパントを前記第１のドーズ量よりも少ない第２のドーズ量で１００ｋｅＶを上回るエネルギーで前記基板に注入することと、
    前記基板にｐ型エピタキシャル層を定義し、前記ｐ型エピタキシャル層の上に位置するｎ型埋め込み層を形成するために、少なくとも３０分間の１１５０℃〜１２２５℃の温度での第１の熱駆動プロセスにおいて、前記基板を加熱することと、
    を含み、
    前記ｎ型埋め込み層が、
    第１のドーピング濃度と前記基板の頂部表面より下の埋め込み頂部表面とを有するメイン層と、
    前記ｐ型エピタキシャル層より上で前記メイン層より下に位置し、前記第１のドーピング濃度よりも低い第２のドーピング濃度を有する、軽くドープされた層と、
    を含む、方法。
  15. 請求項１４に記載の方法であって、
    前記ｐ型エピタキシャル層における前記ｐ型半導体材料が、５Ωｃｍ〜１０Ωｃｍの抵抗率を有する、方法。
  16. 請求項１４に記載の方法であって、
    前記第１のｎ型ドーパントが、アンチモンを含み、５×１０１４ｃｍ−２より大きい前記第１のドーズ量で注入される、方法。
  17. 請求項１４に記載の方法であって、
    前記第２のｎ型ドーパントが、リンを含み、前記基板にわたって注入される、方法。
  18. 請求項１４に記載の方法であって、
    前記ｎ型埋め込み層が局地化されたｎ型埋め込み層を含むように、前記第２のｎ型ドーパントが、リンを含み、注入マスクにより露出されたエリアを介して前記基板に注入される、方法。
  19. 請求項１４に記載の方法であって、
    前記ｐ型エピタキシャル層が形成された後に、少なくとも１２０分間の１１２５℃〜１２００℃の温度での第２の熱駆動プロセスにおいて、前記基板を加熱することを更に含む、方法。
  20. 請求項１４に記載の方法であって、
    前記基板を介して貫通することなしに前記ｐ型エピタキシャル層に達するように、前記ｎ型埋め込み層を介して前記基板の前記頂部表面から延在する、前記基板におけるディープトレンチを形成することと、
    前記ディープトレンチの底部部分を覆い、前記基板に接する誘電体ライナーを形成することと、
    を更に含む、方法。
  21. 請求項２０に記載の方法であって、
    前記ディープトレンチが、前記基板の前記頂部表面に定義される閉ループ構成を含む、方法。
  22. 請求項２０に記載の方法であって、
    前記ｎ型埋め込み層の前記埋め込み頂部表面に隣接する、前記基板におけるｎ型の自己整合されたシンカーを形成するように、前記ディープトレンチが形成された後に、前記ディープトレンチに近接する前記基板に第３のｎ型ドーパントを注入することを更に含む、方法。
  23. 請求項１４に記載の方法であって、
    前記ｎ型埋め込み層の前記埋め込み頂部表面まで延在し、閉ループ構成を有する、前記基板におけるｎ型シンカーを形成することを更に含む、方法。
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