CN118041270A - 半导体结构的制备方法、半导体结构及电子设备 - Google Patents

半导体结构的制备方法、半导体结构及电子设备 Download PDF

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CN118041270A CN202211380672.0A CN202211380672A CN118041270A CN 118041270 A CN118041270 A CN 118041270A CN 202211380672 A CN202211380672 A CN 202211380672A CN 118041270 A CN118041270 A CN 118041270A
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Abstract

本申请提供一种半导体结构的制备方法、半导体结构及电子设备，用于解决半导体结构的温度稳定性差的技术问题，该半导体结构的制备方法包括：在衬底上刻蚀形成第一空腔；在第一空腔中通过外延生长工艺形成重掺杂单晶硅，衬底和第一空腔中的重掺杂单晶硅形成掺杂硅层；其中，重掺杂单晶硅的掺杂浓度大于掺杂硅层中其它区域的掺杂浓度；去除掩膜结构和位于第一空腔外的重掺杂单晶硅，以形成具有平整表面的衬底；将衬底倒置后和具有第二空腔的下硅帽键合，并去除至少部分衬底，以形成平整表面；第二空腔沿厚度方向在衬底上的投影与重掺杂单晶硅在衬底上的投影至少有部分重叠；去除至少部分衬底。本申请能够提升半导体结构的频率温度稳定性。

Description

半导体结构的制备方法、半导体结构及电子设备
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种半导体结构的制备方法、半导体结构及电子设备。
背景技术
压电MEMS(Micro-Electro-Mechanical System，微机电系统)硅谐振器是一种以硅为谐振主体，并利用压电薄膜的压电效应进行机械驱动及电信号检测的MEMS谐振器，这类器件在加工过程中需要将器件部分的硅薄膜悬空，因此，这类器件通常采用带预置空腔的绝缘体上硅(Cavity Silicon-on-Insulator，简称CSOI)衬底制作。
相关技术中，采用CSOI硅片制备压电硅谐振器的方法为：在CSOI上依次沉积并图形化下电极、压电层、上电极，随后将谐振器自由端的顶硅层刻蚀掉使谐振器释放，形成悬空结构，最后用键合上硅帽的方式进行封装。为了使谐振器具有良好的频率温度稳定性(例如：在温度范围-55℃到125摄氏度内，谐振器的频率温度漂移在±20ppm以内)，CSOI的顶硅层需要是具有一定掺杂浓度的N型(掺杂剂为磷、砷、锑等)或P型(掺杂剂为硼、铟、镓等)掺杂硅，其掺杂浓度一般大于1019cm-3以上，甚至大于1020cm-3以上。而制造CSOI时，其顶硅层通常来自普通晶圆的键合减薄或SOI晶圆顶硅层的键合转移，其掺杂方式包括CZ生长(直拉法)晶片原位掺杂的方式和离子扩散注入的方式。
然而，通过上述制备方法制备出的半导体结构存在频率温度稳定性差、以及片内、片间、批次内、批次间频率温度特性均一性差的技术问题。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构的制备方法、半导体结构及电子设备，能够提高半导体结构中的掺杂浓度，实现掺杂浓度从1019cm-3到1021cm-3范围内的精确控制，从而提高半导体结构的频率温度稳定性，减小掺杂浓度在片内、片间、批次内、批次间的波动，提高半导体结构频率温度特性的均一性。
为了实现上述目的，本申请实施例提供如下技术方案：
本申请实施例的第一方面提供一种半导体结构的制备方法，其包括：
通过掩模结构在衬底上刻蚀形成第一空腔；
在所述第一空腔中通过外延生长工艺形成重掺杂单晶硅，具有第一空腔的所述衬底和所述第一空腔中的重掺杂单晶硅形成掺杂硅层；其中，所述重掺杂单晶硅的掺杂浓度大于掺杂硅层中其它区域的掺杂浓度；
去除所述掩模结构和位于所述第一空腔外的所述重掺杂单晶硅，以形成具有平整表面的衬底。
将衬底倒置后和具有第二空腔的下硅帽键合，并去除至少部分衬底，以形成平整表面；其中，所述第二空腔沿厚度方向在衬底上的投影与所述重掺杂单晶硅在所述衬底上的投影至少有部分重叠。
在一些实施例中，所述通过掩模结构在衬底刻蚀形成第一空腔之前，还包括：
在所述衬底上沉积掩模层；
对所述掩模层图形化，以形成所述掩模结构。
在一些实施例中，所述掩模层为二氧化硅层。
在一些实施例中，所述通过掩模结构在衬底上刻蚀形成第一空腔，具体包括：
通过各向同性方式刻蚀形成第一空腔。
在一些实施例中，所述通过掩模结构在衬底上刻蚀形成第一空腔，具体包括：
通过各向异性方式刻蚀形成第一空腔。
在一些实施例中，所述在所述第一空腔中通过外延生长工艺形成重掺杂单晶硅，具体包括：
在所述第一空腔中通过外延生长方式形成重掺杂单晶硅，而在所述掩模结构上不外延生长所述重掺杂单晶硅。
在一些实施例中，所述去除所述掩模结构和位于所述第一空腔外的重掺杂单晶硅，具体包括：
通过湿法刻蚀和化学机械抛光方式去除所述掩模结构和位于所述第一空腔外的重掺杂单晶硅。
在一些实施例中，所述衬底以及通过外延生长方式形成的所述重掺杂单晶硅的掺杂类型不同。
在一些实施例中，所述衬底以及通过外延生长方式形成的所述重掺杂单晶硅的掺杂类型相同，且具有不同的掺杂杂质和/或掺杂浓度。
在一些实施例中，所述在所述第一空腔中通过外延生长方式形成重掺杂的单晶硅，具体包括：
在所述第一空腔中形成掺杂浓度随生长厚度而变化的所述重掺杂单晶硅。
在一些实施例中，所述重掺杂单晶硅具有至少两个沿生长厚度方向层叠设置的子单晶硅层，不同所述子单晶硅层具有不同的掺杂浓度。
在一些实施例中，各所述子单晶硅层的掺杂浓度随所述生长厚度方向由大到小依次排列。
在一些实施例中，所述子单晶硅层的掺杂浓度随生长厚度而连续变化。
在一些实施例中，所述重掺杂单晶硅的掺杂浓度大于1019cm-3；或者，至少一个所述子单晶硅层的掺杂浓度大于1019cm-3。
在一些实施例中，所述重掺杂单晶硅的掺杂浓度大于1020cm-3；或者，至少一个所述子单晶硅层的掺杂浓度大于1020cm-3。
在一些实施例中，所述衬底为单晶硅衬底或多晶硅衬底。
在一些实施例中，所述衬底为SOI衬底，所述第一空腔形成于所述SOI衬底的顶硅层。
在一些实施例中，所述通过掩模结构在衬底上刻蚀形成第一空腔，具体包括：
在所述顶硅层上刻蚀形成第一空腔，并在所述第一空腔的腔底保留一部分顶硅层形成种子层。
在一些实施例中，去除至少部分衬底，以使所述衬底的表面与所述重掺杂单晶硅的表面平齐。
在一些实施例中，去除至少部分所述衬底之后，还包括：在所述掺杂硅层的表面形成半导体器件，并将上硅帽键合至所述半导体器件。
在一些实施例中，所述将所述衬底倒装后和具有第二空腔的下硅帽键合，具体包括：将所述衬底倒装后，和具有所述第二空腔的下硅帽直接键合，或者，在所述衬底和下硅帽中的至少一个衬底的表面形成热氧层，再进行键合。
本申请实施例第二方面还提供一种半导体结构，包括：
衬底，具有第一空腔，所述第一空腔的至少部分上方具有重掺杂单晶硅，所述衬底和所述重掺杂单晶硅共同形成为掺杂硅层；其中，所述重掺杂单晶硅的表面与所述掺杂硅层的表面平齐，且所述重掺杂单晶硅的掺杂浓度大于掺杂硅层中其它区域的掺杂浓度；
下硅帽，具有第二空腔，所述重掺杂单晶硅背离所述第一空腔的底面的表面与所述下硅帽具有第二空腔的一侧的表面键合，且所述第二空腔沿厚度方向在所述衬底上的投影与所述重掺杂单晶硅在所述衬底上的投影至少有部分重叠。
在一些实施例中，所述重掺杂单晶硅与所述第一空腔的侧壁接触的表面为球面或弧形面；其中，所述重掺杂单晶硅与所述第一空腔的底面接触的表面在所述第一空腔内的投影面积，小于所述重掺杂单晶硅背离所述衬底的表面在所述第一空腔内的投影面积。
在一些实施例中，所述衬底和所述重掺杂单晶硅的类型不同。
在一些实施例中，所述衬底为N型掺杂硅，所述重掺杂单晶硅为P型掺杂硅；或者，
所述衬底为P型掺杂硅，所述重掺杂单晶硅为N型掺杂硅。
在一些实施例中，所述衬底和所述重掺杂单晶硅的掺杂类型相同，所述衬底和所述重掺杂单晶硅具有不同的掺杂杂质和/或掺杂浓度。
在一些实施例中，所述重掺杂单晶硅的掺杂浓度随生长厚度而变化。
在一些实施例中，所述重掺杂单晶硅具有至少两个沿生长厚度方向层叠设置的子单晶硅层，不同所述子单晶硅层具有不同的掺杂浓度。
在一些实施例中，各所述子单晶硅层的掺杂浓度随所述生长厚度方向由大到小依次排列。
在一些实施例中，所述重掺杂单晶硅的掺杂浓度随生长厚度而连续变化。
在一些实施例中，所述重掺杂单晶硅的掺杂浓度大于1019cm-3。
在一些实施例中，所述半导体结构包括在所述掺杂硅层表面依次层叠设置的底电极、压电层和顶电极。
在一些实施例中，还包括：
下硅帽，和所述衬底键合，且所述下硅帽具有第二空腔；
半导体器件，形成于所述掺杂硅层表面；
上硅帽，键合于所述半导体结构上。
在一些实施例中，所述上硅帽包括基底、贯穿所述基底的导电通孔，所述上硅帽背离所述半导体结构的一侧设置有与所述导电通孔电连接的金属引脚，所述基底面向所述半导体器件的一侧还设置有吸气剂层，所述导电通孔、所述金属引脚与所述基底之间还设置有绝缘层。
在一些实施例中，所述重掺杂单晶硅面向所述第一空腔的底面的一侧的表面暴露于所述掺杂硅层的表面。
在一些实施例中，所述掺杂硅层覆盖所述重掺杂单晶硅面向所述第一空腔的底面的一侧的表面。
本申请实施例的第三方面提供一种电子设备，包括上述实施例提供的半导体结构。
本申请实施例提供的半导体结构的制备方法，包括：通过掩模结构在衬底上刻蚀形成第一空腔；在第一空腔中通过外延生长工艺形成重掺杂单晶硅，具有第一空腔的衬底和第一空腔中的重掺杂单晶硅形成掺杂硅层；其中，重掺杂单晶硅的掺杂浓度大于掺杂硅层中其它区域的掺杂浓度；去除掩模结构和位于第一空腔外的重掺杂单晶硅，以形成具有平整表面的衬底；将衬底倒置后和具有第二空腔的下硅帽键合，并去除至少部分衬底，以形成平整表面；其中，第二空腔沿厚度方向在衬底上的投影与重掺杂单晶硅在衬底上的投影至少有部分重叠。上述方案中，通过在衬底上刻蚀第一空腔，然后在第一空腔中通过外延生长的方式形成重掺杂单晶硅，这样，可以节省制备时间，降低制备成本；另外，在通过外延生长方式形成重掺杂单晶硅时是在第一空腔的原位进行的，即只在需要温度补偿的区域进行掺杂，这样能够控制掺杂浓度的精确性的同时，能够提高半导体结构的温度稳定性，从而能够提高半导体结构的良率，且能够提高半导体结构抗静电释放的效果。
本申请的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的半导体结构的制备方法的流程示意图；
图2为本申请实施例提供的半导体结构中衬底为SOI衬底的结构示意图；
图3为在图2的基础上设置掩膜层的结构示意图；
图4为将图3中的掩膜层图案化后形成掩膜结构的结构示意图；
图5为在图4的基础上形成第一空腔的结构示意图；
图6为图5中A处的局部放大图；
图7为在图4的基础上形成第一空腔的另一种结构示意图；
图8为在图5的基础上在第一空腔内形成重掺杂单晶硅的结构示意图；
图9为去除图8中的掩膜结构和位于第一空腔外的重掺杂单晶硅的结构示意图；
图10为将图9的结构倒装后与具有第二空腔的下硅帽键合的一种结构示意图；
图11为将图9的结构倒装后与具有第二空腔的下硅帽键合的另一种结构示意图；
图12为将图9的结构倒装后与具有第二空腔的下硅帽键合的另一种结构示意图；
图13为图10中去除部分衬底并暴露重掺杂单晶硅的结构示意图；
图14为在图13的基础上形成半导体结构的一种结构示意图；
图15为在图13的基础上形成半导体结构的另一种结构示意图；
图16为在图14的基础上将上硅帽键合至半导体结构的结构示意图；
图17为在第一空腔中形成的单晶硅的掺杂浓度从底层至顶层逐渐变化的结构示意图；
图18为在第一空腔中形成的掺杂浓度各不相同的多个子单晶层的结构示意图；
图19为本申请实施例提供的半导体结构中的第一空腔内设置有种子层的结构示意图；
图20为本申请实施例提供的半导体结构中衬底为单晶硅或多晶硅的结构示意图；
图21为在图20的基础上形成掩膜层的结构示意图；
图22为在图21的基础上形成第一空腔的结构示意图；
图23为在图22的基础上在第一空腔中形成重掺杂单晶硅的结构示意图。
附图标记：
100-衬底；101-底硅层；102-氧埋层；103-顶硅层；104-掩膜层；
1041-掩膜结构；105-重掺杂单晶硅；106-第一键合层；
110-第一空腔；120-种子层；200-下硅帽；201-第二空腔；
202-第二键合层；300-半导体器件；301-底电极；302-压电层；
303-顶电极；304-电连接结构；305-绝缘层；306-钝化层；
400-上硅帽；401-基底；402-导电通孔；403-吸气剂层；404-金属引脚；
405-第三空腔。
具体实施方式
正如背景技术中所述，采用CSOI硅片制备压电硅谐振器的方法为：在CSOI上依次沉积并图形化下电极、压电层、上电极，随后将谐振器自由端的顶硅层刻蚀掉使谐振器释放，形成悬空结构，最后用键合上硅帽的方式进行封装。为了使谐振器具有良好的频率温度稳定性(例如：在温度范围-55℃到125摄氏度内，谐振器的频率温度漂移在±20ppm以内)，CSOI的顶硅层需要是具有一定掺杂浓度的N型(掺杂剂为磷、砷、锑等)或P型(掺杂剂为硼、铟、镓等)掺杂硅，其掺杂浓度一般大于1019cm-3以上，甚至大于1020cm-3以上。而制造CSOI时，其顶硅层通常来自普通晶圆的键合减薄或SOI晶圆顶硅层的键合转移，其掺杂方式包括CZ生长(直拉法)晶片原位掺杂的方式和离子扩散注入的方式。
然而，这两种掺杂方式都具有一定的局限性，CZ生长晶片原位掺杂的方式易受到掺杂浓度的限制，一般掺杂浓度难以达到1x1019cm-3以上，且掺杂浓度越大，其掺杂精度越低，从而导致片间掺杂浓度的一致性较差；而离子扩散注入的掺杂方式很难实现较厚硅片(几十微米)的均匀掺杂，且掺杂浓度越高，可掺杂的硅层厚度越小，同时重度掺杂的硅片会使晶格畸变，产生应变，导致晶圆弯曲，阻碍晶圆的进一步加工；因此，采用离子扩散注入方式得到的具有高掺杂浓度的顶硅层的CSOI会导致顶硅层的初始状态是弯曲状态，在后续的加工过程中衬底中的顶硅层和压电层之间会产生较大应力，该应力将导致器件品质因数Q降低；同时，这种掺杂方式的掺杂浓度也会受到限制，从而导致相应半导体结构无法实现较好的频率温度稳定性。
为了解决上述问题，本申请实施例提供一种半导体结构的制备方法、半导体结构及电子设备，其中，在半导体结构的制备方法中，通过在衬底上刻蚀第一空腔，然后在第一空腔中通过外延生长的方式形成重掺杂单晶硅，这样，相比于整面外延生长，局部外延生长可以节省制备时间，降低制备成本；另外，在通过外延生长方式形成重掺杂单晶硅时是在第一空腔的原位进行的，因此可以通过气体流速非常精确地控制掺杂精度，减少片内、片间、批次内、批次间的掺杂浓度误差，并达到极高的掺杂浓度(1019cm-3至1021cm-3)；同时，只在需要温度补偿的区域进行掺杂，这样，可以减少晶圆中的整体应变，极大的解决了晶圆弯曲问题，从而能够提升半导体结构的品质因数(Q)，由此可见，本申请能够提升掺杂浓度，并控制高掺杂浓度的精确性，提高半导体结构的频率温度稳定性及均一性时，从而提高半导体结构良率，此外，这种方法还可以提高半导体结构抗静电释放的能力。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
本申请实施例提供的半导体结构可以是谐振器、换能器、驱动器等，在本申请中，以半导体结构为谐振器(例如压电驱动硅基谐振器)为例进行介绍。
实施例一
图1为本申请一实施例提供的半导体结构的制备方法的流程示意图。请参照图1所示，本申请实施例提供一种半导体结构的制备方法，包括：
步骤S101：通过掩膜结构在衬底上刻蚀形成第一空腔。
具体的，首先选择进行局部外延生长的衬底100。该衬底100可以为晶体半导体材料制成，衬底100可以为硅(Si)衬底，衬底100还可以为锗化硅(SiGe)衬底、碳化硅(SiC)衬底、绝缘体上硅(silicon-on-insulator，简称SOI)衬底等，其中，衬底100可以为单层结构，也可以为多层复合结构，具体根据实际需求进行适应性设计，在此不做具体限制，在本申请实施例中，以衬底100为SOI衬底为例进行介绍。
请参照图2，SOI衬底包括依次层叠设置的底硅层101、氧埋层102和顶硅层103，其中，氧埋层102的材料可以为二氧化硅，底硅层101和顶硅层103的材料可以为单晶硅。
另外，衬底100的顶硅层103可以做离子掺杂，其掺杂元素可以为B、As或者P等；形成的掺杂类型可以为N型或P型，例如，顶硅层103的掺杂类型为P型掺杂硅。
通过掩膜结构在衬底上刻蚀形成第一空腔的步骤中，包括：
请参照图3，在衬底100上可采用原子层沉积、化学气相沉积、物理气相沉积等工艺在衬底100的顶硅层103上沉积二氧化硅材料，沉积的二氧化硅材料形成为掩膜层104。
之后，在掩膜层104上形成光刻胶层，图案化光刻胶层，并以图案化的光刻胶层为掩膜图案化掩膜层104，形成的结构如图4所示，图案化后的掩膜层104形成为掩膜结构1041，以掩膜结构1041为掩膜，在衬底100的顶硅层103上刻蚀形成第一空腔110，即第一空腔110可以是在衬底100的顶硅层103的表面上形成开口的凹陷结构，形成如图5和图6的结构。
在一些实施例中，衬底100为SOI衬底，并以掩膜结构1041为掩膜，可采用干法刻蚀工艺或湿法刻蚀工艺刻蚀衬底100的顶硅层103，以在衬底100的顶硅层103上形成第一空腔110，且第一空腔110并未暴露衬底100的氧埋层102，即第一空腔110的深度小于顶硅层103的厚度，这样在第一空腔110的腔底还保留有一层底硅层101，保留的底硅层101形成后续外延生长工艺的种子层120，其中，种子层120的厚度用d表示，d的尺寸为1微米到几百微米之间，示例性的，如在图5和图6中，d为约1微米。
另外，在一些实施例中，通过掩膜结构1041在衬底100上刻蚀形成第一空腔110，具体包括：可通过各向同性方式刻蚀形成第一空腔110，这样，第一空腔110的侧壁为形成为非直线的形状，形成例如球面或弧面的形状，且空腔底面小于空腔顶面开口，如图5和图6所示，此时在刻蚀第一空腔110后，掩膜结构1041的边缘有部分悬空。
在另一些实施例中，通过掩膜结构1041在衬底100上刻蚀形成第一空腔110，具有包括：可通过各向异性方式刻蚀形成第一空腔110。其中，通过各向异性刻蚀，能够保证第一空腔110的刻蚀后的侧壁是直立的，即第一空腔110的侧壁与底壁垂直设置，如图7中所示，此时，掩膜结构1041的边缘与其下方空腔的侧壁基本齐平。
另外，为了防止后续通过外延生长方式形成重掺杂单晶硅105的过程中形成孔洞，在本申请实施例中，第一空腔110的深度与其至少一个宽度方向尺寸应大小相当，例如，第一空腔的平面图形设置为矩形，或大体为矩形，其具有第一宽度(长边方向)，和第二宽度(短边方向)，其中第一宽度大于第二宽度，而第一空腔110的深度与其第二宽度的尺寸相等。
步骤S102：在第一空腔中通过外延生长工艺形成重掺杂单晶硅，具有第一空腔的衬底和第一空腔中的重掺杂单晶硅形成掺杂硅层；其中，重掺杂单晶硅的掺杂浓度大于掺杂硅层中其它区域的掺杂浓度。
请参照图8所示，在第一空腔110中通过外延生长方式形成重掺杂单晶硅105，而在掩膜上不生长重掺杂单晶硅105，可以理解的是，通过在衬底100上刻蚀形成第一空腔110，然后在第一空腔110中通过外延生长的方式形成重掺杂单晶硅105，这样，相比于整面外延生长的方案，在空腔中局部外延生长的方法可以节省制备时间，降低制备成本。可采用控制HCl和SiH2Cl2的气体流量比例来实现只在种子层120(硅)上选择性外延，而在掩膜结构1041(二氧化硅)表面不生长外延重掺杂单晶硅105。通过外延生长的方式，重掺杂单晶硅105掺杂浓度相对传统的方法其掺杂浓度可以达到更高，从而改善衬底100掺杂浓度受限的情况，可以使得半导体结构实现较好的温度稳定性。
另外，在第一空腔110中的种子层120上通过外延生长重掺杂单晶硅105的同时，还向外延生长的重掺杂单晶硅105做离子掺杂，其掺杂元素可以为B、As或者P等；形成的掺杂类型可以为P型或N型(P型掺杂的掺杂剂一般为硼元素，也可以是铝、镓、铟等三族元素；N型掺杂的掺杂剂一般为磷元素或砷等五族元素)，例如，在第一空腔110中生长形成P型重掺杂(掺杂浓度大于1019cm-3)的掺杂硅层。
由于在通过外延生长方式形成的重掺杂单晶硅105时是在第一空腔110的原位进行的，因此可以通过气体流速非常精确地控制掺杂精度，从而减少掺杂浓度的误差，同时，只在需要温度补偿的区域进行掺杂，这样，可以减少晶圆中的整体应变，并将晶圆弯曲问题降到最低，提升半导体结构的品质因数Q，由此可见，本申请能够控制掺杂浓度的精确性，提高半导体结构的温度稳定性的同时，还能够提高半导体结构的良率。另外，通过对第一空腔110内的重掺杂单晶硅105做离子重掺杂，而周围为非重掺杂单晶硅，这样，可以实现重掺杂单晶硅105部分与周围环境的电学隔离，从而能够提高抗静电释放(Electro-Staticdischarge，简称ESD)的效果。
在一些实施例中，衬底100的顶硅层103也做了离子掺杂，衬底100以及通过外延生长方式形成的重掺杂的重掺杂单晶硅105的掺杂离子的类型不同，例如，通过外延生长方式形成的重掺杂的重掺杂单晶硅105的掺杂类型为N型掺杂硅，而衬底100的顶硅层103为P型掺杂硅；或者，通过外延生长方式形成的重掺杂的重掺杂单晶硅105的掺杂类型为P型掺杂硅，而衬底100的顶硅层103为N型掺杂硅，但顶硅层103的掺杂浓度低于外延生长的重掺杂单晶硅105。
在另一些实施例中，衬底100以及通过外延生长方式形成的重掺杂的重掺杂单晶硅105的掺杂离子的类型相同，且具有不同的掺杂浓度。例如，重掺杂单晶硅105和衬底100的掺杂离子的类型均为P型掺杂硅，但重掺杂单晶硅105中掺杂离子的掺杂浓度与衬底100中掺杂离子的掺杂浓度不同；或者，重掺杂单晶硅105和衬底100的掺杂离子的类型均为N型掺杂硅，但重掺杂单晶硅105中掺杂离子的掺杂浓度与衬底100中掺杂离子的掺杂浓度不同，且顶硅层103的掺杂浓度低于外延生长的重掺杂单晶硅105。
在一些实施例中，请参照图17，第一空腔110中通过外延生长方式形成重掺杂单晶硅105，具体包括：在第一空腔110中形成掺杂浓度随生长厚度而变化的重掺杂单晶硅105，其掺杂最大浓度大于目标掺杂浓度，其掺杂最小浓度小于目标掺杂浓度。
通过使第一空腔110中的重掺杂单晶硅105的掺杂浓度随重掺杂单晶硅105的生长厚度而变化，这样，可以根据具体器件对掺杂浓度的需求，对重掺杂单晶硅105的掺杂浓度进行调整控制。
在一些实施例中，重掺杂单晶硅105具有至少两个沿生长厚度方向层叠设置的子重掺杂单晶硅105层，不同子重掺杂单晶硅105层具有不同的掺杂浓度。示例性的，如图18所示，重掺杂单晶硅105包括4个子单晶硅层，其中，四个子单晶硅层具有不同的掺杂浓度，至少有一个子单晶硅层的掺杂浓度大于目标掺杂浓度，至少有一个子单晶硅层的掺杂浓度小于目标掺杂浓度。
在一些实施例中，各子单晶硅层的掺杂浓度随生长厚度方向由大到小依次排列。例如，图18中，由下至上的各子单晶硅层的掺杂浓度由大到小排列；或者，由下至上的各子单晶硅层的掺杂浓度由小到大排列。
上述方案中，通过使各子单晶硅层掺杂浓度呈梯度变化，这样，各子单晶硅层的厚度和掺杂浓度可以进行调控，以使得重掺杂单晶硅105的掺杂浓度能够进行灵活且精确的控制，使得重掺杂单晶硅105的掺杂浓度能够达到目标掺杂浓度(目标掺杂浓度是外延生长的重掺杂单晶硅所达到的平均掺杂浓度)，例如，目标掺杂浓度的范围可以为1×1019到1021cm-3，以使得半导体结构能够实现零温漂特性，即温度系数能够接近零，温度性能更稳定，从而能够使半导体结构的性能得到提升，进而提升半导体结构的良率。
可以理解的是，重掺杂单晶硅105的掺杂浓度为大于1019cm-3，优选的，重掺杂单晶硅105的掺杂浓度为大于1020cm-3；或者，至少一个子单晶硅层的掺杂浓度大于1019cm-3，优选的，至少一个子单晶硅层的掺杂浓度大于1020cm-3。
在另一些实施例中，子单晶硅层的掺杂浓度可随生长厚度而连续变化，可以理解的是，通过使子单晶硅层的掺杂浓度随生长厚度而连续变化，以使得重掺杂单晶硅105的掺杂浓度能够达到目标掺杂浓度，使得半导体结构能够实现零温漂特性，即温度系数能够接近零，温度性能更稳定，从而能够使半导体结构的性能得到提升，从而提升半导体结构的良率。
进一步的，在通过外延生长方式形成的掺杂硅层中，可以进一步通过离子注入或热扩散方法提高掺杂浓度，或通过高温退火(1000℃左右)改变掺杂剂在重掺杂单晶硅105中的分布特性。
步骤S103：去除掩膜结构和位于第一空腔外的重掺杂单晶硅，以形成具有平整表面的衬底。
由于第一空腔110会有一部分通过外延生长工艺形成的重掺杂单晶硅105在顶硅层103上轻微突出，例如大约为2微米，如图8中所示，为了便于后续的加工，需要将衬底100的表面形成平整的表面，因此，在一些实施例中，可通过湿法刻蚀以及化学机械抛光方式去除掩膜结构1041和位于第一空腔110外的重掺杂单晶硅105，以形成具有平整表面的衬底100，即重掺杂单晶硅105的上表面与顶硅层103的上表面平齐，如图9中所示。
步骤S104：将衬底倒置后和具有第二空腔的下硅帽键合，并去除至少部分衬底，以形成平整表面；其中，第二空腔沿厚度方向在衬底上的投影与重掺杂单晶硅在衬底上的投影至少有部分重叠。
请参照图10至图12，在一些实施例中，在衬底100的顶硅层103和下硅帽200的至少一者上沉积形成键合层，并将衬底100的顶硅层103的一侧面通过键合层与具有第二空腔201的下硅帽200键合。其中，下硅帽200可以为超平硅层。在另一些实施例中(未画图示出)，也可以不在衬底100的顶硅层103和下硅帽200的表面形成键合层，而采用衬底100与下硅帽200直接键合。
为了便于理解，在衬底100的顶硅层103的表面形成的键合层用第一键合层106表示，在下硅帽200的表面形成的键合层用第二键合层202表示。
将衬底100倒装指的是将衬底100的顶硅层103面向下硅帽200的表面设置，以将衬底100与下硅帽200通过键合层键合。
其中，可采用干法刻蚀工艺或湿法刻蚀工艺在下硅帽200上形成第二空腔201，第二空腔201可以是在下硅帽200的表面上形成开口，并沿开口刻蚀形成的凹陷结构。
在一些实施例中，第一键合层106和第二键合层202可以是二氧化硅，氧化铝等介质材料，也可以是其它金属或高聚物等材料。
示例性的，在图10中，在衬底100的顶硅层103上沉积二氧化硅材料，以形成第一键合层106，而在下硅帽200的表面未沉积第二键合层202，以使得衬底100倒装后与下硅帽200通过第一键合层106键合。
在图11中，在衬底100的顶硅层103上沉积形成第一键合层106，在下硅帽200上沉积形成第二键合层202，这样，可以提高衬底100与下硅帽200的键合可靠性；而在图12中，只在下硅帽200的表面形成有第二键合层202，在衬底100的顶硅层103未形成第一键合层106。
在一些实施例中，将衬底100倒装后，可以和具有第二空腔201的下硅帽200直接键合。
需要说明的是，衬底100倒装后，第二空腔201沿厚度方向在衬底100上的投影与重掺杂单晶硅105在衬底100上的投影至少有部分重叠。
在另一些实施例中，也可以先在衬底100和下硅帽200中的至少一个的表面上形成热氧层后再进行键合。例如，在衬底100面向下硅帽200的表面上形成热氧层，或者在下硅帽200面向衬底的表面上形成热氧层，又或者，在衬底100面向下硅帽200的表面以及下硅帽200面向衬底的表面上均形成热氧层后再进行键合，具体根据实际需求进行适应性设计，在此不做具体限制。
在一些实施例中，在去除至少部分衬底的步骤中，具体包括：当衬底100倒装后与具有第二空腔201的下硅帽200键合后，可通过机械减薄、化学机械抛光工艺、干法刻蚀或湿法刻蚀工艺等方式去除衬底100上的底硅层101和氧埋层102，以暴露顶硅层103，可选的，也对顶硅层103继续进行干法刻蚀或化学机械抛光，使重掺杂的外延生长单晶硅层105露出，形成如图13中的结构。
步骤S106：在掺杂硅层的表面形成半导体结构，并将上硅帽键合至半导体器件300。
其中，半导体器件300可以为压电谐振器层。示例性的，在图14中，在掺杂硅层的表面形成压电谐振器层，其中，压电谐振器层包括在掺杂硅层的表面上依次通过沉积并图形化的工艺形成层叠设置的底电极301、压电层302和顶电极303，底电极301位于掺杂硅层上。
其中，底电极301的材料可以为钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属的复合或其合金等；压电层302的材料可以为氮化铝，氧化锌，PZT等材料并包含上述材料的一定原子比的稀土元素掺杂材料；顶电极303的材料可以为钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属的复合或其合金。
在另一些实施例中(未在图中示出)，底电极301可以省略，即直接在掺杂硅层表面形成压电层302和顶电极303；此时，压电层302可以是通过外延生长方式形成的单晶AlN材料及单晶掺杂AlN材料(掺杂元素可以是上述稀土元素)。
请参照图15，在一些实施例中，掺杂硅层和半导体器件300之间还设置有绝缘层305，绝缘层305的材料可以为二氧化硅，以通过绝缘层305实现底电极301与掺杂硅层之间的电性隔离；另外，在半导体器件300中顶电极303的表面上形成有钝化层306，以通过钝化层306防止顶电极303的表面发生钝化，其中，钝化层306的材料可以为二氧化硅或氮化铝。
请参照图16，当在掺杂硅层的表面形成半导体器件300之后，将已提前制备好的上硅帽400与半导体器件300进行键合封装，即使得半导体器件300与上硅帽400之间实现电导通。
上述方案中，通过在衬底100上刻蚀第一空腔110，然后在第一空腔110中通过外延生长的方式形成重掺杂的重掺杂单晶硅105，这样，可以节省制备时间，降低制备成本；另外，在通过外延生长方式形成重掺杂单晶硅105时是在第一空腔110的原位进行的，即只在需要温度补偿的区域进行掺杂，这样能够控制掺杂浓度的精确性的同时，能够提高半导体结构的温度稳定性，从而能够提高半导体结构的良率。
实施例二
本申请实施例中提供的半导体结构的制备方法中，仅在于在第一空腔110中保留的种子层120的厚度与第一实施例中的种子层120的厚度不同，在本申请实施例中，请参照图19所示，在刻蚀SOI衬底100的顶硅层103形成第一空腔110时，保留了厚度更厚的种子层120，种子层120的厚度约几十微米到几百微米之间，例如，种子层120的厚度为20微米、50微米、100微米等，以在种子层120上通过外延生长的方式在第一空腔110中生长形成重掺杂单晶硅105。
在后续步骤S105中，在通过机械减薄、化学机械抛光工艺、干法刻蚀或湿法刻蚀工艺等方式去除衬底100上的底硅层101和氧埋层102，暴露顶硅层103后，需要继续对顶硅层103进行化学机械抛光或干法刻蚀减薄，从而露出局部外延生长的重掺杂单晶硅105，进而形成如图13中的结构。未示出的，也可以在暴露顶硅层103后，继续对顶硅层103进行化学机械抛光或干法刻蚀减薄，但不露出局部外延生长的重掺杂单晶硅105，而使得保留在重掺杂单晶硅105上方的顶硅层103的厚度较小，例如，这一厚度范围可以在1nm到5um。
其中，半导体结构的其它制备方法与上述实施例一种的制备工艺相同，在此不再赘述。
实施例三
本申请实施例提供的半导体结构的制备方法中，仅在于提供的衬底100不同于上述实施例一种的衬底100，在本实施例中，衬底100可以为单晶硅或多晶硅，如图20所示，以衬底100为具有重掺杂的单晶硅的衬底为例进行说明。
请参照图21，重掺杂单晶硅衬底形成之前，在具有重掺杂单晶硅的衬底的表面上通过化学沉积、原子层沉积的工艺形成掩膜材料，以形成覆盖具有重掺杂单晶硅的衬底的上表面的掩膜层104。
请参照图22，在具有重掺杂单晶硅的衬底的表面上形成掩膜层104之后，图案化掩膜层104以形成掩膜结构1041，并以掩膜结构1041为掩膜，通过干法刻蚀或湿法刻蚀工艺取出部分衬底100，以在衬底100上形成凹陷，该凹陷形成第一空腔110。
请参照图23，在衬底100上形成第一空腔110后，在第一空腔110中通过外延生长的方式形成重掺杂单晶硅105。
在后续步骤S105中，需要通过机械减薄、化学机械抛光工艺、干法刻蚀或湿法刻蚀工艺等方式中的一种或几种减薄衬底100从而露出局部外延生长的重掺杂单晶硅105，进而形成如图13中的结构。
其中，后续其它制备方法与实施例一的半导体结构的制备方法相同，在此不再赘述。
实施例四
本申请实施例还提供一种半导体结构，该半导体结构为基于上述实施例中的制备方法制成的半导体结构，其中，半导体结构可以为压电谐振器，例如为压电驱动硅基谐振器，压电驱动硅基谐振器的结构可以为悬臂梁、简支梁、音叉结构等具有多个梁组合结构的形式，其振动模式可以为面外弯曲振动模式(out-of-plane flexural mode)和面内弯曲振动模式(in-plane flexural mode)以及扭转模式(torsional mode)。压电驱动硅基谐振器的结构也可以为其他平板型结构，其振动模式可以为Lamé(拉梅)模式、Lamb(兰姆波)模式、flexural(弯曲)模式、wine glass(酒杯)模式等。
下面将以在带有空腔的SOI衬底上制备形成的半导体结构为例对其结构进行详细介绍。
请参照图16，该半导体结构包括：衬底100和下硅帽200；衬底100具有第一空腔110，第一空腔110内通过外延生长工艺形成有重掺杂单晶硅105，重掺杂单晶硅105位于第一空腔110的至少上方，其中，衬底100和位于第一空腔110内的重掺杂单晶硅105共同形成为掺杂硅层；衬底100倒装后与下硅帽200键合，且下硅帽200面向衬底100的一侧具有第二空腔201。
在一些实施例中，第二空腔201沿厚度方向在衬底100上的投影与重掺杂单晶硅105在衬底100上的投影至少有部分重叠。
在一些实施例中，衬底100可以为重掺杂单晶硅衬底、多晶硅衬底、SOI衬底等，例如，衬底100为SOI衬底，其中，SOI衬底包括依次层叠的底硅层101、氧埋层102和顶硅层103，其中，第一空腔110设置于顶硅层103上。
上述方案中，能够节省制备时间，降低制备成本，另外，在通过外延生长方式形成重掺杂单晶硅105时是在第一空腔110的原位进行的，即只在需要温度补偿的区域进行掺杂，这样能够控制掺杂浓度的精确性的同时，能够提高半导体结构的温度稳定性，从而能够提高半导体结构的良率。
在一些实施例中，重掺杂单晶硅105与第一空腔110的侧壁接触的表面为球面或弧形面，其中，重掺杂单晶硅105与第一空腔110的底面接触的表面在第一空腔110内沿衬底100的厚度方向的投影面积，小于重掺杂单晶硅105背离衬底100的表面在第一空腔110内沿衬底100的厚度方向的投影面积，这样，以便于形成无空洞、层间之间连接完好的均匀无缺陷的重掺杂单晶硅105。
在一些实施例中，衬底100的顶硅层103可以做离子掺杂，其掺杂元素可以为B、As或者P等；形成的掺杂类型可以为N型或P型，例如，顶硅层103的掺杂类型为P型掺杂硅。
在第一空腔110中通过外延生长重掺杂单晶硅105的同时，还向外延生长的重掺杂单晶硅105做离子掺杂，其掺杂元素可以为B、As或者P等；形成的掺杂类型可以为P型或N型，例如，在第一空腔110中生长形成P型重掺杂(掺杂浓度大于1019cm-3)的掺杂硅层；或者，在第一空腔110中形成的重掺杂单晶硅105的掺杂类型也可以为N型掺杂硅。
在一些实施例中，衬底100和重掺杂单晶硅105的离子掺杂的类型不同。例如，衬底100为N型掺杂硅，重掺杂单晶硅105为P型掺杂硅；或者，衬底100为P型掺杂硅，重掺杂单晶硅105为N型掺杂硅。
在另一些实施例中，衬底100和重掺杂单晶硅105的类型相同，且衬底100和重掺杂单晶硅105具有不同的掺杂浓度。
在一些实施例中，请参照图17，第一空腔110中通过外延生长方式形成重掺杂单晶硅105，其掺杂浓度随生长厚度而变化。通过使第一空腔110中的重掺杂单晶硅105的掺杂浓度随重掺杂单晶硅105的生长厚度而变化，这样，可以根据具体器件对掺杂浓度的需求，对重掺杂单晶硅105的掺杂浓度进行调整控制。
在一些实施例中，重掺杂单晶硅105具有至少两个沿生长厚度方向层叠设置的子单晶硅层，不同子单晶硅层具有不同的掺杂浓度。示例性的，如图18所示，重掺杂单晶硅105包括4个子单晶硅层，其中，四个子单晶硅层具有不同的掺杂浓度。
在一些实施例中，各子单晶硅层的掺杂浓度随生长厚度方向由大到小依次排列。例如，图18中，由下至上的各子单晶硅层的掺杂浓度由大到小排列；或者，由下至上的各子单晶硅层的掺杂浓度由小到大排列。
上述方案中，通过使各子单晶硅层掺杂浓度呈梯度变化，这样，各子单晶硅层的厚度和掺杂浓度可以进行调控，以使得重掺杂单晶硅105的掺杂浓度能够进行灵活且精确的控制，使得重掺杂单晶硅105的掺杂浓度能够达到目标掺杂浓度，例如，目标掺杂浓度的范围可以为大于1×1018cm-3，优选范围可以为1×1019到1021cm-3，以使得半导体结构能够实现零温漂特性，即温度系数能够接近零，温度性能更稳定，从而能够使半导体结构的性能得到提升，进而提升半导体结构的良率。
在另一些实施例中，子单晶硅层的掺杂浓度可随生长厚度而连续变化，可以理解的是，通过使子单晶硅层的掺杂浓度随生长厚度而连续变化，以使得重掺杂单晶硅105的掺杂浓度能够达到目标掺杂浓度，使得半导体结构能够实现零温漂特性，即温度系数能够接近零，温度性能更稳定，从而能够使半导体结构的性能得到提升，从而提升半导体结构的良率。
进一步的，在通过外延生长方式形成的掺杂硅层中，可以进一步通过离子注入或热扩散方法提高掺杂浓度，或通过高温退火(1000℃左右)改变掺杂剂在重掺杂单晶硅105中的分布特性。
在一些实施例中，重掺杂单晶硅背离第一空腔的底面的表面为球面或弧形面；其中，重掺杂单晶硅与第一空腔的底面接触的表面在第一空腔内的投影面积，大于重掺杂单晶硅背离衬底的表面在第一空腔内的投影面积，这样，衬底倒装后，重掺杂单晶硅与下硅帽键合的表面面积大于重掺杂单晶硅背离下硅帽的表面面积。
在一些实施例中，还包括半导体器件300和上硅帽400。半导体器件300形成于掺杂硅层的表面，上硅帽400键合于半导体器件300上。其中，半导体器件300可以为压电谐振器层。
在一些实施例中，半导体器件300包括在掺杂硅层表面依次层叠设置的底电极301、压电层302和顶电极303。其中，底电极301的材料可以为钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属的复合或其合金等；压电层302的材料可以为氮化铝，氧化锌，PZT等材料并包含上述材料的一定原子比的稀土元素掺杂材料；顶电极303的材料可以为钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属的复合或其合金。
在一些实施例中，上硅帽400包括基底401、贯穿基底401的导电通孔402，上硅帽400背离半导体器件300的一侧设置有与导电通孔402电连接的金属引脚404，基底401面向半导体器件300的一侧还设置有吸气剂层403。
请参照图16，上硅帽400可通过键合的方式设置在压电谐振器的顶电极303上，上硅帽400包括基底401、贯穿基底401导电通孔402，上硅帽400背离半导体器件300的一侧设置有与导电通孔402电连接的金属引脚404，基底401面向顶电极303的一侧还设置有吸气剂层403，其材料可以为钛(Ti)以及钛合金，锆(Zr)以及锆合金等。其中，基底401的材料可以为重掺杂单晶硅105等。
在一些实施例中，上硅帽400上设置有贯穿基底401的通孔，通孔的孔壁上附着有一层导电层，通孔与表面的导电层形成导电通孔，其中，导电通孔中导电层的材料可以为铜、金、铝、铝硅铜合金等材料或其复合层。
另外，金属引脚404的材料金、铝、铜、钛、铱、锇、铬或以上金属的复合或其合金。
在另一些实施例中(未在图中示出)，上硅帽基底401以及导电通孔402的导电层与基底401接触的表面还设置有通过热氧或化学气相沉积生成的SiO2层作为绝缘层，使得键合层、金属引脚404、导电通孔402的导电层不直接与基底401接触，从而提高器件输入、输出以及接地端口间隔离特性。
可以理解的是，上述方案中形成的半导体结构可以通过金属引脚404与其他器件实现电连接。
请继续参照图16，半导体器件300面向上硅帽400的表面上设置有电连接结构304，以通过电连接结构304与上硅帽400的导电通孔402电性连接，从而实现半导体器件300与上硅帽400之间的电性导通。其中，电连接结构304的材料可以为钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属的复合或其合金。
在一些实施例中，上硅帽400面向半导体器件300的一侧设置有第三空腔405，吸气剂层403设置在第三空腔405的底壁上。
可以理解的是，在下硅帽200上设置第二空腔201，在上硅帽400上设置第三空腔405，通过第二空腔201、第三空腔405可以改善半导体结构的内部的应力，从而提高半导体结构的良率。
本申请实施例还提供一种电子设备，包括上述实施例中提供的半导体结构。
本申请实施例提供的半导体结构的制备方法，包括：通过掩模结构在衬底上刻蚀形成第一空腔；在第一空腔中通过外延生长工艺形成重掺杂的重掺杂单晶硅，具有第一空腔的衬底和第一空腔中的重掺杂单晶硅形成掺杂硅层；去除掩模结构和位于第一空腔外的重掺杂单晶硅，以形成具有平整表面的衬底；将衬底倒装后和具有第二空腔的下硅帽键合；去除至少部分衬底；在掺杂硅层的表面形成半导体结构，并将上硅帽键合至半导体结构。上述方案中，通过在衬底上刻蚀第一空腔，然后在第一空腔中通过外延生长的方式形成重掺杂的重掺杂单晶硅，这样，可以节省制备时间，降低制备成本；另外，在通过外延生长方式形成重掺杂单晶硅时是在第一空腔的原位进行的，即只在需要温度补偿的区域进行掺杂，这样能够控制掺杂浓度的精确性的同时，能够提高半导体结构的温度稳定性，从而能够提高半导体结构的良率，且能够提高半导体结构抗静电释放的效果。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (37)

1.一种半导体结构的制备方法，其特征在于，包括：
通过掩模结构在衬底上刻蚀形成第一空腔；
在所述第一空腔中通过外延生长工艺形成重掺杂单晶硅，具有第一空腔的所述衬底和所述第一空腔中的重掺杂单晶硅形成掺杂硅层；其中，所述重掺杂单晶硅的掺杂浓度大于掺杂硅层中其它区域的掺杂浓度；
去除所述掩模结构和位于所述第一空腔外的所述重掺杂单晶硅，以形成具有平整表面的衬底；
将衬底倒置后和具有第二空腔的下硅帽键合，并去除至少部分衬底，以形成平整表面；其中，所述第二空腔沿厚度方向在衬底上的投影与所述重掺杂单晶硅在所述衬底上的投影至少有部分重叠。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述通过掩模结构在衬底刻蚀形成第一空腔之前，还包括：
在所述衬底上沉积掩模层；
对所述掩模层图形化，以形成所述掩模结构。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述掩模层为二氧化硅层。
4.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，所述通过掩模结构在衬底上刻蚀形成第一空腔，具体包括：
通过各向同性方式刻蚀形成第一空腔。
5.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，所述通过掩模结构在衬底上刻蚀形成第一空腔，具体包括：
通过各向异性方式刻蚀形成第一空腔。
6.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，在所述第一空腔中通过外延生长工艺形成重掺杂单晶硅的步骤中，具体包括：
在所述第一空腔中通过外延生长方式形成重掺杂单晶硅，而在所述掩模结构上不外延生长所述重掺杂单晶硅。
7.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，去除所述掩模结构和位于所述第一空腔外的重掺杂单晶硅的步骤中，具体包括：
通过湿法刻蚀和化学机械抛光方式去除所述掩模结构和位于所述第一空腔外的重掺杂单晶硅。
8.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，所述衬底以及通过外延生长方式形成的所述重掺杂单晶硅的掺杂类型不同。
9.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，所述衬底以及通过外延生长方式形成的所述重掺杂单晶硅的掺杂类型相同，且具有不同的掺杂杂质和/或掺杂浓度。
10.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，在所述第一空腔中通过外延生长方式形成重掺杂的单晶硅的步骤中，具体包括：
在所述第一空腔中形成掺杂浓度随生长厚度而变化的所述重掺杂单晶硅。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述重掺杂单晶硅具有至少两个沿生长厚度方向层叠设置的子单晶硅层，不同所述子单晶硅层具有不同的掺杂浓度。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，各所述子单晶硅层的掺杂浓度随所述生长厚度方向由大到小依次排列。
13.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述子单晶硅层的掺杂浓度随生长厚度而连续变化。
14.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述重掺杂单晶硅的掺杂浓度大于1019cm-3；或者，至少一个所述子单晶硅层的掺杂浓度大于1019cm-3。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述重掺杂单晶硅的掺杂浓度大于1020cm-3；或者，至少一个所述子单晶硅层的掺杂浓度大于1020cm-3。
16.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，所述衬底为单晶硅衬底。
17.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，所述衬底为SOI衬底，所述第一空腔形成于所述SOI衬底的顶硅层。
18.根据权利要求17所述的半导体结构的制备方法，其特征在于，所述通过掩模结构在衬底上刻蚀形成第一空腔，具体包括：
在所述顶硅层上刻蚀形成第一空腔，并在所述第一空腔的腔底保留一部分顶硅层形成种子层。
19.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，去除至少部分衬底，以使所述衬底的表面与所述重掺杂单晶硅的表面平齐。
20.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，去除至少部分所述衬底之后，还包括：
在所述掺杂硅层的表面形成半导体器件，并将上硅帽键合至所述半导体器件。
21.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，将所述衬底倒装后和具有第二空腔的下硅帽键合的步骤中，具体包括：
将所述衬底倒装后，和具有所述第二空腔的下硅帽直接键合，或者，在所述衬底和下硅帽中的至少一个衬底的表面形成热氧层，再进行键合。
22.一种半导体结构，其特征在于，包括：
衬底，具有第一空腔，所述第一空腔的至少部分上方具有重掺杂单晶硅，所述衬底和所述重掺杂单晶硅共同形成为掺杂硅层；其中，所述重掺杂单晶硅的表面与所述掺杂硅层的表面平齐，且所述重掺杂单晶硅的掺杂浓度大于掺杂硅层中其它区域的掺杂浓度；
下硅帽，具有第二空腔，所述重掺杂单晶硅背离所述第一空腔的底面的表面与所述下硅帽具有第二空腔的一侧的表面键合，且所述第二空腔沿厚度方向在所述衬底上的投影与所述重掺杂单晶硅在所述衬底上的投影至少有部分重叠。
23.根据权利要求22所述的半导体结构，其特征在于，所述重掺杂单晶硅与所述第一空腔的侧壁接触的表面为球面或弧形面；其中，所述重掺杂单晶硅与所述第一空腔的底面接触的表面在所述第一空腔内的投影面积，小于所述重掺杂单晶硅背离所述衬底的表面在所述第一空腔内的投影面积。
24.根据权利要求22所述的半导体结构，其特征在于，所述衬底和所述重掺杂单晶硅的类型不同。
25.根据权利要求24所述的半导体结构，其特征在于，所述衬底为N型掺杂硅，所述重掺杂单晶硅为P型掺杂硅；或者，
所述衬底为P型掺杂硅，所述重掺杂单晶硅为N型掺杂硅。
26.根据权利要求22所述的半导体结构，其特征在于，所述衬底和所述重掺杂单晶硅的掺杂类型相同，所述衬底和所述重掺杂单晶硅具有不同的掺杂杂质和/或掺杂浓度。
27.根据权利要求22所述的半导体结构，其特征在于，所述重掺杂单晶硅的掺杂浓度随生长厚度而变化。
28.根据权利要求27所述的半导体结构，其特征在于，所述重掺杂单晶硅具有至少两个沿生长厚度方向层叠设置的子单晶硅层，不同所述子单晶硅层具有不同的掺杂浓度。
29.根据权利要求28所述的半导体结构，其特征在于，各所述子单晶硅层的掺杂浓度随所述生长厚度方向由大到小依次排列。
30.根据权利要求27所述的半导体结构，其特征在于，所述重掺杂单晶硅的掺杂浓度随生长厚度而连续变化。
31.根据权利要求22所述的半导体结构，其特征在于，所述重掺杂单晶硅的掺杂浓度大于1019cm-3。
32.根据权利要求22所述的半导体结构，其特征在于，所述半导体结构包括在所述掺杂硅层表面依次层叠设置的底电极、压电层和顶电极。
33.根据权利要求22所述的半导体结构，其特征在于，还包括：
半导体器件，形成于所述掺杂硅层表面；
上硅帽，键合于所述半导体结构上。
34.根据权利要求33所述的半导体结构，其特征在于，所述上硅帽包括基底、贯穿所述基底的导电通孔，所述上硅帽背离所述半导体结构的一侧设置有与所述导电通孔电连接的金属引脚，所述基底面向所述半导体器件的一侧还设置有吸气剂层，所述导电通孔、所述金属引脚与所述基底之间还设置有绝缘层。
35.根据权利要求22所述的半导体结构，其特征在于，所述重掺杂单晶硅面向所述第一空腔的底面的一侧的表面暴露于所述掺杂硅层的表面。
36.根据权利要求22所述的半导体结构，其特征在于，所述掺杂硅层覆盖所述重掺杂单晶硅面向所述第一空腔的底面的一侧的表面。
37.一种电子设备，其特征在于，包括权利要求22-36中任一项所述的半导体结构。
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