TWI472034B - 深槽和深注入型超結裝置 - Google Patents

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Description

深槽和深注入型超結裝置
本發明公開了一種半導體裝置及其製程，例如，具有較深溝槽和較深注入的超級接面裝置及製作該裝置的製程。
在高電壓金屬氧化物半導體場效應電晶體(MOSFET)裝置中，一般期望具有較高崩潰電壓(Breakdown Voltage，BV)和較低導通電阻(On-resistance，Ron)特性。但是，這兩個特性都取決於裝置漂移區的厚度和阻值。通常，這兩個特徵值都隨著摻雜濃度下降或厚度增加而增加。為了保證在較高耐壓值時具有較低的導通電阻，常採用降低表面電場技術(Reduced Surface Field，RESURF)。例如，由於在漂移區和源極區之間採用多耗盡區，RESURF裝置工作時，在漂移區內具有一個大幅減弱的電場。
圖1所示的超級接面裝置100是一個REFURF裝置的例子。如圖所示，裝置100包含N+區10、漂移區11、P源極區12、N+源極區13、閘極區14。在裝置100中，漂移區11包含一個超級接面結構，該超級接面結構包含交替的N條格111和P條格112。交替的N條格111和P條格112可採用橫向摻雜，同時對於給定的BV值，允許漂移區11的摻雜濃度升高(例如，以得到較低的導通電阻Ron)。但是，製造超級接面裝置100較複雜，因為在漂移區11中準確製作條格很困難。
本發明公開了一種功率裝置，該裝置採用了降低表面電場技術，可保證在較高耐壓值時具有較低的導通電阻，同時可簡化超級接面裝置的製作。該裝置包括：基底；形成在基底上的多個具有第一導電類型的第一區；形成在基底上的多個具有第二導電類型的第二區。其中第二區與第一區交錯排列，每個第二區又包含：溝槽區；注入區，注入於基底和溝槽區之間；導電柱，形成於溝槽區內；絕緣層，用於將導電柱同注入區以及鄰近第二區的第一區隔開。
本發明所述的功率裝置，基底是N+基底，第一區是N區，第二區是P區。
本發明所述的功率裝置，第一導電類型是N型，第二導電類型是P型。
本發明所述的功率裝置，導電柱包含摻雜的多晶矽。
本發明所述的功率裝置，每一個第一區形成柱狀，並被垂直排列在基底和具有第二導電類型的第三區之間。
本發明所述的功率裝置，每一個第一區與第三區電短路。
本發明所述的功率裝置，基底至少包含兩層，且每一層的摻雜濃度不同。
本發明所述的功率裝置，絕緣層包含二氧化矽。
本發明所述的功率裝置，絕緣層包含旋塗玻璃、流動性氧化物或有機材料。
本發明所述的功率裝置還包括活性層，溝槽區延伸進裝置的活性層。
本發明所述的功率裝置，裝置是金屬氧化物半導體場效應電晶體。
本發明所述的功率裝置，多個第一區和多個第二區形成功率裝置的漂移區。
本發明所述的功率裝置，功率裝置是金屬氧化物半導體場效應電晶體，進一步包括：第一導電類型的汲極區；源極區；以及閘極區。
本發明還公開了一種電晶體，包括基底和與基底接觸的漂移區。漂移區又包含多個具有第一導電類型的第一區和多個具有第二導電類型的第二區。其中，第二區與第一區交錯排列，每一個第二區包含：溝槽區；注入區，注入於基底和溝槽區之間；導電柱，形成於溝槽區內；絕緣層，用於將導電柱同注入區以及鄰近第二區的第一區隔開。
本發明所述的電晶體，進一步包括：與基底接觸的汲極區；與漂移區接觸的源極區；與漂移區電容性耦合的閘極區。
本發明所述的電晶體，電晶體是垂直超級接面功率電晶體。
本發明還公開了一種製作半導體裝置的方法，步驟為：在基底上形成半導體材料層；在半導體材料層中形成系列溝槽，溝槽部分通過半導體材料；經由溝槽，在半導體材料中注入注入區；在一個或多個溝槽表面形成絕緣層；以及在部分溝槽中填充第一材料。
本發明所述的方法，半導體材料層是外延層。
本發明所述的方法，溝槽不延伸進基底。
本發明所述的方法，注入區從溝槽底部延伸至基底。
本發明所述的方法，半導體材料層是通過化學氣相沈積製程、電漿增強化學氣相沈積製程、原子層沈積製程或液相外延製程形成的外延層。
本發明所述的方法，基底和半導體材料層是第一導電類型，而注入區和填充材料是第二導電類型。
本發明採用上述結構和/或上述步驟，可使功率裝置在較高耐壓值時具有較低的導通電阻，並可簡化超結裝置的製作。
本發明將在下文中結合附圖進行全面描述。雖然本發明結合實施例進行闡述，但應理解為這並非意指將本發明限定於這些實施例中，相反，本發明意在涵蓋由所附申請專利範圍所界定的本發明精神和範圍內所定義的各種可選項、可修改項和等同項。此外，在下面對本發明的詳細描述中，為了更好的理解本發明，闡述了大量的細節。然而，本領域技術人員將理解，沒有這些具體細節，本發明同樣可以實施。在其他的一些實施例中，為了便於凸顯本發明的主旨，對於大家熟知的方案、流程、單元裝置以及電路未作詳細的描述。
圖2所示為一超級接面裝置200，超級接面裝置200包含N+基底20和漂移區21。漂移區21包含交替的N區211和P區212(例如：每個N區211之間被一個P區212隔開，每個P區212之間被一個N區211隔開)。每一個P區212包含一個注入區213，該注入區通過高能量離子注入製程形成於N+基底20和對應的溝槽區214之間。每一個溝槽區214包含一個對應的絕緣層215，該絕緣層包裹住每個由P型材料形成的P型柱216。如圖2所示，絕緣層215將每個P型柱216與對應的N區211和注入區213隔離開。因此，絕緣層215在注入區213上，同時與N區211橫向接觸。
N區211、注入區213以及P型柱216可由任何合適的材料形成，同時以適當的離子濃度摻雜，使其能橫向耗盡。例如，P型柱216可包含摻雜的多晶矽等其他合適的材料，絕緣層215可包含電介質材料，如二氧化矽、矽氮化物等其他合適的材料。在一個實施例中，P區212同時包含注入區213和溝槽214，這樣可加強漂移區21下部或靠近漂移區21下部的RESURF的效果。
圖3所示為超級接面裝置300。除了超級接面裝置200的特徵外，超級接面300的每個N區211頂部包含一個P區31。此外，所有P型柱216電耦合在一起作為源極。在一個實施例中，P型柱216被短路和/或被電耦合至P區31。在另一個實施例中，P區31還可以橫向延伸過P型柱216(未示出)。
圖4A所示為垂直MOSFET 400的截面圖。圖4B所示為垂直MOSFET 400的立體圖。如圖4A-4B所示，MOSFET 400包含汲電極41，該汲電極耦合和/或形成於N+基底的N型汲極區40上。在一個實施例中，N型汲極區40的電阻率為0.001Ω‧cm～0.1Ω‧cm。但是，其他汲極區也可具有其他合適的電阻率。在一個實施例中，N區211也可包含上層和下層，在這樣一個實施例中，上層的摻雜濃度低於下層的摻雜濃度。此外，上層的厚度為1μm～100μm，摻雜濃度為1×1014 cm-3 ～5×1016 cm-3 ；下層的厚度為1μm～10μm，摻雜濃度為5×1017 cm-3 ～5×1020 cm-3 。
與超級接面裝置200相似，MOSFET 400包含如上所述的N+基底20和漂移區21。但是MOSFET 400進一步還包含傳統MOSFET的特點，比如N+源極區43、源電極431、P型體區44、閘極45、閘極氧化區451。如圖所示，每個源電極431與一個或多個N+源極區43以及P型體區44耦合在一起。此外，每個N+源極區43和P型體區44被排列在一個P區212上，閘極45形成在閘極氧化區451上，並獨立於源電極431。
圖5A-5F所示為如圖2所示的超級接面裝置200的製作方法。
如圖5A所示，N型外延層51形成在N+基底20上，例如，可藉由化學氣相沈積(Chemical Vapor Deposition,CVD)製程、電漿增強化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition,PECVD)、原子層沈積(Atomic Layer Deposition,ALD)製程、液相外延(Liquid Phase Epitaxy,LPE)製程和/或其他適合的製程生長N型外延層51。作為一個例子，N型外延層51包含一個形成在單晶矽基底上的單晶矽片或單晶矽層，同時摻雜有磷、砷、銻和/或其他合適的摻雜物。當然，還可採用其他合適的半導體材料。
在形成N型外延層51以後，接下來將形成如圖5B所示的較深溝槽53。形成溝槽53包含，例如，通過生長製程或沈積製程在N型外延層51上形成遮罩52，接著將在N型外延層51上沈積光阻，同時在圖形遮罩52時將採用蝕刻製程。但是，在其他實施例中，也可採用光阻作為遮罩來代替圖形遮罩52。圖形遮罩後，光阻被除去，同時N型外延層51將各相異性蝕刻形成溝槽53。在一個實施例中，蝕刻N型外延層51包含反應離子蝕刻(Reactive Ion Etching,RIE)製程，該蝕刻製程可蝕刻出任何合適寬度和深度的溝槽。如圖所示，蝕刻溝槽53不能到達N+基底20。雖然圖5B中示出了兩個溝槽，但還可蝕刻出任何合適數量的溝槽。
如圖5C所示，P型離子將通過溝槽53被注入N型外延層51，進而形成注入區213。在一個實施例中，將通過高能注入製程注入硼離子，其劑量為5×1011 cm-3 ～5×1012 cm-3 ，能量範圍為200keV～25MeV。當然，可採用任何合適的注入劑量和能量範圍。在一個例子中，離子通過溝槽53垂直注入N型外延層51，進而到達或進入N+基底20。此外，通過連續變化注入能量及/或離子劑量，離子可選擇性的進入到N型外延層51的不同深度，進而使注入區213達到均勻雜質濃度分佈。在一個實施例中，在注入製程之後，還將採用一個熱處理製程(例如，退火)。
接下來將在溝槽53的內表面形成絕緣層54，如圖5D所示。作為一個例子，絕緣層54的厚度約為1000~1500埃，同時將採用化學氣相沈積製程形成二氧化矽。當然，也可採用其他合適的厚度和製程(如熱氧化製程等)。絕緣層54還包含旋塗玻璃(SOG)、流動性氧化物、有機材料等其他合適的具有較低摻雜擴散率的材料。
絕緣層54形成之後，將在絕緣層54的表面和溝槽53的裏面沈積多晶矽，如圖5E所示。作為另一個例子，也可沈積其他P型材料來代替多晶矽55。如圖5F所示，接下來，將採用機械或化學製程除去多餘的多晶矽55和絕緣層54，從而形成裝置200。
圖6所示為根據本發明實施例的另一個製作超級接面裝置的方法。在步驟601中，將提供一個具有第一導電類型的基底，在一個實施例中，提供的該基底具有均勻的摻雜濃度，但在其他實施例中的基底，沿不同方向可具有不同的摻雜濃度。接下來，在步驟602中，將在基底上形成(比如生長)具有第一導電類型的外延層，該外延層的摻雜濃度相比基底較低，但該外延層也可採用任何其他合適的雜質濃度摻雜。在步驟603中，接下來將在外延層中形成溝槽，進而形成互相隔開的柱。在一個實施例中，溝槽通過在外延層沈積光阻、在光阻上形成圖形、再通過圖形光阻的方式蝕刻外延層形成，在蝕刻溝槽時不需穿透外延層。在步驟604中，具有第二導電類型的離子將通過溝槽垂直注入進外延層，在一個實施例中，該離子可以向下注入直到基底和/或被注入進基底。此外，外延層的厚度是蝕刻深度和注入深度的和，其中注入深度取決於蝕刻和離子加速製程的特性。步驟605中，將在溝槽內表面形成絕緣材料，隨後步驟606中將在溝槽中形成具有第二導電類型的材料。為使裝置表面平坦，還將採用機械或化學研磨製程。
雖然在圖5和圖6中論述的技術包含某些確定的製程和特徵，但是同樣可有其他變化例，例如，可直接在半導體基底上蝕刻出溝槽，而不需首先形成外延層。在這些實施例中，基底包含單晶矽或其他合適的摻雜一種或多種雜質的半導體材料。同樣在其他一些實施中，可在裝置上製作其他一些特徵。
圖7所示為根據本發明實施例的另一個超級接面裝置。
在如圖7所示的實施例中，溝槽區74形成於半導體材料中，該半導體材料包含活性層71和外延層72。活性層包括N+源極區和P型體區，如圖所示，溝槽區74延伸過整個活性層71進入外延層72。
如圖中所示，P區212的深度等於注入區213和溝槽區214深度的和，因此，P區212深度將比一般只藉由蝕刻到達的深度深。
雖然上面詳細的描述了本發明具體的實施例，並指明了最優方案，但是不論先前描述的多詳細，本發明仍有許多其他實施方式。在實際執行時可能有些變化，但仍然包含在本發明主旨範圍內，比如，在其他實施例中採用其他一些合適的製程，因此，本發明旨在包括所有落入本發明和所述申請專利範圍及主旨內的替代例、改進例和變化例等。
11．．．漂移區
12．．．P源極區
13．．．N+源極區
14．．．閘極
100．．．超級接面裝置
111．．．N條格
112．．．P條格
200．．．超級接面裝置
211．．．N區
212．．．P區
213．．．注入區
214．．．溝槽區
215．．．絕緣層
216．．．P型柱
300．．．超級接面裝置
31．．．P區
400．．．垂直MOSFET
40．．．N型汲極區
44．．．P型體區
45．．．閘極
431．．．源電極
451．．．閘極氧化區
20．．．N+基底
51．．．N型外延層
52．．．遮罩
53．．．溝槽
54．．．絕緣層
55．．．多晶矽
71．．．活性層
72．．．外延層
74．．．溝槽區
附圖作為說明書的一部分，對本發明實施例進行說明，並與實施例一起對本發明的原理進行解釋。為了更好的理解本發明，將根據以下附圖對本發明進行詳細描述。
圖1所示為超級接面裝置的截面圖。
圖2所示為根據本發明的一個超級接面裝置實施例框圖。
圖3所示為根據本發明的又一超級接面裝置實施例框圖。
圖4A-4B所示為根據本發明的一個垂直MOSFET實施例框圖。
圖5A-5F所示為根據本發明圖2中所示超級接面裝置的一個製作方法實施例框圖。
圖6所示為根據本發明的又一超級接面裝置製作方法實施例框圖，以及
圖7所示為根據本發明的又一垂直MOSFET實施例框圖。
211．．．N區
212．．．P區
213．．．注入區
214．．．溝槽區
215．．．絕緣層
216．．．P型柱
400．．．垂直MOSFET
40．．．N型汲極區
44．．．P型體區
45．．．閘極
451．．．閘極氧化區

Claims (21)

  1. 一種功率裝置，包括：基底；形成在基底上的多個具有第一導電類型的第一區；以及形成在基底上的多個具有第二導電類型的第二區，該第二區與該第一區橫向交錯，每一個該第二區包含：溝槽區；注入區，注入於該基底和該溝槽區之間；導電柱，形成於溝槽區內；以及絕緣層，用於將導電柱與注入區以及鄰近第二區的第一區隔開。
  2. 如申請專利範圍第1項所述之功率裝置，其中，該基底是N+基底，該第一區是N區，該第二區是P區。
  3. 如申請專利範圍第1項所述之功率裝置，其中，第一導電類型是N型，第二導電類型是P型。
  4. 如申請專利範圍第1項所述之功率裝置，其中，該導電柱包含摻雜的多晶矽。
  5. 如申請專利範圍第1項所述之功率裝置，其中，每一個該第一區的頂部還包括一個具有第二導電類型的第三區，每一個該第一區形成柱狀，並被垂直排列在該基底和具有第二導電類型的第三區之間。
  6. 如申請專利範圍第5項所述之功率裝置，其中，每一個該第一區與個別第三區電短路。
  7. 如申請專利範圍第1項所述之功率裝置，其中，該基底至少包含兩層，且每一層的摻雜濃度不同。
  8. 如申請專利範圍第1項所述之功率裝置，其中，該絕緣層包含二氧化矽。
  9. 如申請專利範圍第1項所述之功率裝置，其中，該絕緣層包含旋塗玻璃、流動性氧化物或有機材料。
  10. 如申請專利範圍第1項所述之功率裝置，其中，該裝置還包括活性層，該溝槽區延伸進裝置的活性層。
  11. 如申請專利範圍第1項所述之功率裝置，其中，該裝置是金屬氧化物半導體場效應電晶體。
  12. 如申請專利範圍第1項所述之功率裝置，其中，多個第一區和多個第二區形成該功率裝置的漂移區。
  13. 如申請專利範圍第1項所述之功率裝置，其中，該裝置是金屬氧化物半導體場效應電晶體，並且該功率裝置進一步包括：第一導電類型的汲極區；源極區；以及閘極區。
  14. 一種電晶體，包括：基底；漂移區，與該基底接觸，該漂移區包含：多個具有第一導電類型的第一區；以及多個具有第二導電類型的第二區，該第二區與該第一區橫向交錯，其特徵在於，每一個該第二區包含： 溝槽區；注入區，注入於該基底和溝槽區之間；導電柱，形成於溝槽區內；以及絕緣層，用於將導電柱與注入區以及鄰近第二區的第一區隔開。
  15. 如申請專利範圍第14項所述之電晶體，其中，進一步包括：汲極區，與該基底接觸；源極區，與該漂移區接觸；閘極區，與該漂移區電容性耦合。
  16. 如申請專利範圍第14項所述之電晶體，其中，該電晶體是垂直超級接面功率電晶體。
  17. 一種製作半導體裝置的方法，包括：在基底上形成第一導電類型的半導體材料層；在該第一導電類型的半導體材料層中形成系列溝槽，該溝槽延伸至部分該半導體材料層；經由該溝槽，在該第一導電類型的半導體材料層中注入第二導電類型的半導體材料，形成注入區；在一個或多個該溝槽表面形成絕緣層；以及在部分該溝槽中填充第二導電類型的半導體材料，其中，該系列溝槽和注入區與該第一導電類型的半導體材料層橫向交錯。
  18. 如申請專利範圍第17項所述之方法，其中，該半導體材料層是外延層。
  19. 如申請專利範圍第17項所述之方法，其中，該溝槽不延伸進基底。
  20. 如申請專利範圍第17項所述之方法，其中，該注入區從溝槽底部延伸至基底。
  21. 如申請專利範圍第17項所述之方法，其中，該半導體材料層是通過化學氣相沈積製程、電漿增強化學氣相沈積製程、原子層沈積製程或液相外延製程形成的外延層。
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