CN101019235A - 垂直半导体器件和制造该器件的方法 - Google Patents

垂直半导体器件和制造该器件的方法 Download PDF

Info

Publication number
CN101019235A
CN101019235A CNA2005800296207A CN200580029620A CN101019235A CN 101019235 A CN101019235 A CN 101019235A CN A2005800296207 A CNA2005800296207 A CN A2005800296207A CN 200580029620 A CN200580029620 A CN 200580029620A CN 101019235 A CN101019235 A CN 101019235A
Authority
CN
China
Prior art keywords
groove
drift region
horizontal plane
transistor
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800296207A
Other languages
English (en)
Inventor
克里斯德·罗切福特
埃尔温·A·海曾
菲利浦·默尼耶-贝拉德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN101019235A publication Critical patent/CN101019235A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种垂直半导体器件，例如槽式栅极MOSFET功率晶体管(1)，具有某种导电类型的漂移区(12)，该漂移区(12)包含相反导电类型的隔开垂直柱(30)，该隔开垂直柱(30)用于器件击穿电压的电荷补偿提高。绝缘材料(31)仅被设置在漂移区(12)中的槽(20)侧壁上，并且从槽(20)底部外延生长相反导电类型材料。侧壁绝缘材料(31)的存在防止了电荷补偿柱的任何缺陷传入漏极漂移材料，由此防止器件(1)中的任何过量漏电流。绝缘材料(31)也防止槽侧壁上的外延生长，因此基本上防止了在槽中形成空隙，空隙将降低电荷补偿精度。可以很好控制该方法的外延生长，并且该方法的外延生长可以在顶部主表面(10a)下方的上水平面(21)处停止。因而，可以在补偿柱以上的相同槽(20)中形成例如20个槽式栅极(22、23)。

Description

垂直半导体器件和制造该器件的方法
技术领域
本发明涉及垂直半导体器件和制造该器件的方法。
尤其是，本发明涉及这样一种半导体器件，该半导体器件被排列成使正向电流沿着垂直方向在该器件的顶部和底部主表面之间流动，其中该器件具有由某种导电类型材料组成的漂移区。本发明尤其关心的这种器件是漂移区为漏极漂移区的垂直绝缘栅极场效应功率晶体管，尽管本发明也可应用于如双极晶体管和二极管之类其它半导体器件。按照惯例，通过降低掺杂物浓度并增大漂移区的尺寸，可以提高这些器件的反向击穿电压。然而，这也与期望反向击穿电压的平方近似成比例地增大了器件的导通电阻。
背景技术
周知的是，通过使漏极漂移区包含相反导电类型材料的隔开垂直柱，来解决垂直绝缘栅极场效应功率晶体管中的问题，该隔开垂直柱提供电荷补偿以提高晶体管的反向击穿电压。也就是说，对于某种导电类型正向电流漏极漂移材料的给定掺杂级，晶体管反向偏置时这种材料中的每单位面积空间电荷基本上被相反导电类型材料的柱中的每单位面积空间电荷所补偿或平衡，并且击穿电压高于没有相反导电类型柱的常规晶体管。而且，这意味，对于给定的晶体管期望击穿电压，所述某种导电类型材料的掺杂级可以高于给定漏极漂移区深度时的掺杂级，因此晶体管的导通电阻可以低于常规晶体管。通过在这些电荷补偿/平衡晶体管中增大漏极漂移区的深度来提高击穿电压，以线性关系、而不是平方关系，成比例地增大了导通电阻。
早先，在美国专利No.4,754,310(我们的参考文献PHB32740)中公开了这种类型的电荷补偿/电荷平衡晶体管，同时说明了它与以上给出的晶体管对应的特性。在该美国专利中，提出了可以通过在所述某种导电类型漏极漂移区中蚀刻槽，然后外延沉积相反导电类型的材料以填充这些槽，来形成电荷平衡结构。
更近一些，G.Deboy等人发表于Proc.IEDM，pp.683-685(1998)的文章中公开了这种类型的电荷补偿功率晶体管，现在也称为超结(SJ)器件或多降低表面电场(multi-RESURF)器件。这篇文章提出了利用多外延生长和注入过程，即交替地沉积n型掺杂外延层和注入p岛，来形成相反导电类型的电荷补偿柱。如果外延阶差不太高、且成本不太高，则合并p岛需要高的横向扩散热预算，这意味大间距，从而限制了这些晶体管在较高压范围(大约400伏以上)的应用。
再近一些，有些提议回到了美国专利No.4,754,310中的建议，即通过外延填充被蚀刻的槽来形成相反导电类型的柱。用于相反导电类型柱的槽应该深，即贯穿漏极漂移区的大部分或全部深度，以便提供良好的电荷补偿。这些槽也应该窄，以便占据尽可能小的器件面积，以及获得尽可能小的间距。较小间距使能以较高的漂移区掺杂浓度来获得电荷补偿，导致了较低的器件导通电阻。而且，较高漂移区掺杂浓度下的较小间距，使能制造可在较低击穿电压范围内(下至近似20伏的下限)的、带有电荷补偿的器件。
对用于电荷补偿柱的深而窄(高纵横比)的槽进行外延填充的这种方法的问题是，如何实现无缺陷填充以及如何实现无空隙(viod)填充。所述缺陷在被蚀刻槽的表面中，从而在两种导电类型材料之间的边界上，且延伸到外延填充材料中。这些缺陷能够允许过量漏电流。所述空隙是由槽底部的外延生长所造成的，该槽底部的外延生长同时还伴随着槽侧壁的生长，在槽被充满之前，该侧壁生长碰到槽顶部。这些空隙能够降低电荷平衡精度。而且，一旦存在空隙，则在随后的蚀刻过程步骤期间，该空隙就可能被打开，并且例如也许充满导电材料，这将有损于电荷平衡。而且，通过实验我们发现了，槽形状的小变化可以对由槽侧壁生长所产生的空隙在槽中的位置有大影响。因此，这些空隙在槽中的位置可以在单个晶片上的不同位置之间变化，这可能引起再现性问题。S.Yamauchi等人发表于ISPSD，pp 133-136[2002]的文章提出了一种复杂的多级过程，涉及：对槽进行预先氢退火(pre-H2-annealing)，以减少缺陷；进行第一外延生长；进行HCL蚀刻，以打开已经由第一生长形成空隙的槽的顶部；进行第二外延生长，以填充空隙；以及进行后期氢退火(post-H2-annealing)。该过程中的多个步骤需要高的热预算，这样限制了可获得的掺杂分布以及单元间距。M.Rub等人发表于ISPSD，pp 203-206[2003]的文章提出了一种结构，其中槽包含第一n型外延薄层和第二p型外延薄层，使得电荷补偿被局部限定在每个槽中。该备选结构受到推荐，因为据说实验显示，被蚀刻槽的无空隙外延填充非均匀地分布于整个晶片。我们认为，对于该结构，如果薄层的外延生长率不均匀，则电荷补偿将大大受影响。
发明内容
根据本发明第一方面，提供一种制造半导体器件的方法，该半导体器件被排列成使正向电流沿着垂直方向在该器件的顶部和底部主表面之间流动，其中该器件具有由某种导电类型材料组成的漂移区，并且该漂移区包含相反导电类型材料的隔开垂直柱，该隔开垂直柱提供电荷补偿以提高该器件的反向击穿电压，该方法包括：从所述顶部主表面向所述某种导电类型的漂移区材料中蚀刻垂直槽，然后在该槽中设置相反导电类型的隔开柱的材料；其中该方法包括在被蚀刻槽的侧壁上设置绝缘材料，然后从该槽的底部向顶部外延生长相反导电类型的材料。
槽侧壁上存在绝缘材料防止了相反导电类型材料的任何缺陷传入所述某种导电类型的漏极漂移材料，由此防止过量的漏电流。
因为在以上限定的本发明方法中，槽内的外延生长从底部向顶部发生，并且不是发生于存在绝缘材料的槽侧壁上，所以基本上解决了如何实现无空隙(void-less)填充的上述问题。而且，因为该填充方法对槽的确切形状不太敏感，所以我们认为基本上将在整个晶片上实现该无空隙(void-less)填充，由此提供更高的可接受晶体管产量。
以上限定的本发明方法的复杂性低于Yamauchi文章中所提出的方法，并且将不需要这种高热预算。而且，与Rub文章中所提出的方法相比，以上定义的本发明方法的优点是，如果外延生长率不均匀，则可能生长出过量材料，然后去除该过量材料(例如利用化学机械抛光)。
尤其关心的本发明方法的应用是，该半导体器件是垂直绝缘栅极场效应功率晶体管，且漂移区是漏极漂移区。
可以很好地控制根据本发明从槽底部向顶部的外延生长范围，这样能够进一步简化晶体管制造中的处理步骤。因而，在其中晶体管是垂直槽式栅极MOSFET的本发明优选方法中，相反导电类型材料在槽中的外延生长可以在槽顶部下方的上水平面处停止，然后从所述上水平面以上的槽侧壁去除绝缘材料，然后在所述上水平面以上的槽中设置栅极绝缘材料和栅极导电材料，并在所述上水平面上设置沟道容纳区和源极区。优选地，在设置栅极绝缘材料和栅极导电材料后，设置沟道容纳区和源极区。
在本发明方法关于垂直绝缘栅极场效应功率晶体管的另一优选应用中，晶体管是垂直平面栅极MOSFET，平面栅极被设置在与所述某种导电类型的漏极漂移材料及沟道容纳区和源极区相邻的所述顶部主表面上，具有为实现电荷补偿所需导电率的外延生长材料被设置在该槽中，直到该槽相邻的漏极漂移区和沟道容纳区之间的结的水平面，并且较高导电率的材料被设置在从该水平面到顶部主表面的槽中。适于电荷补偿的相反导电类型材料在槽中的外延生长可以延续到顶部主表面，然后可以将所述结水平面以上的槽中的外延生长材料转换成所述较高导电率材料。作为选择，适于电荷补偿的相反导电类型材料在槽中的外延生长可以在结水平面处停止，然后可以用所述较高导电率材料来填充该槽，直到顶部主表面。在这种情况下，可以在填充该槽直到顶部主表面之前，从结水平面以上的槽侧壁去除所述绝缘材料。优选地，通过至少部分地与平面栅极自对准，在平面栅极后设置沟道容纳区和源极区。
根据本发明第二方面，提供一种半导体器件，该半导体器件被排列成使正向电流沿着垂直方向在该器件的顶部和底部主表面之间流动，其中该器件具有由某种导电类型材料组成的漂移区，并且该漂移区包含相反导电类型材料的隔开垂直柱，该隔开垂直柱提供电荷补偿以提高该器件的反向击穿电压，其中在所述某种导电类型的漂移区材料中有垂直槽，在该槽的侧壁上有从槽底部延伸的绝缘材料，并且在所述绝缘材料内的槽区域中充满了外延材料，该外延材料提供相反导电类型的隔开柱。槽侧壁上的绝缘材料将相反导电类型的外延材料的任何缺陷与所述某种导电类型的漏极漂移材料隔离开，由此防止任何过量漏电流。
在本发明这方面的优选应用中，器件是垂直绝缘栅极场效应功率晶体管，且漂移区是漏极漂移区。一种这样的晶体管可以是垂直槽式栅极MOSFET，其中槽侧壁上的绝缘材料以及填充该绝缘材料内区域的外延材料，都延伸到所述顶部主表面下方的上水平面，其中栅极绝缘材料和栅极导电材料位于所述上水平面以上的槽中，以及其中沟道容纳区和源极区位于所述上水平面以上。另一种这样的晶体管可以是垂直平面栅极MOSFET，其中平面栅极被设置在与所述某种导电类型的漏极漂移材料及沟道容纳区和源极区相邻的所述顶部主表面上，以及其中具有为实现电荷补偿所需导电率的外延材料位于该槽中，直到与该槽相邻的漏极漂移区和沟道容纳区之间的结的水平面，以及其中较高导电率材料位于从该水平面到顶部主表面的槽中。在该平面栅极晶体管中，槽侧壁上的绝缘材料可以只延伸到结水平面。
在半导体技术领域中，对于除垂直器件漂移区中的电荷补偿柱以外的应用，从槽侧壁上具有绝缘材料的槽的底部向顶部进行选择性外延生长，本身是已经周知的。美国专利5,384,280(Toshiba)涉及在半导体本体中的不同集成电路如动态随机存储器(DRAM)之间形成隔离槽，其中这些隔离槽具有不同宽度，例如深度为0.5微米的0.2微米宽和1.0微米宽的槽。提出了在这种槽中提供氮氧化物(oxide-nitride)侧壁，然后在这种槽中选择性地生长外延材料。氮氧化物侧壁在槽外的集成电路之间提供所需的隔离，而槽内的外延硅不向硅衬底的其余部分加压。美国专利6,555,891(IBM)涉及双极互补金属氧化物半导体(BiCMOS)器件，以及如何提供比绝缘体上硅(SOI)结构的埋入氧化层更深地延伸的双极晶体管。提出了穿过BOX层来蚀刻槽，使槽侧壁与氧化硅或氮化硅或氮氧化硅绝缘，并在槽内外延生长硅。取决于槽内所形成的器件如DRAM单元，槽的宽度可以在微米到毫米的范围内变化，这些器件在槽侧壁处与槽外SOI中形成的场效应晶体管(FET)绝缘。
附图说明
现在将参考附图，来举例描述根据本发明的垂直半导体器件以及制造这些器件的方法的实施例，其中：
图1示出了根据本发明的槽式栅极MOSFET形式的垂直绝缘栅极场效应功率晶体管一部分的横截面简图；
图2示出了根据本发明的平面栅极MOSFET形式的垂直绝缘栅极场效应功率晶体管一部分的横截面简图；
图3示出了根据本发明的平面栅极MOSFET形式的另一垂直绝缘栅极场效应功率晶体管一部分的横截面简图；
图4和5示出了根据本发明制造垂直绝缘栅极场效应功率晶体管的方法的步骤，这些步骤为制造图1、2和3的晶体管所共有；
图6示出了制造图1和3的晶体管的方法中的补充图4和5所示步骤的步骤；以及
图7示出了制造图2的晶体管的方法中的补充图4和5所示步骤的步骤。
具体实施方式
现在参考图1，其示出了垂直绝缘栅极场效应功率晶体管半导体器件1的槽式栅极金属氧化物半导体场效应晶体管(MOSFET)形式。半导体器件1包括单晶硅半导体本体10，且被排列成使正向电流沿着垂直方向在器件本体10的顶部和底部主表面10a、10b之间流动。本体10具有某种导电类型(n+)的衬底漏极区11，以及这种导电类型(n)的漏极漂移区12。漂移区12包含相反导电类型(p)的材料的隔开垂直柱30，其具有为实现电荷补偿所需的导电率，以提高器件1的反向击穿电压。漂移区材料12中有垂直槽20，并且这些槽20在漏极衬底11和顶部主表面10a之间延伸。槽20的侧壁上的绝缘材料31从槽20的底部延伸，并且外延材料填充绝缘材料31内的区域，并提供相反导电类型的隔开柱30。绝缘材料31和外延材料30都延伸到顶部主表面10a下方的上水平面21。栅极绝缘材料22和栅极导电材料(优选地为高度掺杂多晶硅)23位于上水平面21以上的槽20中，并且p型沟道容纳区15和n型源极区16在上水平面21上方。
器件1具有大量的共享公共漏极区11的电学并联晶体管单元。图1示出了一个晶体管单元的横向范围(单元间距)TC1，该晶体管单元TC1具有两个外围槽式栅极部分22、23。当向器件1上的导通态栅极导电材料23施加合适的栅极电势时，就在槽式栅极相邻的每个单元内的p型区15中形成了垂直导电沟道15a，借此在每个晶体管单元TC 1中，正向电流从环形源极区16通过导电沟道15a、且垂直地通过漂移区12，而流向漏极区11。绝缘区17被设置在沟槽22、23上。源极金属镀层(metallisation)18被设置在绝缘区17上。到栅极23的电连接(未示出)被设置在晶体管单元区域的外面。漏极金属镀层19被设置在漏极衬底11下面。
以上关于先有技术，相对于晶体管1的反向击穿电压和导通电阻而说明了p型电荷补偿柱30的功能和优点。在器件1中，槽20侧壁上的绝缘材料31将p型外延材料30的任何缺陷与n型漏极漂移材料12隔离，由此防止了任何过量漏电流。沟道容纳区15与漂移区12的结必须和槽式栅极相邻，且在电荷补偿柱30的顶部上方一点。材料30的顶部连接到源极电连接(未示出)，这样增强了降低表面电场(RESURF)效应。
现在参考图2，其示出了垂直绝缘栅极场效应功率晶体管半导体器件2的平面栅极MOSFET形式。除漂移区12延伸到顶面10a以外，器件2以类似于图1的器件1的方式包括：具有顶部和底部主表面10a、10b的半导体本体10；某种导电类型(n+)的衬底漏极区11；以及这种导电类型(n)的漏极漂移区12。漂移区材料12中有垂直槽20，并且这些槽20在漏极衬底11和顶面10a之间延伸。槽20侧壁上的绝缘材料311从槽20的底部延伸，并且具有为实现电荷补偿所需导电率的相反导电类型(p)外延材料填充绝缘材料311内的区域，直到槽20相邻的漏极漂移区12和沟道容纳区151之间的结的水平面211，并以类似于图1的器件1的方式提供漂移区12中所包含的隔开垂直电荷补偿柱301。具有比电荷补偿材料301更高导电率的材料302位于绝缘材料311内从水平面211到顶部主表面10a的槽20中。材料302可以是比材料301更高掺杂的外延硅或多晶硅。
器件2具有大量的共享公共漏极区11的电学并联晶体管单元。图2示出了一个晶体管单元的横向范围(单元间距)TC2，该晶体管单元TC2和相邻单元具有外围平面栅极结构13、14。每个平面栅极结构都在顶部主表面10a上有平面栅极绝缘层13，并在该平面栅极绝缘层13上有栅极导电材料14。
漏极漂移区11延伸到相邻晶体管单元的外围区12a的顶部主表面10a。在每个晶体管单元的外围漏极漂移区12a内，并且到电荷补偿柱301的任一侧，都有p型沟道容纳区151和n型源极区161。因而，表面10a上的平面栅极13、14与漏极漂移材料12相邻，并且与沟道容纳区151和源极区161相邻。当向器件2的导通态栅极导电材料14施加合适的栅极电势时，就在平面栅极13、14相邻的p型区151中形成了横向导电沟道151a，借此在每个单元TC2中，正向电流从源极区161横向通过导电沟道151a而流入外围漏极漂移区12a，然后垂直通过漏极漂移区12a和12而流到衬底漏极区11。以类似于图1的器件1的方式，来设置平面栅极13、14上的绝缘区17、源极金属镀层18、到栅极导电材料14的电连接(未示出)、以及漏极金属镀层19。
现在参考图3，图3示出了一种平面栅极MOSFET功率晶体管3，其不同于图2所示晶体管2之处在于，槽20侧壁上的绝缘材料311仅仅延伸到结的水平面211。
在图3的器件3中，材料302直接连接到源极161和沟道容纳区151的侧面。这样做的好处是，源极金属镀层18可以仅仅经由顶部主表面10a上的材料302而连接到区域161和151；也就是说，槽20可以紧接于栅极14上的绝缘材料17之后，使得与图2的器件2相比，栅极14能够更近地靠在一起，且间距可以更小。
如以上对于图1的器件1的柱30和侧壁绝缘材料31所陈述的，对于图2和3的器件2和3，在槽20侧壁上具有绝缘材料311的p型电荷补偿柱301的功能和优点基本上相同。
在图2和3的平面栅极MOSFET器件2和3中，在槽20相邻的沟道容纳区151与漂移区12之间的结的水平面211以上的槽20中设置较高导电率材料302的原因是，增强RESURF效应，即提高由电荷补偿柱所提供的器件反向击穿电压。对于理想的电荷补偿，电荷补偿柱301顶部的电势应该和沟道容纳区151与漂移区12之间的结的水平面211的电势相同。在这一点上，美国专利No.6,605,862(参考文献PHNL 010137)描述了这样的RESURF器件，这些RESURF器件具有由半绝缘材料的电阻路径所提供的槽式场型区，并且该专利说明了，如果沿电阻路径的势降开始与沟道容纳区和漏极漂移区之间结的深度紧密对准，则为了提高击穿电压，将如何改善漏极漂移区中的电场分布。在本发明的情况下，利用电荷补偿柱来实现RESURF效应，虽然对于大约100伏以上直到600伏的中压和高压器件，沟道容纳区151和漏极区11之间的压降发生于纵深漂移区12中直到大约30微米深，但是在从源极金属镀层18到水平面211的槽20中只有小压降将具有以下优点：帮助平衡水平面211处的槽中电势与漂移区12顶部的电势。该小压降是通过较高导电率材料302来实现的。在低于大约100伏以下的低压器件中，沟道容纳区151与漏极区11之间的压降发生于较浅的漂移区12中，对于20伏电压向下直到大约1微米深，并且尤为重要的是只有小压降，即从源极金属镀层18到水平面211的槽20中所发生的漂移区12压降的一小部分，以便平衡水平面211处的槽中电势与漂移区12顶部的电势，从而尤为重要的是获得较高导电率材料302。为了获得最佳的RESURF，漂移区12和电荷补偿柱301中的掺杂物剂量应该在1e12cm-2左右。区302的掺杂浓度应该尽可能高，以限制该材料中的压降，例如在le20cm-3左右。
本发明范围内的电荷补偿柱的配置的可能变化包括以下。图1的槽式栅极MOSFET器件1的配置对于较低电压，如100伏以下的晶体管中的较小单元间距是有利的。然而，对于较大单元间距的槽式栅极MOSFET，槽式栅极器件1可以在晶体管单元TC1的中心区、而不是槽式栅极22、23下方，具有电荷补偿柱30、31。虽然尤其对于较低电压的槽式栅极MOSFET，较大单元间距的槽式栅极MOSFET中的这种中心区电荷补偿柱可以延伸到顶面10a，但是有利的将是，以和对于图2和3的平面栅极MOSFET2和3中具有上部区较高导电率材料302的电荷补偿柱301所示相同的方式，这些中心区电荷补偿柱在槽中延伸，直到漏极漂移区12与沟道容纳区15之间结的水平面，同时较高导电率材料被设置在从该水平面到顶部主表面10a的槽20中。对于图2和3的平面栅极MOSFET，在本发明的范围内可以省略上部区较高导电率材料302，尤其是对于较高电压器件。
现在参考图4和5，其示出了根据本发明的方法的步骤，这些步骤为制造图1的槽式栅极晶体管及图2和3的平面栅极晶体管所共有。最初，提供一块由n+导电类型衬底11组成的单晶硅半导体本体10，以形成漏极区，并在该衬底11上生长n导电型外延层12，以形成漏极漂移区。层12的顶部将形成晶体管的顶部主表面10a，并且衬底11的底部将形成晶体管的底部主表面10b。厚的硬掩模40，如氧化硅，被设置在顶面10a上，并且由该掩模所提供的窗口用于从顶面10a向漂移区材料12中各向异性地蚀刻深垂直槽20。槽20优选地贯穿层12的整个厚度，向下直到衬底11。在实验中，我们蚀刻了1.5微米宽、12微米深的这种槽。对于晶体管所需反向击穿电压的每20伏，这些槽20将近似为1微米深，即对于600伏器件，近似直到大约30微米深。然后，如图4所示，例如通过氧化硅沉积或生长，把例如40nm厚的薄绝缘材料层31、311设置在槽20内的槽底部和侧壁上。然后，如图5所示，执行各向异性氧化物干蚀刻，以去除槽底的氧化物，只留下被设置在被蚀刻槽20的侧壁上的氧化物绝缘材料31、311。然后，如图6和7所示，从槽20的底部向顶部外延生长p导电型材料30、301。
在实验中，我们清洁半导体本体，如图5所示，接着在1050℃下进行现场烘烤，以便去除本体上的自然氧化物。然后，把三氯硅烷(TCS)用作硅气体前体，并把氢用作前体气体，在1050℃的温度及总共40托的压力下执行外延生长。在没有过程优化的情况下，获得了大于每分钟一微米的高生长率以及对氧化物的良好选择性，也就是在侧壁层31、311上基本上没有外延硅生长。填充上述12微米槽的沉积时间大约为5分钟。侧壁绝缘材料防止了电荷补偿柱的任何缺陷传入漏极漂移材料，由此防止任何过量漏电流。
因为槽内的外延生长从底部向顶部发生，并且不是发生在存在绝缘材料的槽侧壁上，所以实现了槽的基本无空隙(void-less)填充。而且，因为该填充方法对槽的确切形状不太敏感，所以我们认为基本上将在整个晶片上实现该无空隙(void-less)填充，由此提供更高的可接受晶体管产量。
在根据本发明的上述方法中的外延过程期间，通过修改硅生长时间，可以很好地控制槽内的硅水平面高度。这可以进一步简化半导体器件制造中的处理。
图6示出了，对于图1的槽式栅极MOSFET器件1以及图2和3的平面栅极MOSFET器件2和3，p导电类型材料30、301的外延生长在槽20顶部下方的上水平面21、211处停止。
制造图1的器件1的下一步是，从上水平面21以上的槽侧壁去除侧壁绝缘材料31。然后，通过氧化硅生长，在上水平面21以上的槽20中设置如图1所示的栅极绝缘材料22，并且在去除硬掩模40之后，通过沉积掺杂多晶硅来设置栅极导电材料23，并使栅极导电材料23与顶部主表面10a齐平。优选地，在设置栅极绝缘材料和栅极导电材料22和23之后，通过注入和退火来设置如图1所示的沟道容纳区15和源极区16。这是首选的，因为与槽式栅极深度相比，可以容易地将沟道容纳区和源极区调节到所需的深度，有利于热预算。作为选择，可以在槽20蚀刻之前形成沟道容纳区以及也许源极区，然后可以调节外延生长的上水平面21，以便提供与沟道容纳区相比的所需深度的槽式栅极。然后，通过在槽式栅极22、23上设置绝缘区17、然后设置源极金属镀层18、栅极金属镀层(未示出)和漏极金属镀层(19)，来完成器件1。
对于图2的器件2，在水平面211处停止材料301的外延生长后，侧壁绝缘材料311保留在原位，并且槽20充满了较高导电率材料302。可以通过进一步外延生长更高掺杂硅、或沉积可以是多晶硅的更高掺杂材料，来实现该填充。然后，在去除硬掩模40后，图2的器件2的制造步骤如下。通过氧化硅生长，在顶面10a上设置栅极绝缘材料层，然后沉积栅极导电材料层作为掺杂多晶硅，然后对这两层进行构图，以设置平面栅极13、14。优选地，在形成平面栅极13、14后，而且优选地通过至少部分地与平面栅极自对准，通过注入和退火来设置沟道容纳区151和源极区161。然后，通过在平面栅极13、14上设置绝缘区17、然后设置源极金属镀层18、栅极金属镀层(未示出)和漏极金属镀层19，来完成器件2。
图7示出了，对于图2的平面栅极MOSFET器件2，p导电类型材料301的外延生长可以延续到槽20的顶部。然后，通过注入将水平面211以上的材料301转换成较高导电率材料302。
对于图3的平面栅极MOSFET器件3，在水平面211处停止材料301的外延生长后，去除水平面211以上的侧壁绝缘材料311，如图6所示。在去除硬掩模40后，用较高导电率材料302来填充槽20的上部。可以通过沉积例如多晶硅，来实现该填充步骤；或者可以通过外延生长例如在材料301的顶部和槽20的侧面进行掺硼硅的外延生长，来实现该填充步骤。然后以相对于图2的器件2所述相同的方式，来完成器件3。

Claims (15)

1.一种制造半导体器件(1、2)的方法，所述半导体器件(1、2)被排列成使正向电流沿着垂直方向在所述器件的顶部和底部主表面(10a、10b)之间流动，其中所述器件(1、2)具有由某种导电类型材料组成的漂移区(12)，并且所述漂移区(12)包含相反导电类型材料的隔开垂直柱(30、301)，所述隔开垂直柱(30、301)提供电荷补偿以提高所述器件的反向击穿电压，所述方法包括：从所述顶部主表面(10a)向所述某种导电类型的漂移区(12)材料中蚀刻垂直槽(20)，然后在所述槽(20)中设置所述相反导电类型的隔开柱的材料(30、301)；其中所述方法包括，在被蚀刻槽(20)的侧壁上设置绝缘材料(31、311)，然后从所述槽(20)的底部向顶部外延生长所述相反导电类型的材料。
2.根据权利要求1所述的方法，其中所述器件是垂直绝缘栅极场效应功率晶体管(1、2)，且所述漂移区(12)是漏极漂移区。
3.根据权利要求2所述的方法，其中所述晶体管是垂直槽式栅极金属氧化物半导体场效应晶体管(1)，其中所述槽(20)中的所述相反导电类型材料的外延生长在所述槽(20)顶部下方的上水平面(21)处停止，然后从所述上水平面(21)以上的槽侧壁去除绝缘材料(31)，其中然后在所述上水平面(21)以上的所述槽(20)中设置栅极绝缘材料(22)和栅极导电材料(23)，以及其中在所述上水平面(21)上设置沟道容纳区(15)和源极区(16)。
4.根据权利要求3所述的方法，其中在设置所述栅极绝缘材料(22)和栅极导电材料(23)后，设置所述沟道容纳区(15)和源极区(16)。
5.根据权利要求2所述的方法，其中所述晶体管是垂直平面栅极金属氧化物半导体场效应晶体管(2)，其中平面栅极(13、14)被设置在与所述某种导电类型的漏极漂移材料(12)及沟道容纳区(151)和源极区(161)相邻的所述顶部主表面(10a)上，其中具有为实现电荷补偿所需导电率的外延生长材料(301)被设置在所述槽(20)中，直到与所述槽(20)相邻的所述漏极漂移区(12)和所述沟道容纳区(151)之间的结的水平面(211)，以及其中较高导电率的材料(302)被设置在从该水平面(211)到顶部主表面(10a)的所述槽(20)中。
6.根据权利要求5所述的方法，其中适于电荷补偿的所述相反导电类型材料(301)在所述槽(20)中的外延生长延续到所述顶部主表面(10a)，以及其中然后所述结的水平面以上的所述槽中的外延生长材料(301)被转换成所述较高导电率材料(302)。
7.根据权利要求5所述的方法，其中适于电荷补偿的所述相反导电类型材料(301)在所述槽(20)中的外延生长在所述结的水平面(211)处停止，以及其中然后用所述较高导电率材料(302)来填充所述槽(20)，直到所述顶部主表面(10a)。
8.根据权利要求7所述的方法，其中在填充所述槽直到所述顶部主表面(10a)之前，从所述结的水平面(211)以上的槽侧壁去除所述绝缘材料(311)。
9.根据权利要求5至8任一权利要求所述的方法，其中通过至少部分地与所述平面栅极(13、14)自对准，在所述平面栅极(13、14)后设置所述沟道容纳区(151)和源极区(161)。
10.一种半导体器件，它是通过根据权利要求1至9任一权利要求所述的方法所制造的。
11.一种半导体器件(1、2)，所述半导体器件(1、2)被排列成使正向电流沿着垂直方向在所述器件的顶部和底部主表面(10a、10b)之间流动，其中所述器件(1、2)具有由某种导电类型材料组成的漂移区(1 2)，并且所述漂移区(1 2)包含相反导电类型材料的隔开垂直柱(30、301)，所述隔开垂直柱(30、301)提供电荷补偿以提高所述器件的反向击穿电压，其中在所述某种导电类型的漂移区(12)材料中有垂直槽(20)，在所述槽(20)的侧壁上有从所述槽底部延伸的绝缘材料(31、311)，并且在所述绝缘材料内的所述槽区域中充满了外延材料(30、301)，所述外延材料提供所述相反导电类型的隔开柱。
12.根据权利要求11所述的器件，其中所述器件是垂直绝缘栅极场效应功率晶体管(1、2)，且所述漂移区(12)是漏极漂移区。
13.根据权利要求12所述的晶体管，其中所述晶体管是垂直槽式栅极金属氧化物半导体场效应晶体管(1)，其中所述槽(20)侧壁上的所述绝缘材料(31)以及填充所述绝缘材料内区域的所述外延材料(30)，都延伸到所述顶部主表面(10a)下方的上水平面(21)，其中栅极绝缘材料(22)和栅极导电材料(23)位于所述上水平面(21)以上的所述槽(20)中，以及其中沟道容纳区(15)和源极区(16)位于所述上水平面(21)上方。
14.根据权利要求12所述的晶体管，其中所述晶体管是垂直平面栅极金属氧化物半导体场效应晶体管(2、3)，其中平面栅极(13、14)位于与所述某种导电类型的漏极漂移材料(32)及沟道容纳区(151)和源极区(161)相邻的所述顶部主表面(10a)上，以及其中具有为实现电荷补偿所需导电率的所述外延材料(301)位于所述槽(20)中，直到与所述槽(20)相邻的所述漏极漂移区(12)和沟道容纳区(151)之间的结的水平面(211)，以及其中较高导电率材料(302)位于从该水平面(211)到所述顶部主表面(10a)的所述槽(20)中。
15.根据权利要求14所述的晶体管，其中所述槽侧壁上的绝缘材料(311)仅仅延伸到所述的结的水平面(211)。
CNA2005800296207A 2004-09-03 2005-09-01 垂直半导体器件和制造该器件的方法 Pending CN101019235A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GBGB0419558.2A GB0419558D0 (en) 2004-09-03 2004-09-03 Vertical semiconductor devices and methods of manufacturing such devices
GB0419558.2 2004-09-03

Publications (1)

Publication Number Publication Date
CN101019235A true CN101019235A (zh) 2007-08-15

Family

ID=33155965

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800296207A Pending CN101019235A (zh) 2004-09-03 2005-09-01 垂直半导体器件和制造该器件的方法

Country Status (6)

Country Link
US (1) US20070228496A1 (zh)
EP (1) EP1790014A2 (zh)
JP (1) JP2008511982A (zh)
CN (1) CN101019235A (zh)
GB (1) GB0419558D0 (zh)
WO (1) WO2006025035A2 (zh)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101982873A (zh) * 2009-10-08 2011-03-02 成都芯源系统有限公司 具有超结结构的功率器件及其制造方法
CN102169902A (zh) * 2010-03-19 2011-08-31 成都芯源系统有限公司 一种深槽和深注入型超结器件
CN102856208A (zh) * 2011-06-30 2013-01-02 英飞凌科技奥地利有限公司 具有电压补偿结构的半导体器件
CN103098219A (zh) * 2009-08-27 2013-05-08 威世硅尼克斯 超结型沟槽功率mosfet器件的制造
CN103137689A (zh) * 2011-11-25 2013-06-05 盛况 一种具有超结沟槽mos结构的半导体装置及其制造方法
CN103137688A (zh) * 2011-11-25 2013-06-05 朱江 一种沟槽mos结构半导体装置及其制造方法
CN103367433A (zh) * 2012-04-02 2013-10-23 朱江 一种沟槽超级结mos半导体装置及其制造方法
CN103367434A (zh) * 2012-04-02 2013-10-23 朱江 一种超级结沟槽mos半导体装置及其制造方法
CN103531628A (zh) * 2012-07-02 2014-01-22 朱江 一种沟槽肖特基mos半导体装置及其制备方法
CN103545364A (zh) * 2012-07-11 2014-01-29 上海华虹Nec电子有限公司 自对准接触孔的小尺寸mosfet结构及制作方法
CN103633137A (zh) * 2012-08-21 2014-03-12 朱江 一种具有底部隔离电荷补偿结构半导体晶片及其制备方法
CN104078506A (zh) * 2013-03-25 2014-10-01 瑞萨电子株式会社 半导体器件
CN104779276A (zh) * 2014-03-26 2015-07-15 上海合俊驰半导体科技有限公司 一种具有超结结构的igbt及其制备方法
CN109378343A (zh) * 2018-11-12 2019-02-22 深圳市富裕泰贸易有限公司 超结金属氧化物场效应晶体管及其制作方法
CN109860293A (zh) * 2017-11-30 2019-06-07 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN113130485A (zh) * 2021-03-31 2021-07-16 中国科学院微电子研究所 一种半导体器件的制造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0407363D0 (en) * 2004-03-31 2004-05-05 Koninkl Philips Electronics Nv Trench semiconductor device and method of manufacturing it
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
US7651918B2 (en) * 2006-08-25 2010-01-26 Freescale Semiconductor, Inc. Strained semiconductor power device and method
US20080093700A1 (en) * 2006-10-20 2008-04-24 United Microelectronics Corp. Semiconductor device and method for operating the same
KR101279574B1 (ko) * 2006-11-15 2013-06-27 페어차일드코리아반도체 주식회사 고전압 반도체 소자 및 그 제조 방법
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
DE102007004320A1 (de) * 2007-01-29 2008-07-31 Infineon Technologies Ag Halbleiterbauelement mit vertikalen Strukturen von hohem Aspektverhältnis und Verfahren zur Herstellung einer kapazitiven Struktur in einem Halbleiterkörper
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7902075B2 (en) 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US9000550B2 (en) 2008-09-08 2015-04-07 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US7960781B2 (en) 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
JP2010186760A (ja) * 2009-02-10 2010-08-26 Panasonic Corp 半導体装置および半導体装置の製造方法
KR101159900B1 (ko) * 2009-04-22 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
WO2011027831A1 (ja) 2009-09-07 2011-03-10 ローム株式会社 半導体装置およびその製造方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8598655B1 (en) * 2012-08-03 2013-12-03 Infineon Technologies Dresden Gmbh Semiconductor device and method for manufacturing a semiconductor device
US9231100B2 (en) 2012-10-31 2016-01-05 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing a semiconductor device
EP2923381A4 (en) 2012-11-26 2016-08-17 D3 Semiconductor LLC DEVICE ARCHITECTURE AND ENHANCED PACKAGING METHOD OF VERTICAL FIELD EFFECT DEVICES
US9728580B2 (en) * 2013-05-13 2017-08-08 Infineon Technologies Ag Power transistor with integrated temperature sensor element, power transistor circuit, method for operating a power transistor, and method for operating a power transistor circuit
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
WO2016028943A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Electronic circuit
WO2016028944A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
JP6569216B2 (ja) * 2014-12-22 2019-09-04 日産自動車株式会社 絶縁ゲート型半導体装置及びその製造方法
CN105826196A (zh) * 2015-01-07 2016-08-03 北大方正集团有限公司 沟槽型超结功率器件及其制作方法
JP6583169B2 (ja) * 2016-07-19 2019-10-02 株式会社豊田自動織機 トレンチゲート型半導体装置
US10529850B2 (en) 2018-04-18 2020-01-07 International Business Machines Corporation Vertical field-effect transistor including a fin having sidewalls with a tapered bottom profile
US11111598B2 (en) 2019-06-28 2021-09-07 Kabushiki Kaisha Toshiba Crystal growth method in a semiconductor device
CN114512380B (zh) * 2022-01-28 2023-03-28 电子科技大学 一种栅极自对准的垂直纳米空气沟道三极管制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6774434B2 (en) * 2001-11-16 2004-08-10 Koninklijke Philips Electronics N.V. Field effect device having a drift region and field shaping region used as capacitor dielectric
JP4212288B2 (ja) * 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103098219B (zh) * 2009-08-27 2016-02-10 威世硅尼克斯 超结型沟槽功率mosfet器件的制造
CN103098219A (zh) * 2009-08-27 2013-05-08 威世硅尼克斯 超结型沟槽功率mosfet器件的制造
CN101982873A (zh) * 2009-10-08 2011-03-02 成都芯源系统有限公司 具有超结结构的功率器件及其制造方法
CN102738242A (zh) * 2009-10-08 2012-10-17 成都芯源系统有限公司 一种垂直结构功率器件
CN101982873B (zh) * 2009-10-08 2012-10-17 成都芯源系统有限公司 具有超结结构的功率器件的制造方法
CN102169902A (zh) * 2010-03-19 2011-08-31 成都芯源系统有限公司 一种深槽和深注入型超结器件
TWI472034B (zh) * 2010-03-19 2015-02-01 Monolithic Power Systems Inc 深槽和深注入型超結裝置
CN102169902B (zh) * 2010-03-19 2014-07-02 成都芯源系统有限公司 一种深槽和深注入型超结器件
CN102856208A (zh) * 2011-06-30 2013-01-02 英飞凌科技奥地利有限公司 具有电压补偿结构的半导体器件
CN102856208B (zh) * 2011-06-30 2015-05-13 英飞凌科技奥地利有限公司 具有电压补偿结构的半导体器件
CN103137688A (zh) * 2011-11-25 2013-06-05 朱江 一种沟槽mos结构半导体装置及其制造方法
CN103137689B (zh) * 2011-11-25 2017-06-06 盛况 一种具有超结沟槽mos结构的半导体装置及其制造方法
CN103137689A (zh) * 2011-11-25 2013-06-05 盛况 一种具有超结沟槽mos结构的半导体装置及其制造方法
CN103367434A (zh) * 2012-04-02 2013-10-23 朱江 一种超级结沟槽mos半导体装置及其制造方法
CN103367434B (zh) * 2012-04-02 2017-09-12 朱江 一种超级结沟槽mos半导体装置
CN103367433B (zh) * 2012-04-02 2017-08-08 朱江 一种沟槽超级结mos半导体装置及其制造方法
CN103367433A (zh) * 2012-04-02 2013-10-23 朱江 一种沟槽超级结mos半导体装置及其制造方法
CN103531628B (zh) * 2012-07-02 2017-08-08 朱江 一种沟槽肖特基mos半导体装置
CN103531628A (zh) * 2012-07-02 2014-01-22 朱江 一种沟槽肖特基mos半导体装置及其制备方法
CN103545364B (zh) * 2012-07-11 2016-04-13 上海华虹宏力半导体制造有限公司 自对准接触孔的小尺寸mosfet结构及制作方法
CN103545364A (zh) * 2012-07-11 2014-01-29 上海华虹Nec电子有限公司 自对准接触孔的小尺寸mosfet结构及制作方法
CN103633137A (zh) * 2012-08-21 2014-03-12 朱江 一种具有底部隔离电荷补偿结构半导体晶片及其制备方法
CN104078506A (zh) * 2013-03-25 2014-10-01 瑞萨电子株式会社 半导体器件
CN104779276A (zh) * 2014-03-26 2015-07-15 上海合俊驰半导体科技有限公司 一种具有超结结构的igbt及其制备方法
CN104779276B (zh) * 2014-03-26 2020-01-21 上海提牛机电设备有限公司 一种具有超结结构的igbt及其制备方法
CN109860293A (zh) * 2017-11-30 2019-06-07 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109860293B (zh) * 2017-11-30 2022-01-28 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109378343A (zh) * 2018-11-12 2019-02-22 深圳市富裕泰贸易有限公司 超结金属氧化物场效应晶体管及其制作方法
CN113130485A (zh) * 2021-03-31 2021-07-16 中国科学院微电子研究所 一种半导体器件的制造方法

Also Published As

Publication number Publication date
GB0419558D0 (en) 2004-10-06
US20070228496A1 (en) 2007-10-04
JP2008511982A (ja) 2008-04-17
WO2006025035A3 (en) 2006-08-24
EP1790014A2 (en) 2007-05-30
WO2006025035A2 (en) 2006-03-09

Similar Documents

Publication Publication Date Title
CN101019235A (zh) 垂直半导体器件和制造该器件的方法
US7023069B2 (en) Method for forming thick dielectric regions using etched trenches
TWI482236B (zh) 具有密封塞子的半導體槽結構及方法
US7960781B2 (en) Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
CN102683390B (zh) 屏蔽栅极mosfet器件中的多晶硅层间电介质
US8716085B2 (en) Method of fabricating high-voltage semiconductor device
US9257532B2 (en) Method for forming a semiconductor device with a trench and an isolation
US6773995B2 (en) Double diffused MOS transistor and method for manufacturing same
CN102163622B (zh) 包含具有超级结的沟槽mosfet的半导体器件
CN101673766A (zh) (110)取向p沟道具有高k栅极电介质的沟槽型mosfet
CN101872724A (zh) 超级结mosfet的制作方法
JP2008538659A (ja) 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
CN102184856B (zh) 一种槽型纵向半导体器件的制造方法
JPH021164A (ja) 埋込みトランジスタ・コンデンサの形成方法
TWI831396B (zh) 製造記憶單元之方法
CN100495731C (zh) Fet器件及其制造方法
KR20000077429A (ko) 선택적 에피택셜 성장에 의해 형성된 트렌치 벽을 갖는파워-게이트 디바이스 및 디바이스의 성형공정
CN109887993A (zh) 金属氧化物半导体场效应管及其制造方法
CN104253050B (zh) 一种槽型横向mosfet器件的制造方法
CN202205755U (zh) 具有超结结构的平面型功率mosfet器件
CN101246825B (zh) 硅材料高频低功耗功率结型场效应晶体管(jfet)的制造方法
CN102751199B (zh) 一种槽型半导体功率器件的制造方法
CN100369264C (zh) 三维多栅高压n型横向双扩散金属氧化物半导体管
CN105161420B (zh) 一种横向mosfet器件的制造方法
CN116313807B (zh) 一种双层侧墙结构的超结功率mosfet器件的制备方法及超结功率mosfet器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20080418

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20080418

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication