CN102856208A - 具有电压补偿结构的半导体器件 - Google Patents

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Abstract

通过在掺杂有n型掺杂剂原子和p型掺杂剂原子的外延半导体材料中蚀刻沟槽以及沿着沟槽的一个或更多侧壁设置第一半导体或绝缘材料制造具有高电压补偿组件的半导体器件。 第一半导体或绝缘材料针对n型掺杂剂原子比p型掺杂剂原子至少具有2倍不同的掺杂剂扩散常数。第二半导体材料沿着第一半导体或绝缘材料设置在沟槽中。第二半导体材料具有与第一半导体或绝缘材料不同的掺杂剂扩散常数。通过第一半导体或绝缘材料从外延半导体材料向第二半导体材料扩散比另一类型的掺杂剂原子更多的n型掺杂剂原子或p型掺杂剂原子，使得在第二半导体材料和外延半导体材料之间出现横向电荷分离。

Description

具有电压补偿结构的半导体器件
技术领域
本发明涉及半导体器件，尤其是具有电压补偿结构的半导体器件。
背景技术
补偿MOSFET（金属氧化物半导体场效应晶体管）具有以下述方式在有源体积中在实际器件下方彼此靠近布置的p型区域和n型区域：这些区域可以在阻断期间用于彼此相互"电学补偿"，使得在导通状态中形成从源极到漏极的非中断、低电阻导电路径。也称为列的充电区域中的每一个在水平方向看时仅包含击穿表面电荷的一部分（其中水平表面电荷< qc'）。由于这种情况中特殊类型的结构，与常规结构组件相比，对于给定电击穿电压，n路径的掺杂大量增加以用于电压补偿使用的结构组件。以这种方式实现期望的开关电阻减小且因此还实现显著增加的附加值。
然而，该附加值的一部分被形成电压吸收体积的复杂p型和n型列区域导致的增加的花费抵消。用于形成这种电压补偿结构的常规制造方法是十分复杂的且具有极高成本，且因此极大地减小了使用这种补偿结构实现的附加值。另外，已经到达了可以使用现有技术实现的电压补偿结构的可能尺寸的下限，使得在下一代技术中尺寸的进一步减小将十分困难。因为不能使用常规工艺实现所需的制造容差，至今仍未实现技术转变。
主要使用所谓的多外延工艺产生电压补偿组件。在这种情况中，若干μm厚的n掺杂外延层首先在高n掺杂基底上生长，且常称为“缓冲外延”。除了在外延步骤中引入的掺杂水平，在第一充电位置中使用掺杂离子（例如，硼或磷掺杂）的注入，掺杂离子通过光刻胶掩模引入到缓冲外延。使用注入（通过掩模或在整个表面上）也可以采用相反掺杂。然而，还可能使用所需掺杂分离各个外延层。此后，整个工艺重复所需次数，直到创建了具有足够的厚度且装配有电荷中心的n（多外延）层。电荷中心彼此相互调节且彼此垂直堆叠。这些中心然后在波形垂直列中使用向外热扩散混合，以形成相邻p型和n型电压补偿区域。此时则可以执行实际器件的制造。由于使用包括诸如光技术、注入等中间操作的若干昂贵外延步骤，上面解释的多外延工艺是昂贵和耗时的。
用于制造电压补偿组件的另一常规技术涉及沟槽蚀刻和使用沟槽填充的补偿。该工艺的初始发展包括了讨论，在此期间使用沟槽蚀刻定义两种列类型（大多是p型列），沟槽蚀刻之后是外延填充以防止不利成本，所述不利成本是上面参照多外延工艺解释的使用若干不同外延层时出现的。同时，单个外延步骤（n掺杂外延）中吸收电压的体积在高n掺杂基底上被隔离，使得厚度对应于多层外延结构的总厚度。此后，蚀刻较深的沟槽，这决定了p列的形式。然后使用没有晶体缺陷的p掺杂外延填充该沟槽。厚n层的隔离并不比多外延工艺明显更加昂贵。实际上，充电、调节和清洁步骤是相同的且工艺的实际持续时间不是驱动较高成本的主要因素。另一方面，多外延工艺在列光技术步骤期间提供节省，且导致涉及用于列的外延层的很多沉积的节省。而且，使用多外延，彼此堆叠的注入中心必须使用热扩散垂直混合在一起。
同时，区域还以相同的方式横向地扩散，这导致强加在结构的最小宽度上的明确限制。就像沟槽填充方法一样，当在初始外延工艺期间列已经被掺杂时，无需这种扩散步骤，使得可以产生具有极窄列的结构，且可以实现较高成本性能比。然而，通过使用外延工艺的掺杂集成可能仅具有相对大的波动。尤其是，使用极小尺寸，相应的波动快速超过针对工艺提供的窗口，这可能导致明显的产量损失。而且，掺杂分布的垂直变化（因此场强的垂直发展的垂直变化）是不可能的。因此不能满足各种鲁棒性标准。
用于制造电压补偿组件的另一常规技术涉及起始材料与不同快速扩散掺杂原子的共掺杂以及随后的沟槽蚀刻和本征外延填充。然而，与精确掺杂相关的问题被克服，使得沟槽几何结构不改变充电平衡。当与至此讨论的制造概念相比时，新的特性是外延起始层的掺杂。具体而言，外延体积包含稍后形成完成的产品中的p型和n型补偿列的两个元素Ep（p型）和En（n型），尽管列是空间彼此分离的。这种“双掺杂”可以通过在外延生长期间同时调节掺杂气流或使得整个气体积包含多外延序列而产生，其中掺杂注入是不被屏蔽的，而是两种掺杂类型使用所需的剂量合并在整个表面上。
水平级在垂直方向混合，具有到连续（起伏）掺杂的材料的强向外扩散。就在起始外延之后，在两种掺杂材料仍未彼此空间分离的同时，它们在每个（本征薄）水平层中均匀的分布且相互彼此补偿，或可以在垂直方向在两种元素中的每一种中构建掺杂梯度。已经提及，必须实现相反的掺杂极性（意味着一种元素必须具有p掺杂效果且另一种必须具有n掺杂效果）。硅中两种掺杂元素的扩散系数在约1000oC至约1200oC的惯例的扩散温度必须十分不同。这种掺杂对的示例是As（n掺杂）和B（p掺杂）。在给定温度范围，硼的扩散速度是砷的大约3倍。
可以实现电荷浓度点中掺杂元素的横向分离，使得通过在起始外延（掺杂有掺杂元素Ep和En）中蚀刻深沟槽使得在起始外延前面仍保留台面结构而形成所需掺杂列。这样做保持了水平的电荷平衡。然后在沟槽的外侧壁上生长未掺杂外延层。这对于横向电荷平衡也没有影响。此时可以填充沟槽。在此之后，或在工艺期间（例如在器件工艺期间）的稍后点，执行掺杂元素Ep和En的强向外扩散。因为两种掺杂元素的扩散系数非常不同，大量较快的扩散元素的掺杂物质扩散到覆盖沟槽侧壁的未掺杂外延层中。不相称的更高比例的更慢扩散元素扩散到剩余Si台面层。掺杂量的一部分被本征地补偿。这尤其在剩余Si台面层中出现。非本征补偿掺杂物质的量是电学活性的且通过Ep和En的浓度中的差异针对每个位置判断。该效果还基本构建了掺杂列。从上面的描述得出，使用起始外延的均匀掺杂、包括沟槽蚀刻的非独立工艺，使用外延的沟槽侧壁沉积以及列扩散相对于双掺杂起始外延的起始状态改变电荷平衡。
起始外延共掺杂/沟槽蚀刻/本征外延填充技术得出具有小尺寸的补偿列，使得整个电荷量可以用于精确地控制电压增加体积。然而，使用该技术，n掺杂原子决不比p掺杂元件在硅中扩散得更快。电荷分离因而极有可能出现，因为Ep原子扩散离开Ep原子的预置区域，同时En分布根本不可能改变，且因此仅是稍微流体的。这导致若干问题。
首先，较高比例的p掺杂原子保留在n型列中，且尽管它们使用En的过供给而本征补偿，对于硅栅格的影响减小了电子的电迁移率（在n列中存在约3倍于p列中的掺杂元素，在p列中不发生本征补偿）。因此，尽管以这种方式增加了击穿电压，因为n列在晶体管的导通状态运送负载电流，该特性也增加了导通电阻。
再者，在垂直方向Ep原子还比En原子扩散得更快，除非高掺杂基底层位于列下方，否则在n型列下方形成了更高掺杂的p型区域。n型列应当在到器件的背面的向下方向与n导电补偿组件耦合，使得它是导电的。然而，这在不采取附加措施的条件下无法实现（由于上述p层）。
而且，为了确保补偿组件的鲁棒性，使用基于这一事实的方法：在p型列中和/或n型列中，掺杂物质的量在垂直方向改变。目标是提供具有电压吸收体积的大约一半高度的电峰值。由于精确度的原因，实现这点的最简单的方式是使用多层外延制造起始外延层的时候。在每个独立的外延级中在整个表面上使用En和Ep注入执行掺杂，且可以改变注入剂量。使用后续扩散（仍在沟槽的蚀刻之前发生），掺杂物质贯穿外延体积且因此贯穿各个外延区域垂直分布。在这种情况中，En的扩散远低于Ep的扩散。当En掺杂的起始外延在垂直方向同时扩散时，必须执行扩散，直到掺杂元素贯穿外延体积几乎垂直地均匀分布。使用用于各个外延级的注入剂量预先判定的掺杂分布因此不被维持（或仅加强的分布可以维持）。由于这些原因，十分难以构建具有高电鲁棒性的垂直掺杂分布。
还存在这一事实：例如较高百分比的Ep原子在垂直方向从电压吸收体积扩散到下层基底中。如果相对于垂直向外扩散不采取诸如掩埋氧化物层的措施，则Ep原子的垂直向外扩散会干扰垂直电荷平衡。Ep原子的垂直向外扩散还对完成的容差具有损害性影响。
用于制造电压补偿组件的另一常规技术涉及使用注入的沟槽侧壁的掺杂。即，定义p型补偿列可以使用注入而不是填充沟槽形成。沟槽本身可以填充以电介质，或甚至保留未被填充且然后仅在向上的方向封闭。然而，该技术导致扮演重要角色的沟槽的侧壁处的反射机制。而且，插入掺杂物质的位置极大依赖于注入角度和沟槽的几何形状（可用于注入的窗口不足够大）。此外，该技术还不能改变与深度相关的场之间的电荷平衡或关系，虽然该选项对于电压补偿组件是重要的，即以用于确保具有满负荷的电流能力。类似的性能特性与所谓的雪崩切换发生相关。
用于制造电压补偿组件的另一常规技术涉及使用超高能量的注入。基于使用极高能量的注入的区域理论上在层的深度中在单个外延步骤中获取增加的电压体积。p型列然后通过在使用不同能级的若干阶段中借助厚表面掩模的注入定义。所需的列深度应当使用极高注入能级实现。然而，因为没有合适的掩模工艺，这些领域中的尝试并不成功。
发明内容
根据制造电压补偿结构的一个实施例，该方法包括：在掺杂有具有小于50%的扩散常数差异的n型掺杂剂原子和p型掺杂剂原子的外延半导体材料中蚀刻沟槽；沿着沟槽的一个或更多侧壁设置第一半导体或绝缘材料，该第一半导体或绝缘材料对于n型掺杂剂原子比p型掺杂剂原子至少具有2倍不同的掺杂剂扩散常数；沿着第一半导体或绝缘材料在沟槽中设置第二半导体材料，该第二半导体材料具有与第一半导体或绝缘材料不同的掺杂剂扩散常数；以及通过第一半导体或绝缘材料从外延半导体材料向第二半导体材料比另一类型的掺杂剂原子扩散更多的n型掺杂剂原子或p型掺杂剂原子，使得在第二半导体材料和外延半导体材料之间出现横向电荷分离。
根据电压补偿结构的一个实施例，该结构包括沿着在掺杂外延半导体材料中形成的沟槽的一个或更多侧壁设置的第一半导体或绝缘材料。第一半导体或绝缘材料对于n型掺杂剂原子比p型掺杂剂原子至少具有2倍不同的掺杂剂扩散常数。电压补偿结构还包括设置在沟槽中的掺杂的第二半导体材料，使得第一半导体或绝缘材料夹置在掺杂的第二半导体材料和掺杂外延半导体材料之间。掺杂的第二半导体材料具有与第一半导体或绝缘材料不同的掺杂剂扩散常数，使得在掺杂的第二半导体材料和掺杂外延半导体材料之间出现横向电荷分离。
根据半导体器件的一个实施例，该器件包括第一导电类型的外延材料、设置在外延材料中属于第一导电类型但是比外延材料更重掺杂的体区、设置在体区中且具有与第一导电类型相反的第二导电类型的源极区域、以及第二导电类型的漏极区域，该漏极区域相对源极区域垂直偏移使得外延材料和体区夹置在源极区域和漏极区域之间。沟槽形成在外延材料中且第一半导体或绝缘材料沿着沟槽的一个或更多侧壁设置。第一半导体或绝缘材料对于第一导电类型的掺杂剂原子比第二导电类型的掺杂剂原子至少具有2倍不同的掺杂剂扩散常数。第二半导体材料设置在沟槽中，使得第一半导体或绝缘材料夹置在第二半导体材料和外延材料之间。第二半导体材料属于第二导电类型且与第一半导体或绝缘材料具有不同掺杂剂扩散常数，使得在第二半导体材料和外延料之间出现横向电荷分离。
当阅读下面的详细描述且当查看附图时，本领域技术人员将意识到附加特征和优点。
附图说明
附图的元件没有必要彼此成比例。相似的参考标号指示相应的类似部件。除非彼此排斥，各种实施例的特征能够组合。在下面的附图中示意且在下面的说明中详细描述实施例。
图1说明根据一个实施例具有电压补偿结构的半导体器件的示意性剖面图。
图2-11说明制造电压补偿结构的方法。
图12说明根据一个实施例的电压补偿结构的示意性剖面图。
图13说明根据另一实施例的电压补偿结构的示意性剖面图。
图14说明根据又一实施例的电压补偿结构的示意性剖面图。
具体实施方式
接下来解释很多实施例。在图中，相同的结构特征由相等或类似的参考符号识别。在本说明书的语境中，“横向”或“横向方向”应当理解为表示大体行于半导体材料或半导体本体的横向范围的方向或范围。横向方向因而大体平行于这些表面或面延伸。与之对照，术语“垂直”或“垂直方向”理解为表示大体垂直于这些表面或面且因而垂直于横向方向的方向。垂直方向因此在半导体材料或半导体载体的厚度方向。
图1说明用于垂直n沟道功率MOSFET的电压补偿结构的一个实施例。此处描述的掺杂类型对应于n沟道器件，但是也可以针对p沟道器件反转。除了此处描述的其他补偿结构实施例外，图1中示出的补偿结构也可以以类似的方式应用于其他类型的半导体器件。可以使用这种补偿结构的半导体器件可以通过不同技术制造且例如可以包括集成电学、电光或电机械电路或无源器件。半导体器件可以包括不是半导体的无机和/或有机材料，例如分立的无源器件、天线、绝缘体、塑料或金属。再者，下面描述的器件可以包括另外的集成电路以控制功率半导体芯片的功率集成电路。
可以使用此处描述的电压补偿结构的半导体器件可以包括功率MOSFET（金属氧化物半导体场效应晶体管）、DMOSFET（双扩散MOSFET）、IGBT（绝缘栅双极晶体管）、JFET（结型栅场效应晶体管）、功率双极晶体管或诸如功率肖特基二极管的功率二极管。这些类型的功率半导体器件具有垂直结构，使得器件以电流可以在垂直于这些功率半导体器件的主面的方向流动的方式制造。这样，这些器件可以在两个相对主面上，即在顶面和底面上，或换句话说在正面和背面上具有诸如接触等的端子。举例而言，功率MOSFET的源电极和栅电极可以位于一个主面上，而功率MOSFET的漏电极可以布置在另一主面上。接触可以由铝、铜或任意其他合适的材料制成。一个或更多金属层可以应用于功率半导体芯片的接触垫。金属层例如可以由钛、镍钒、金、银、铜、钯、铂、镍、铬或任意其他合适的材料制成。金属层不需要是同质的或仅由一种材料制造，即包含在金属层中的材料的各种组分和浓度都是可能的。
返回图1，MOSFET包括在n+基底110上生长的掺杂外延（epi）层100。n+基底110形成器件的漏极区域。使用n型掺杂半导体材料122填充的沟槽120形成器件的漂移区。p+体区130在外延层100中形成，且n+源极区域132在p+体区中形成。栅电极134布置在MOSFET的沟道区上方且耦合到栅极电势（G）。源电极136通过电介质138与栅电极134绝缘且耦合n+源极区域132到源极电势（S）。在器件的相对面是耦合n+基底（漏极区域）110到漏极电势（D）的漏电极140。
常规高压功率MOSFET的导通电阻主要由电压维持漂移区的导通电阻（Rds_on）主导且该区域的阻断能力由其厚度和掺杂决定。为了有利地增加阻断电压，漂移区的掺杂常规减小且层厚度增加。常规地，这样做根据其阻断能力不成比例地增加了该区域中的导通电阻。
当发生阻断时，电压被结构组件以这种方式吸收：相邻p型和n型区域相互消除，也就是说，一个区域的电荷载流子电学补偿相反掺杂区域中的电荷载流子（因此术语 补偿结构）。因此，电容以设置有自由电荷载流子的耗尽区（空间电荷区）的区域其中之一的形式构建。这在具有小电压的各个级引入电场，所述电场大多具有水平取向。由于增加的电压，体积的增长部分在器件下方水平地消除，直到彼此相邻布置的电荷列其中至少之一完全耗尽。水平电场Eh到达最大值（EBh）。当电压进一步增加时，n+电荷基底或外延层的最深布置的表面的消除开始。因此，再次构建垂直场Ev（直到该点对于电场不提供明显的贡献）。到达击穿，且击穿具有垂直场的形式，其中下式对值EBV是有效的：
Figure 985073DEST_PATH_IMAGE001
             (1)
具有相应的单元尺寸，甚至具有提供较低Rds_on的极高列掺杂量，水平场EBh仅显示相对低的值，使得EBv近似于Ec。因此，基于：
          (2)
以这种方式构建的结构组件能够阻断高压，而不用管低开关电阻Rds_on，尽管在Rds_on在常规功率组件中受到限制，这由下式给出：
Figure 619634DEST_PATH_IMAGE003
                                 (3)
根据此处描述的实施例，器件具有填充以形成外延层100中的n型列的n型掺杂半导体材料122的沟槽120。与常规器件相比，n型列122的掺杂增加（例如从n-到n或甚至更高），以减小该区域中的Rds_on。n型列122提供导通状态中源极和漏极之间的垂直电流流动路径。晶体管的导通性能通过增加n型列122的掺杂改善。
环绕n型列122的外延材料100被掺杂p型以形成电压补偿结构。在阻断状态中，附加电荷的补偿通过环绕n型122列的p型掺杂的外延材料100提供，如图1中示出的电子（-）和空穴（+）流所示。在一些实施例中，有源芯片区域中的一半可以被p型掺杂的外延材料100覆盖。在阻断期间，p型掺杂的外延材料100补偿相邻n型列122的电荷，这导致硅限制以下在区域特定导通电阻的高击穿电压。通过在p掺杂外延材料100中使用n型列122布置沟槽120，提供较低导通电阻而不减小器件的阻断电压能力。
沟槽120还包括沿着沟槽120的侧壁126布置的半导体或绝缘材料124，此后被称为沟槽侧壁材料。沟槽120中的n型列122此后也被称为沟槽填充材料。沟槽侧壁材料124夹置在沟槽填充材料122和周围p掺杂外延材料100之间。
相对于p型掺杂剂原子（诸如B），沟槽侧壁材料124对n型掺杂剂原子（诸如P）具有至少2倍不同的掺杂剂扩散常数。而且，沟槽填充材料122具有与沟槽侧壁材料124不同的掺杂剂扩散常数。沟槽填充材料122和外延材料100中的掺杂剂扩散常数通常相同，因为一般它们是相同的材料。当然，可以使用不同材料，导致在沟槽填充材料122和外延材料100中不同的掺杂剂扩散常数。与早先扩散工艺期间另一掺杂剂类型相比，n型掺杂剂原子或p型掺杂剂原子其中之一以远远更高的浓度从外延层100扩散以掺杂沟槽填充材料122。沟槽侧壁材料124至少尽可能有效地防止另一掺杂剂类型扩散到填充材料122，使得一种类型的掺杂剂原子主要从外延材料100扩散到沟槽填充材料122，且另一类型的掺杂剂原子主要在周围外延层100中扩散。因此在沟槽填充材料122和周围掺杂外延材料100之间发生横向电荷分离，且使得垂直电流流动路径（例如，对于n沟道器件，在n型列122中流动）具有较低的导通电阻，而不减小器件的电压阻断能力。
在一个实施例中，沟槽侧壁材料124是SiGe或SiGeC且沟槽填充材料122是Si外延，其在上述扩散工艺之后掺杂n型。Si外延最初是未掺杂的（至少是非有意的，使得在沟槽填充外延工艺中可能发生一些非有意掺杂）。在后续扩散工艺期间，Si沟槽材料122变成主要是n掺杂的，因为SiGe或SiGeC沟槽侧壁材料124防止大多数硼原子扩散到Si沟槽材料122中。在另一实施例中，例如沟槽侧壁材料124是诸如SiO2的绝缘材料。
图2-11说明制造电压补偿结构的方法的实施例。下面在n沟道器件的语境中描述方法，但是该方法等同地应用于p沟道器件（具有相反的掺杂类型）。这样理解，如图2所示，在n+Si基底210上生长优选地几乎本征的Si外延层200。另外，可以在高掺杂基底210和外延层200之间布置n型缓冲或场停止层。再者，可以在补偿区域和基底/场停止层之间布置与高掺杂基底210具有相同掺杂类型的低掺杂区域。
接下来，如图3所示，诸如硼原子的p型掺杂剂原子被注入到Si外延层200的顶表面中。在硼注入期间不需要光掩模。在注入之后，Si外延层200包含如图4所示p型掺杂剂原子202的均匀分布且因此被完全补偿。另外，如图4所示，诸如磷原子的n型掺杂剂原子也被注入到Si外延层200的顶表面中。相同的剂量可以用于n型掺杂剂原子和p型掺杂剂原子，例如在 1012至1014 原子/cm2之间。备选地，不同剂量可以用于控制半导体器件的垂直分布。通过按照需要控制垂直分布，电场分布相应地被控制。在磷注入期间同样不需要光掩模，且如图5所示，Si外延层200包含p型掺杂剂原子202的注入区域上方注入的n型掺杂剂原子204的均匀分布。如图5所示，p型和n型注入区域202、204可以处于相同的深度或不同的深度。
如图6所示，然后在原始Si外延层200上生长第二Si外延层220。如图6所示，对于第二Si外延层220再次执行与之前相同或不同剂量的p型和n型注入。外延生长和注入工艺可以重复所需的次数，直到如图7所示，实现具有垂直堆叠的n型和p型掺杂剂区域202、204的合适的厚多层外延层230。具有这种多层外延230，注入剂量可以在每个独立的Si外延层中改变，然后接着是各个注入区域202、204的扩散，直到如图8所示,波状的掺杂物质穿透整个多层外延230。即，在不同Si外延层中形成的注入掺杂剂区域202、204的外扩散产生遍布有p型和n型掺杂剂原子的均匀分布的共掺杂的多层外延300，因为掺杂元素对（En和Ep）在Si中几乎相等地快速扩散。注入的p掺杂剂和n掺杂剂原子的扩散常数应当几乎相等，即扩散常数差异不超过50％，且优选地不超过20％。为此，硼和磷是合适的掺杂剂原子。外延体积因此被完全补偿。如上所述的多层外延工艺的备选涉及使用单个连续外延层且提供掺杂气流，其形成完全补偿的外延材料（如上所述）。在任一情况中，实现均匀的共掺杂的外延材料300。备选地，n型和/或p型区域202、204中的一个或更多个的剂量可以在多层外延230的垂直深度的至少一部分上改变，使得如此处原先所述那样定义相应垂直分布。
在一个实施例中，在平行于外延材料300的主表面302延伸的横向方向使用n型掺杂剂原子和p型掺杂剂原子均匀掺杂共掺杂的外延材料300，使得在横向方向外延300具有小于3％或更优选地小于1％的掺杂剂变化。外延材料300可以在垂直于主表面302延伸的垂直方向不均匀地掺杂，使得垂直方向的掺杂剂变化大于1％且小于50％。这样，在横向方向存在掺杂浓度的微小变化且在垂直方向存在较大变化。因此，共掺杂的外延材料300的特定区域可以比其他区域更重地掺杂以例如在器件的漂移区内提供击穿结构。实际上，垂直方向的掺杂变化可以是需要的，以用于增加器件的击穿鲁棒性。例如，约为图7中示出的漂移区的一半深度的（多个）外延层可以比下面的外延层更重地掺杂，以在扩散之后在器件的上表面302形成击穿结构。在每一种情况中，共掺杂的外延材料300几乎被完全补偿，使得贯穿整个外延体积实现小于10至20％的掺杂剂浓度差异。
在形成共掺杂的外延材料300之后，如图9所示，通过在共掺杂的外延材料300中蚀刻具有侧壁312和底部314的沟槽310，再次定义体积轮廓。在一个实施例中，沟槽蚀刻工艺在到达基底210之前停止。
如图10所示，然后沿着一个或更多沟槽侧壁312沉积半导体材料316（此处也称为沟槽侧壁材料）。沟槽侧壁材料316与沟槽侧壁312共形且优选地不包含或尽可能少的包含电学活性掺杂。在一个实施例中，沟槽侧壁材料316是优选地不用作硅的掺杂材料的半导体材料。沟槽侧壁材料316可以沉积在硅上而没有位错，使得在相邻硅中不产生（或产生很少的）晶体缺陷。与用于常规工艺温度的硅相比，沟槽侧壁材料316对于n型（En）和p型（Ep）掺杂剂原子具有极其不同的扩散常数。在一个实施例中，相对于p型掺杂剂原子，沟槽侧壁材料316对于n型掺杂剂原子具有至少2倍或至少3倍或至少5倍不同的掺杂剂扩散常数。这样，沟槽侧壁材料316欣然允许一种类型的掺杂剂原子的扩散且用作另一掺杂剂类型的扩散阻挡。在一个实施例中，沟槽侧壁材料316扩散En比Ep快。
如果磷和硼用于共掺杂外延材料300，则SiGe例如用于沟槽侧壁材料316。在硅中，在常规工艺条件下磷和硼以几乎相同的速度扩散。然而，在SiGe中，n掺杂元素磷显示出比p掺杂元素硼明显更高的扩散常数。例如， Si0.76Ge0.24对于磷显示的扩散常数比硼约大1个数量级，且对于硼，与使用扩散停止层也显示相同的效果。SiGe可以以共形方式外延生长在沟槽侧壁312上。然而，形成由于晶格失配导致的栅格缺陷，当超过临界厚度（取决于Ge的含量，在几nm至几十nm之间）时，这导致晶体缺陷。通过使用少量碳（例如，约1％）掺杂SiGe沟槽侧壁材料316，实现与Si的完美（或近乎完美）的匹配，SiGe栅格具有正确构成。作为沟槽侧壁材料316的SiGeC因此不会产生栅格常数差异。SiGe和SiGeC具有导向Si晶体的惰性，意味着使用硼调节的电荷平衡不畸变。
如图11所示，剩余沟槽体积被填充以半导体材料318（此处也称为沟槽填充材料）。沟槽填充材料318具有与沟槽侧壁材料316不同的掺杂剂扩散常数。在一个实施例中，沟槽填充材料318是使用合适的外延工艺生长的本征硅，使得沟槽填充材料318没有收缩孔。在一个实施例中，沟槽侧壁312设置有稍微的锥度（taper）以进一步减少沟槽填充材料318中的收缩孔。沟槽填充材料318优选地是未掺杂的，使得在环绕沟槽310的共掺杂的外延材料300中获得的良好受控的电荷平衡不被扰乱。沟槽填充材料318在以下情况被认为是未掺杂的：它没有有意掺杂，但是可以具有外延生长工艺固有的一些非有意掺杂。
在后续扩散工艺中，在起始Si外延材料300中保持提前调节的垂直电荷平衡，这是因为扩散元素En和Ep在硅中在垂直方向以相同的速度放电，且尤其是因为使用提前执行的垂直扩散产生的调节之前实现了几乎均匀的掺杂分布（也就是说很少的波动），如上文所述。另一方面，在横向方向发生电荷分离，使得p型掺杂剂原子和n型掺杂剂原子在横向方向分离，形成例如如图1所示的电压补偿列结构。
在横向方向发生电荷分离，因为沟槽侧壁材料316有力地阻断一种掺杂剂类型（例如p型掺杂剂原子）的扩散而同时欣然允许另一掺杂剂类型（例如n型掺杂剂原子）的扩散。这样，一种注入物种（例如n型掺杂剂）中的大部分扩散到沟槽填充材料318中，而另一注入物种（例如p型掺杂剂）仅在周围外延材料300中扩散。在该示例中，沟槽填充材料318主要掺杂n型以形成用于n沟道器件的电流流动路径，且周围外延材料300主要掺杂p型以通过从如图1所示的漂移区去除自由电荷载流子提供电压补偿。对于p沟道器件，掺杂类型相反。在每一种情况中，电流流动路径的导通电阻减小，而不会不利影响器件的电压阻断能力。
在一个实施例中，沟槽侧壁材料316是Si0.81Ge0.19且扩散温度约是950oC。在这些条件下，磷（P）和硼（B）的扩散常数（D）分别是 DP = 2E-14 cm2/s和DB = 4E-15 cm2/s。在这些条件下且对于约5小时的扩散持续时间，硼的扩散长度大约为170nm且磷的扩散长度大约为380nm。如果Si0.81Ge0.19沟槽侧壁材料316的厚度小于380nm且大于170nm（例如约200nm厚），则如上所述发生横向电荷分离。即，在相同的时间周期中，磷原子在Si0.81Ge0.19沟槽侧壁材料316中极大地横向扩散，使得极高百分比的磷含量从掺杂的外延层300扩散到沟槽填充材料318（例如未掺杂Si外延）。相反，Si0.81Ge0.19沟槽侧壁材料316防止大多数硼原子从周围外延层300扩散到沟槽填充材料318中。因此，例如如图1所示，n型列在沟槽310中形成且周围的外延材料300变成p型的。上面给出的尺寸指示极其精细分离的结构是可能的且可以实现3μm的单元栅格。
为了形成沟槽侧壁和填充材料316、318，可以在沟槽侧壁312上沉积SiGe或SiGeC层。备选地，沟槽310可以填充以SiGe或SiGeC且然后除沿着侧壁312之外被去除。沟槽然后填充以Si。可以使用各向异性蚀刻在沟槽底部314去除SiGe或SiGeC。这样，如图12所示，沟槽底部314没有沟槽侧壁材料316。
图13说明使用诸如氧化物的电介质320部分地填充沟槽310的实施例。孔隙可以保留在沟槽310中。
氧化物也可以用作沟槽310中渗透层的备选或补充。一层沟槽侧壁材料316也可以用作渗透层。在一个实施例中，如图14所示，沟槽侧壁材料316包括交替的SiGe和Si层330、332的多层。这种多层沟槽侧壁材料316可以用于甚至在没有添加碳的条件下实现具有相应厚度的渗透层，且不由于栅格误差产生匹配问题。当SiGe层沟槽侧壁材料316的锗（Ge）含量在侧壁分离期间首先连续缓慢（或按照阶段）增长且然后在分离工艺快结束处减小时，也可以实现这种渗透层。这样，SiGe沟槽侧壁材料316的Ge含量从侧壁312向内延伸地增加、达到峰值且然后减小。使用在平行于结构的主表面的水平方向在第一和第二半导体材料之间夹置的渗透层，第一半导体材料用作用于扩散元素的源且第二半导体材料是扩散元素（其经过渗透层）的目标。Si沿着导电路径与另外材料的组合（诸如与SiGe）提供另一优势：产生栅格应力，这增加了电子的迁移率且因而进一步减小了电流流动路径的开关电阻。
上面描述了单个扩散阶段，意味着在单个扩散步骤中处理整个外延体积。备选地，可以根据描述的扩散过程处理第一外延层，使得随后分离另一外延层且操作重复。可以使用这种多步扩散方法处理极厚的体积。而且，起始材料可以自然地在垂直方向设置有所需的掺杂分布。垂直变化可以用于改善结构组件的鲁棒性。而且，可以以合适的方式使用多于两种掺杂元素以利用其相应物理特性（例如在扩散期间）。而且，本征外延起始材料可以被具有合适构造的掺杂外延代替。而且，上述多层外延材料可以放置在具有较低的掺杂含量的中间层上而不是直接放置在高掺杂基底上。中间层是n掺杂的，例如用于电子的传导。
诸如“下面”、“下方”、“底下”、“之上”、“上面”等空间相对术语用于描述的简单以解释一个元件相对于另一元件的定位。除了与图中示意的取向不同的取向之外，这些术语还旨在涵盖器件的不同取向。诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等但也不限于此。贯穿说明书，相似的术语表示相似的元件。
当在此使用时，术语“具有”、“含有”、“包括”、“包含”等是指示陈述的元件或特征的存在但是不排除附加元件或特征的开放式术语。除非语境明确指明，否则冠词“一”、“一个”和“该”旨在包括复数和单数。
应当理解，除非特别声明，此处描述的各个实施例的特征可以彼此组合。
尽管此处已经说明和描述了特定实施例，本领域技术人员应当意识到很多备选和/或等价实现可以代替示出和描述的特定实施例而不偏离本发明的范围。本申请旨在覆盖此处讨论的特定实施例的任意调适和变型。因此，旨在表明，本发明仅由权利要求及其等同物限定。

Claims (27)

1.一种制造电压补偿结构的方法,包含：
在掺杂有具有小于50%的扩散常数差异的n型掺杂剂原子和p型掺杂剂原子的外延半导体材料中蚀刻沟槽；
沿着沟槽的一个或更多侧壁设置第一半导体或绝缘材料，该第一半导体或绝缘材料对于n型掺杂剂原子比p型掺杂剂原子至少具有2倍不同的掺杂剂扩散常数；
沿着该第一半导体或绝缘材料在沟槽中设置第二半导体材料，该第二半导体材料具有与第一半导体或绝缘材料不同的掺杂剂扩散常数；以及
通过第一半导体或绝缘材料从外延半导体材料向第二半导体材料中比另一类型的掺杂剂原子扩散更多的n型掺杂剂原子或p型掺杂剂原子，使得在第二半导体材料和外延半导体材料之间出现横向电荷分离。
2.根据权利要求1所述的方法，其中在平行于外延半导体材料的主表面延伸的横向方向，外延半导体材料被均匀地掺杂以n型掺杂剂原子和p型掺杂剂原子，使得外延半导体材料在横向方向具有小于3％的掺杂剂变化。
3.根据权利要求2所述的方法，其中在垂直于外延半导体材料的主表面延伸的垂直方向，外延半导体材料被不均匀地掺杂，使得在垂直方向外延半导体材料的掺杂剂变化大于1％且小于50％。
4.根据权利要求1所述的方法，其中外延半导体材料通过以下步骤形成：
向外延层的叠层毯式注入n型掺杂剂原子和p型掺杂剂原子，使得外延层的叠层具有交替导电类型的垂直偏移区域；以及
在外延层的叠层中扩散毯式注入的掺杂剂原子以形成在平行于外延半导体材料的主表面延伸的横向方向均匀掺杂的外延半导体材料，使得外延半导体材料在横向方向具有小于3％的掺杂剂变化。
5.根据权利要求4所述的方法，其中叠层的一个或更多外延层比其它外延层更重地掺杂。
6.根据权利要求4所述的方法，其中p型和n型掺杂剂原子的注入剂量至少在一些外延层中差异小于3％。
7.根据权利要求1所述的方法，其中沿着沟槽的一个或更多侧壁设置第一半导体或绝缘材料包含在一个或更多沟槽侧壁上外延生长SiGe或SiGeC。
8.根据权利要求7所述的方法，其中在沟槽中设置第二半导体材料包含在沟槽中外延生长未掺杂的Si。
9.根据权利要求1所述的方法，其中沟槽被蚀刻，使得侧壁是有锥度的。
10.根据权利要求1所述的方法，其中外延半导体材料设置在掺杂基底上且沟槽蚀刻在到达掺杂基底之前停止。
11.根据权利要求1所述的方法，还包含从沟槽的底部去除第一半导体或绝缘材料。
12.根据权利要求1所述的方法，还包含使用电介质材料部分填充沟槽。
13.根据权利要求1所述的方法，其中第一半导体或绝缘材料包含交替的SiGe和Si的多层。
14.根据权利要求1所述的方法，其中第一半导体或绝缘材料是SiGe且SiGe的Ge含量从侧壁向内延伸地增加、达到峰值且然后减小。
15.根据权利要求1所述的方法，其中n型掺杂剂原子是磷原子且p型掺杂剂原子是硼原子。
16.根据权利要求1所述的方法，还包含在一个或更多沟槽侧壁以及掺杂的第二半导体材料之间在沟槽中设置绝缘渗透层。
17.一种电压补偿结构，包含：
沿着在掺杂外延半导体材料中形成的沟槽的一个或更多侧壁设置的第一半导体或绝缘材料，该第一半导体或绝缘材料对于n型掺杂剂原子比p型掺杂剂原子至少具有2倍不同的掺杂剂扩散常数；
掺杂的第二半导体材料，其设置在沟槽中使得第一半导体或绝缘材料夹置在掺杂的第二半导体材料和掺杂的外延半导体材料之间，该掺杂的第二半导体材料具有与第一半导体或绝缘材料不同的掺杂剂扩散常数，使得在掺杂的第二半导体材料和掺杂的外延半导体材料之间出现横向电荷分离。
18.根据权利要求17所述的电压补偿结构，其中第一半导体或绝缘材料包含SiGe或SiGeC。
19.根据权利要求18所述的电压补偿结构，其中第一半导体或绝缘材料包含SiGe，且具有大于170nm且小于380nm的厚度。
20.根据权利要求18所述的电压补偿结构，其中第二半导体材料包含p型掺杂Si。
21.根据权利要求17所述的电压补偿结构，其中沟槽侧壁是有锥度的。
22.根据权利要求17所述的电压补偿结构，其中第一半导体或绝缘材料从沟槽的底部去除。
23.根据权利要求17所述的电压补偿结构，其中沟槽使用电介质材料部分地填充。
24.根据权利要求17所述的电压补偿结构，其中第一半导体或绝缘材料包含交替的SiGe和Si的多层。
25.根据权利要求17所述的电压补偿结构，其中第一半导体或绝缘材料包括SiGe且SiGe的Ge含量从侧壁向内延伸地增加、达到峰值且然后减小。
26.根据权利要求17所述的电压补偿结构，还包含在一个或更多沟槽侧壁和掺杂的第二半导体材料之间在沟槽中设置绝缘渗透层。
27.一种半导体器件，包含：
第一导电类型的外延材料；
设置在外延材料中属于第一导电类型且比外延材料更重掺杂的体区；
设置在体区中且具有与第一导电类型相反的第二导电类型的源极区域；
第二导电类型的漏极区域，其相对源极区域垂直偏移使得外延材料和体区夹置在源极区域和漏极区域之间；
在外延材料中形成的沟槽；
沿着沟槽的一个或更多侧壁设置的第一半导体或绝缘材料，该第一半导体或绝缘材料对于第一导电类型的掺杂剂原子比第二导电类型的掺杂剂原子至少具有2倍不同的掺杂剂扩散常数；以及
第二半导体材料，该第二半导体材料设置在沟槽中使得第一半导体或绝缘材料夹置在第二半导体材料和外延材料之间，该第二半导体材料属于第二导电类型且具有与第一半导体或绝缘材料不同的掺杂剂扩散常数，使得在第二半导体材料和外延材料之间出现横向电荷分离。
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