CN102222619B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明的目的在于，提供一种可以在不减少保护环数量及不降低保护环深度的情况下缩小保护环区域的幅度，且在形成保护环时无需复杂且耗时的工序的半导体装置的制造方法。在半导体基体110的保护环区域GR上，采用第2掩膜M1从n型杂质扩散区域120的上方选择性地导入大量p型杂质后，使p型杂质在半导体基体110内热扩散，形成保护环124。该保护环124具有从平面上看在n型杂质扩散区域120内并且从断面上看在比n型杂质扩散区域120的下表面更深的位置形成有p型杂质扩散区域122这样一个结构。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法。
背景技术
在功率MOSFET、IGBT等电力用半导体装置中，围绕其能动区域的保护环区域上形成有多个保护环(例如，参照专利文献1。)。
图8是表示以往的半导体装置的制造方法的说明图。图8(a)～图8(c)是表示各工序的示意图。另外，在图8中，符号920’表示在半导体基体910表面上导入了p型杂质的区域。
如图8所示，以往的半导体装置的制造方法，包括在半导体基体910的保护环区域GR上形成具有开口部O的掩膜的第1工序(参照图8(a))，以及从该开口部O导入p型杂质后，使p型杂质在半导体基体910中热扩散，形成多个保护环920的第2工序(参照图8(b)及图8(c))。通过以往的半导体装置的制造方法，从开口部O导入p型杂质后，可以通过使p型杂质在半导体基体910中热扩散这种比较简单的工序，制造在保护环区域GR形成有多个保护环920的半导体装置900。
但是，在产业界，为了尽可能提高电力用半导体装置的性能，需要尽量提高能动区域的面积比率。因此，为适应这一需求，就需要考虑通过将保护环区域的幅度缩小，从而提高能动区域的面积比率。然而在这时，如果减少保护环的数量或降低保护环的深度，就会降低其耐压性能，因此就需要在不减少保护环数量及不降低保护环深度的情况下，缩小保护环区域的幅度。
作为实现这种需求的技术，已经有在保护环区域形成幅度较小的沟后，在该沟中埋入含有p型杂质的半导体材料的方法(例如，参照专利文献2)。
先行技术文献
专利文献
专利文献1：日本特许公开2003-133556号公报
专利文献2：日本特许公开2004-39655号公报
但是，根据专利文献2记载的方法，需要在保护环区域形成较小的沟的工序和在沟中埋入含有p型杂质的半导体材料的工序，因而还存在工序复杂且耗时的问题。
发明内容
为解决上述问题，本发明的目的在于，提供一种可以在不减少保护环数量及不降低保护环深度的情况下缩小保护环区域的幅度，且在形成保护环时无需复杂且耗时的工序的半导体装置的制造方法。
[1]本发明提供一种在半导体基体的保护环区域形成多个保护环的半导体装置的制造方法，其特征在于，包括：采用第1掩膜对所述半导体基体的所述保护环区域选择性地导入第1导电型杂质后，使第1导电型杂质在所述半导体基体内热扩散，形成第1导电型杂质扩散区域的第1工序；以及采用第2掩膜从第1导电型杂质扩散区域的上方，向所述半导体基体的所述保护环区域选择性地导入与所述第1工序中导入的第1导电型杂质相比更多的第2导电型杂质后，使第2导电型杂质在所述半导体基体内热扩散形成所述保护环使得保护环具有一个从平面上看处于所述第1导电型杂质扩散区域内并且从断面上看处于比所述第1导电型杂质扩散区域的下表面更深位置的第2导电型杂质扩散区域这样结构的第2工序。
因此，通过本发明的半导体装置的制造方法，在第2工序中，在半导体基体的保护环区域从第1导电型杂质扩散区域的上方选择性地导入第2导电型杂质，并使其热扩散，从而可以形成具有从平面上看在第1导电型杂质扩散区域内、从断面上看在比所述第1导电型杂质扩散区域下表面更深的区域形成有第2导电型杂质扩散区域的结构的保护环。这是由于，第1导电型杂质扩散区域内的第1导电弄杂质的浓度剖面使第2导电型杂质的横向扩散比第2导电型杂质的纵向扩散受到更强的抑制。发明人也通过实验对此进行了确认。结果是，与以往的半导体装置的制造方法(参照图8)相比，即使形成同一深度的保护环，也能够使保护环的幅度缩小。另外，通过本发明的半导体装置的制造方法，形成保护环时无需复杂及耗时的工序。
因此，本发明的半导体装置的制造方法，是一种可以在不减少保护环数量及不降低保护环深度的情况下缩小保护环区域的幅度，且在形成保护环时无需复杂且耗时的工序的半导体装置的制造方法。
[2]在本发明的半导体装置的制造方法中，当所述第1工序中导入的第1导电型杂质的量为A1、所述第2工序中导入的第2导电型杂质的量为A2时，最好可以满足“2×A1≤A2≤10×A1”的关系。
希望满足“2×A1≤A2≤10×A1”的关系，是因为当满足“A2＜2×A1”的关系时，由于第2导电型杂质的量过少，可能无法稳定地形成保护环。反之，当满足“A2＞10×A1”的关系时，由于第2导电型杂质的量过多，可能难以形成幅度较小的保护环。因此，更加理想的状态是能够满足“3×A1≤A2≤7×A1”的关系。
[3]在本发明的半导体装置的制造方法中，当所述第1导电型杂质扩散区域的深度为d1、所述第2导电型杂质扩散区域的深度为d2时，最好可以满足“1.2×d1≤d2≤2.0×d1”的关系。
希望满足“1.2×d1≤d2≤2.0×d1”的关系，是因为当满足“d2＜1.2×d1”的关系时，可能无法稳定地形成保护环。反之，当满足“d2＞2.0×d1”的关系时，与第1导电型杂质扩散区域的大小相比，由于第2导电型杂质的扩散距离变长，可能无法获得通过第1导电型杂质扩散区域抑制第2导电型杂质的横向扩散的效果。
[4]在本发明的半导体装置的制造方法中，所述第1导电型杂质的扩散系数D1及所述第2导电型杂质的扩散系数D2，在实施第2工序的热扩散的温度中，最好可以满足“D1＜D2”的关系。
基于这样的方法，通过实施第2工序，即可以形成具有从平面上看在所述第1导电型杂质扩散区域120内、从断面上看在比所述第1导电型杂质扩散区域120下表面更深的区域形成有第2导电型杂质扩散区域122的结构的保护环124。
[5]在本发明的半导体装置的制造方法中，作为所述第2掩膜，最好直接使用在所述第1工序中使用的第1掩膜。
基于这样的方法，能够以较高的生产率形成保护环。
[6]在本发明的半导体装置的制造方法中，其特征在于：所述半导体装置是在被所述保护环区域围绕的能动区域上形成有晶体管的半导体装置，所述晶体管具有：漂移层，由基准浓度层及低浓度层所构成，所述基准浓度层含有第1导电型杂质、其浓度为第1基准浓度，所述低浓度层被设置在所述基准浓度层的下表面并且含有所述第1导电型杂质、其浓度比所述第1基准浓度更低；门极电极，在所述基准浓度层的上表面经由门极绝缘膜而形成；
一对第1导电型半导体区域，被设置在所述基准浓度层的表面并分别靠近所述门极电极的各个端部、含有第1导电型杂质、其浓度比所述第1基准浓度更高；一对基极区域，分别围绕所述第1导电型半导体区域、含有第2导电型杂质、其浓度为第2基准浓度；第1电极，与所述第1导电型半导体区域及所述基极区域电连接；以及空乏层延伸区域，被设置在所述基极区域下部的所述基准浓度层内、含有第2导电型杂质、其浓度比所述第2基准浓度更低、其下表面被形成为与所述低浓度层和所述基准浓度层的界面位置相比更进入所述低浓度层，所述晶体管是由：准备由含有所述第1导电型杂质的低浓度层所构成的半导体基板的半导体基板准备工序；以高于所述低浓度层的杂质浓度的第1基准浓度将第1导电型杂质注入到所述低浓度层并进行热扩散后作为基准浓度层，形成由所述基准浓度层及所述低浓度层所构成的漂移层的漂移层形成工序；将第2导电型杂质注入到所述基准浓度层中按预定间隔分开的区域，形成空乏层延伸区域的空乏层延伸区域形成工序；
为使被注入到所述空乏层延伸区域的第2导电型杂质活性化而对其进行热扩散的热扩散工序；在所述半导体基板上形成氧化膜后堆积多晶硅，在所述空乏层延伸区域之间形成门极图案的门极图案形成工序；将所述门极图案作为形成基极区域的掩膜，以比所述空乏层延伸区域更高浓度的第2基准浓度注入第2导电型杂质并进行热扩散，形成基极区域的基极区域形成工序；以及将所述门极图案作为形成第1导电型半导体区域的掩膜来使用，以比所述第1基准浓度更高的浓度将第1导电型杂质注入到所述基极区域内并进行热扩散，形成第1导电型半导体区域的第1导电型半导体区域形成工序而制造出来的晶体管，其中，在所述漂移层形成工序中实施所述第1工序，在所述空乏层延伸区域形成工序中实施所述第2工序。
具有上述结构的晶体管(这时为MOSFET)的半导体装置，可以在不增加半导体装置的ON阻抗的情况下使半导体装置微细化，且具有良好的耐压特性(参照国际公开第WO2008/069309号手册。)。
这样在制造优良的半导体装置时，通过采用上述的方法，可以在漂移区域形成工序中形成第1导电型杂质扩散区域，随后在空乏层延伸区域形成工序中，从第1导电型杂质扩散区域的上方选择性地导入第2导电型杂质并使其热扩散，从而可以在不减少保护环数量及不降低保护环深度的情况下缩小保护环区域的幅度，无需附加特别的工序即可完成本发明所涉及的保护环结构。
另外，上述的半导体装置在具有上述优良的特征的同时，由于需要将空乏层延伸区域形成的较深，参照以往的半导体装置的制造方法(参照图8)，在形成该空乏层延伸区域的空乏层延伸区域形成工序中，当制作保护环层时，虽然可以形成较深的保护环，但随之也会使保护环的幅度扩大，因此难以缩小保护环区域的幅度。与此相对，通过本发明的半导体装置制造方法，基于上述的方法，可以在不减少保护环数量及不降低保护环深度的情况下缩小保护环区域的幅度，从而获得较大的效果。
[7]在本发明的半导体装置的制造方法中，其特征在于：所述晶体管是MOSFET；所述半导体基板具有低浓度层、该低浓度层含有第1导电型杂质，所述半导体基板由漏极层和设置在该漏极层的上表面的低浓度层构成，所述漏极层以所定浓度含有第1导电型杂质，所述低浓度层含有所述第1导电型杂质、其浓度低于所述所定杂质浓度。
[8]在本发明的半导体装置的制造方法中，其特征在于：所述晶体管是IGBT；所述半导体基板具有低浓度层、该低浓度层含有第1导电型杂质，所述半导体基板由集电极层和低浓度层构成，所述集电极层含有第2导电型杂质，所述低浓度层被设置在所述集电极层的上表面、含有所述第1导电型杂质。
[9]在本发明的半导体装置的制造方法中，其特征在于：所述半导体装置是IGBT；所述半导体基板具有低浓度层，该低浓度层含有第1导电型杂质；
所述制造方法还具有在所述低浓度层的下表面形成势垒金属层的工序。
附图说明
图1是表示实施方式一的半导体装置的制造方法的说明图；
图2是表示实施方式一的半导体装置的制造方法的说明图；
图3是表示实施方式二的半导体装置200的断面图；
图4A是表示实施方式二的半导体装置的制造方法的工序图；
图4B是表示实施方式二的半导体装置的制造方法的工序图；
图4C是表示实施方式二的半导体装置的制造方法的工序图；
图4D是表示实施方式二的半导体装置的制造方法的工序图；
图4E是表示实施方式二的半导体装置的制造方法的工序图；
图4F是表示实施方式二的半导体装置的制造方法的工序图；
图4G是表示实施方式二的半导体装置的制造方法的工序图；
图4H是表示实施方式二的半导体装置的制造方法的工序图；
图4I是表示实施方式二的半导体装置的制造方法的工序图；
图4J是表示实施方式二的半导体装置的制造方法的工序图；
图4K是表示实施方式二的半导体装置的制造方法的工序图；
图4L是表示实施方式二的半导体装置的制造方法的工序图；
图4M是表示实施方式二的半导体装置的制造方法的工序图；
图5是表示半导体装置200的特性的示意图；
图6是表示变形方式一的半导体装置200a的断面图；
图7是表示变形方式二的半导体装置200b的断面图；
图8是表示以往的半导体装置的制造方法的说明图。
符号说明
1…漏极电极、1a…集电极电极、1b…势垒金属层、2…漏极层、2a…集电极层、3…低浓度层、4…基准浓度层、5…漂移层、6a，6b…空乏层延伸区域、7a，7b…基极区域、8a，8b…源极区域、8c，8d…发射极区域、9…门极氧化膜、10…MOSFET、11…多晶硅层、12…氧化膜、13…PSG、14…源极电极、14a…发射极电极、20…门极电极结构、40’…n型杂质导入区域、40…n型杂质扩散区域、42’…p型杂质导入区域、42…p型杂质扩散区域、44…保护环、46…场效应氧化膜、
100，200，200a，200b，900…半导体装置、110，910…半导体基体、112，912…N+型半导体基板、114，914…N-型外延层、120’…n型杂质导入区域、120…n型杂质扩散区域、122’…p型杂质导入区域、122…p型杂质扩散区域、124…保护环、AR…能动区域、GR…保护环区域、M…掩膜、M1…第1掩膜、O…开口部
具体实施方式
下表面通过附图所示的实施方式，对本发明的半导体装置的制造方法进行说明。
实施方式一
1.实施方式一的半导体装置的制造方法
图1及图2是表示实施方式一的半导体装置的制造方法的说明图。图1(a)～图1(c)及图2(a)～图2(c)是各工序图。另外，在图1(b)中，符号120’表示n型杂质导入区域，在图1(c)中，符号121表示氧化膜，在图2(a)中，符号122’表示p型杂质导入区域。
如图1及图2所示，实施方式一的半导体装置的制造方法，是具有在半导体基体110的能动区域AR形成的多个MOSFET(图中未标示)和在围绕能动区域AR的保护环区域形成的多个保护124的半导体装置100的制造方法，包括下述工序及顺序。下面通过各工序对实施方式一的半导体装置的制造方法进行详细说明。在能动区域AR上，例如形成有功率MOSFET。
1.第1工序
首先，在半导体基休110的保护环区域GR上形成具有第1开口部O的第1掩膜M1(参照图1(a))。
作为半导体基体110，例如可使用在n+型硅单晶基板(厚：100～400μm、杂质浓度：1×1019cm-3～1×1020cm-3)上积层有n-型外延层(厚：5～50μm、杂质浓度：1×1014cm-3～10×1016cm-3)的半导体基体。作为第1掩膜M1，例如可使用由将宽5μm的第1开口部O在保护环区域GR上以26μm的间隔排为3列、厚0.8μm的氧化膜构成的掩膜。
接下来使用离子注入法，以剂量5×1012cm-2的条件通过第1掩膜M1导入作为n型杂质(第1导电型杂质)的磷(P)，形成n型杂质导入区域120’(参照图1(b)。)。
随后，将半导体基体110在1150℃下进行10小时的热处理，使n型杂质在半导体基体110中热扩散，形成n型杂质扩散区域(第1导电型杂质扩散区域)120(参照图1(c)。)。
形成的n型杂质扩散区域120，例如可以为宽11μm、深2～8μm、表面杂质浓度3×1015cm-3～3×1016cm-3。
2.第2工序
接下来使用离子注入法，从n型杂质扩散区域120的上方，通过第1掩膜M1导入比在第1工序中导入的n型杂质更大量的p型杂质(第2导电型杂质(硼离子)、剂量2.5×1013cm-2)(参照图2(a)。)。
随后，将半导体基体110在1200℃下进行8小时的热处理，使p型杂质在半导体基体110中热扩散，形成保护环124(参照图2(b)及图2(c)。)。保护环124具有从平面上看在n型杂质扩散区域120内、从断面看在比n型杂质扩散区域120的下表面更深的区域形成有p型杂质扩散区域122的结构。P型杂质扩散区域122，例如可以为深4～12μm、宽8μm、表面杂质浓度1×1016cm-3～3×1017cm-3。
2.实施方式一的半导体装置的制造方法的效果
通过实施方式一的半导体装置的制造方法，在第2工序中，在半导体基体110的保护环区域GR上，从第1导电型杂质扩散区域120的上方选择性地导入第2导电型杂质，并使之热扩散，从而可以形成具有从平面上看在第1导电型杂质扩散区域120内、从断面上看在比第1导电型杂质扩散区域120的下表面更深的区域形成有第2导电型杂质扩散区域122的结构的保护环124。其结果是，与以往的半导体装置的制造方法(参照图8)相比，即使是形成同一深度的保护环，也能够使保护环的幅度缩小。另外，通过实施方式一的半导体装置的制造方法，形成保护环时无需复杂且耗时的工序。
因此，本发明的半导体装置的制造方法，是可以在不减少保护环数量及不降低保护环深度的情况下缩小保护环区域的幅度，且在形成保护环时无需复杂且耗时的工序的半导体装置的制造方法。
另外，通过实施方式一的半导体装置的制造方法，由于在第1工序中导入的n型杂质的剂量A1和在第2工序中导入的p型杂质的剂量A2满足“2×A1≤A2≤10×A1”的关系，因此可以稳定地形成幅度狭小的保护环。
另外，通过实施方式一的半导体装置的制造方法，当n型杂质扩散区域120的深度为d1、p型杂质扩散区域122的深度为d2时，由于满足“1.2×d1≤d2≤2.0×d1”的关系，因此可以稳定地形成幅度狭小的保护环。
另外，通过实施方式一的半导体装置的制造方法，n型杂质的扩散系数D1及p型杂质的扩散系数D2在实施第2工序的热扩散的温度中，由于满足“D1＜D2”的关系，通过实施第2工序，可以形成具有从平面上看在n型杂质扩散区域120内、从断面上看在比n型杂质扩散区域120的下表面更深的区域形成有p型杂质扩散区域122的结构的保护环124。
另外，通过实施方式一的半导体装置的制造方法，作为形成p型杂质扩散区域122的第2掩膜，由于直接使用在第1工序中使用的第1掩膜M1，从而能够以较高的生产率形成保护环。
实施方式二
1.半导体装置200的结构
图3是实施方式二的半导体装置200的断面图。
如图3所示，实施方式2的半导体装置200，具有在能动区域AR上形成的多个MOSFET(场效应晶体管)10和在保护区域GR上形成的多个(这时为3列)保护环44。
如图3所示，MOSFET10具有由含有第1基准浓度的n型杂质作为第1导电型杂质的基准浓度层4及含有与该基准浓度层4相比更低浓度的n型杂质的低浓度层3构成的漂移层5，以及在基准浓度层4的表面上形成的门极电极结构20。另外，在形成了该门极电极结构20的基准浓度层4的表面附近、在门极电极结构20的对向、具有所定的离间间隔的端部附近的半导体基板表面上，分别设置有一对扩散区域，即含有比第1基准浓度更高浓度的n型杂质的源极区域(第1导电型半导体区域)8a和8b。而且，在该源极区域8a和8b与低浓度层3之间，作为分别覆盖该源极区域8a和8b的扩散层，分别形成有含有第2基准浓度的p型杂质作为第2导电型杂质的基极区域7a和7b。
另外，MOSFET10中，在所述基极区域7a和7b各自的扩散层的底面区域上，还分别设置有含有比第2基准浓度更低浓度的p型杂质的空乏层延伸区域6a和6b。在这里，所述底面区域，例如，在使用基极区域7a和7b的扩散层的情况时，是指与半导体基板表面平行、基极区域7a和7b的扩散层底部的平面区域的面。所述空乏层延伸区域6被形成为扩散层的下表面与基准浓度层4及低浓度层的界面相对、并进入低浓度层3侧的形状，即，所述扩散层下表面(空乏层延伸区域6及低浓度层3的界面)比低浓度层3和基准浓度层4的界面位置更深。
源极电极(第1电极)14分别与所述源极区域8a和8b以及基极区域7a和7b电连接。漏极电极1是在与所述源极电极14之间加供有电压的电极，被设置在半导体装置的半导体基板的内面侧。另外，在所述漏极电极1与低浓度层3之间，设置有含有比第1基准浓度更高浓度的n型杂质的漏极层2。
在上述结构的MOSFET100中，所述源极电极14及漏极电极1之间加供有电压，通过在门极电极(门极电极结构20的多晶硅层11)加供控制电压，在与源极区域8邻接并覆盖源极区域8的基极区域7形成通道(反转层)，使电流在源极电极14和漏极电极1之间通过漂移层5及漏极层2流动。
另外，所述漂移动5的基准浓度层4，作为n型杂质，被形成为例如含有1×1016cm-3的表面浓度的磷、层厚约为5～7μm。另外，低浓度层3作为n型杂质，被形成为例如含有3×1014cm-3的浓度的磷、层厚约为40μm。另外，漏极层2作为n型杂质，被形成为例如含有1×1020cm-3的浓度的磷或锑、层厚约为200～300μm。
各源极电极14通过以铝为主的材料被形成在位置A，被形成为例如具有4μm的厚度尺寸。另外，漏极电极1是由Ti-Ni-Ag等的多层金属膜形成，其厚度例如可以为多层金属膜整体为0.5μm。
如图3所示，门极电极结构20被形成在基准浓度层4的表面上，其形成位置是与在基准浓度层4表面附近形成的一对源极区域8中离间的位置相对应的基准浓度层的表面上。
门极电极结构20具有依次积层的门极氧化膜9及多晶硅层11，另外还积层有覆盖这些的氧化膜12。积层的门极氧化膜9及覆盖多晶硅层11表面的氧化膜12，在源极区域8的一部分之上延伸存在，该氧化膜12上形成有PSG13作为具绝缘性的层间绝缘膜。通过形成PSG13，可以防止后述的源极电极14和门极电极结构20的多晶硅层11相互电连接。
另外，门极电极结构20的门极氧化膜9被形成为例如0.1μm的厚度、多晶硅层11被形成为例如0.5μm的厚度。氧化膜12被形成为例如0.05μm的厚度、PSG13被形成为例如1μm的厚度。
在门极电极结构20直下方的基准浓度层4的表面附近，离间且对向的源极区域8a和8b被形成为具有约4～6μm的离间间隔，该源极区域8a和8b含有例如表面浓度为2×1020cm-3的砷(As)作为n型杂质，具有约0.3μm的深度。
覆盖源极区域8a和8b的基极区域7a和7b，介于漂移层5的基准浓度层4而对向设置，该基极区域7a和7b含有例如表面浓度为3×1017cm-3的硼(B)作为p型杂质，具有约2～2.5μm的深度。
基极区域7a和7b及在该基极区域7a和7b的底面下形成的空乏层延伸区域6a和6b，被形成为介于门极电极结构20直下方的漂移层5而对向设置。这里将基极区域7a和7b的间隔、即被夹在基极区域7a和7b之间的漂移层5的横向尺寸作为离间间隔(对向距离)，进行下述说明。
另外，对向的空乏层延伸区域6a一侧的端部，即介于漂移层5与空乏层延伸区域6b对向一侧的端部，被形成在离间间隔的中点(中间位置B)与该空乏层延伸区域6没有介于漂移层5对向设置的另一侧的空乏层延伸区域6b的端部E的中点(基准位置C)附近的位置。该端部E是连续形成图3所示的多个MOSFET的折返点。即，端部E是图3的MOSFET和在该MOSFET左侧连续形成的其它MOSFET共同的基极区域7a的中心点。同样，在图3的MOSFET的右侧邻接的其它MOSFET也共同使用基极区域7b。更加具体的情况如图3所示，当从该门极电极结构20的横向尺寸的1/2的中点B至该半导体装置10的一边的距离为1时，在该距离的1/2的位置C(基准位置)附近形成有空乏层延伸区域6一侧的端部。
进一步详细说明的话，在位置C附近形成的空乏层延伸区域6a和6b，如半导体装置的断面图图3所示，基极区域7a和7b底面下的上表面侧被形成在比位置C更靠近该半导体装置10的内侧(位置B侧的方向)的位置，空乏层延伸区域6a的下表面侧被形成在比位置C更靠近该半导体装置10的外侧(位置D的方向)的位置，且具有弯曲。即，源极电极14和漏极电极1之间加供有电压，且MOSFET为OFF状态时，从基极区域7a和基准浓度层4的界面、基极区域7b和基准浓度层4的界面开始分别延伸的空乏层向双方的中间位置B
靠近并结合，以及，从空乏层延伸区域6a和基准浓度层4的界面、空乏层延伸区域6b和基准浓度层4的界面开始分别延伸的空乏层向双方的中间位置B
靠近并结合。
另外，具有弯曲形状的空乏层延伸区域6a和6b的端部，与缓和的弯曲形状相比，最好形成为急峻的弯曲形状，更加理想的状态是，除上表面侧与下表面侧以外，尽可能沿着图3的位置C所示的垂线，即上表面侧与位置C相比仅稍微位于该半导体装置的内侧(位置B侧)的位置，下表面侧与位置C相比仅稍微位于该半导体装置的外侧(位置C侧)的位置，类似于日本菜刀端部的形状，使两者对向的面平行。如上所述，通过形成空乏层延伸区域6a和6b，与以往的结构相比，可以确保空乏层6a和6b之间有较宽的对向距离，在半导体装置为ON的状态时，电子(载体)移动的区域变大，从而可以降低半导体装置的ON阻抗。
基于上述形状，介于漂移层5而相互对向的空乏层延伸区域6a和6b的离间间隔如图3所示，与形成空乏层延伸区域6a和6b的扩散层的弯曲部相对应，离间间隔自上表面侧向下表面侧是逐渐增加的。
另外，空乏层延伸区域6a和6b中以7×1016～10×1016cm-3的表面浓度含有例如硼作为p型杂质，其深度约为7～8μm。再者，如图3所示，该空乏层延伸区域6a和6b至下表面的深度尺寸(基准浓度层4表面至空乏层延伸区域6的底面的深度尺寸)，被设计为是至基极区域7底面的深度尺寸(基准浓度4表面至基极区域7底面的深度尺寸d)的2倍以上(2d以上)。因此，当空乏层延伸区域6a和6b与对向的低浓度层3之间被加供有逆偏压时，从与低浓度层3的界面起，基极区域7a和7b、和低浓度区域3的双方均延伸有充分厚度的空乏层，因其具有充分的层厚，从而可以提高上述界面的耐压特性。
在保护环区域GR形成有多个(3列)保护环44。保护环44具有从平面上看在n型杂质扩散区域120内、从断面上看在比n型杂质扩散区域120的下表面更深的区域形成有p型杂质扩散区域122的结构。n型杂质扩散区域120是在与形成漂移层的工序(形成基准浓度层4的工序)相同的工序中形成的，例如可以为宽11μm、深6～7μm、表面杂质浓度1×1016cm-3。另外，p型杂质扩散区域122是在与形成空乏层延伸区域6a和6b相同的工序中形成的，例如可以为宽8μm、深7～8μm、表面杂质浓度为7×1016cm-3～10×1016cm-3。
2.半导体装置的制造方法
接下来使用图4A～图4M，对本发明的半导体装置10的制造方法进行说明。
首先准备积层有以1×1020cm-3的浓度含有例如锑或磷作为n型杂质的层及在层上积层有以3×1014cm-3的浓度含有例如磷作为n型杂质的层的半导体基板。准备好的半导体基板的下层是用于漏极层2的层，上层是用于漂移层5的层。另外，在现阶段还未形成漂移层5的基准浓度层4(图4A)。
对于上述所准备的半导体基板的表面，为了形成基准浓度区域4，通过100keV的能量将n型杂质磷(P)在剂量为4×1012～8×1012cm-2的条件下进行离子注入。这时，在保护环区域GR上形成用于形成n型杂质扩散区域40的氧化膜(第1掩膜M2)(图4B)。随后，对通过离子注入的上述磷进行预先扩散，形成具有所定深度的扩散区域及n型杂质扩散区域40(图4C)。
在基底氧化膜上涂敷抗蚀层，进行光刻，形成进行离子注入的掩膜图案。所述掩膜图案是用于形成空乏层延伸区域6a和6b的。另外，在保护环区域GR上，将所述氧化膜(第1掩膜M”)直接留存。随后，从所述掩膜图案的开口部及氧化膜(第1掩膜M2)的开口部进行杂质(硼离子)的离子注入(图4D)。
该掩膜图案中用于离子注入的开口，其开口尺寸被形成为所定值以下，具体请参照图3，当从门极电极结构20的横向尺寸的1/2的位置B(中间位置)至该半导体装置10的端部E的距离为1时，开口尺寸被形成为其1/4以下。在本实施方式中，掩膜图案的开口尺寸被形成为0.5～2μm(另外，在实际的制造中，由于要将图3所示的半导体装置按上述方式连续地连接配置，所以该部分的尺寸为1～4μm)。
另外，将所述掩膜图案中用于离子注入的开口设置为1/4以下的条件，是发明人经过反复实验得出的结果。即，该掩膜图案的开口部被形成为在位置B与基准位置C的距离的1/2以上、在从基准位置C至多晶硅层11方向的反方向上形成，从而可以使基于后述的热扩散等的杂质扩散面横向的端部形成为达不到基极区域7的扩散层弯曲部的位置。因此，可以抑制之后形成的空乏层延伸区域6a和6b的对向距离过于狭小，从而维持ON阻抗。
如上所述，用于空乏层延伸区域6的p型杂质硼(B)，是在剂量为1×1013～4×1013cm-2的条件下，将上述掩膜图案作为掩膜，在上述基准浓度区域4中对于具有所定间隔的区域进行离子注入。
另外，对上述的图案进行加工，使其开口尺寸在1/4以下，在上述的注入条件下进行离子注入，随后通过热扩散使空乏层延伸区域6形成为所需的形状。经反复实验证明，可以获得良好的特性。
在后述的P层的空乏层延伸区域6a和6b中的杂质硼(B)进行活化的热工序中，通过事先形成一定程度的深度的n型杂质的扩散区域，可以抑制p型杂质在与半导体装置面平行的方向(横向)的扩散。因此，由于可以将一侧的空乏层延伸区域6a与对向的另一侧的空乏层延伸区域6b的间隔以更为宽广的设计值形成，从而可以使基准浓度区域4的宽度与以往实例相比更加宽广，不会增加MOSFET的ON阻抗。另外，在磷(P)的离子注入量与硼(B)的离子注入量中，由于硼(B)的注入量比离子的注入量约高出1位数，所以与磷(P)相比，硼(B)的扩散速度较快，可以使空乏层延伸区域6a和6b比n型的基准浓度层4扩散的更深。
随后，需将注入的杂质活性化，进行长时间扩散。这样就在半导体基板上形成了由用于基准浓度层4与空乏层延伸区域6a和6b的区域(图2E)、以及n型杂质扩散区域40与p型杂质扩散区域42构成的保护环44(图4E)。上述基准浓度层4(n层)的杂质浓度被设定为高于低浓度层3(n-层)的杂质浓度。另外，低浓度层3及基准浓度层4在ON状态下，形成在电场下电子移动的漂移层5。在该工序之后，将半导体基板的整个表面氧化，形成场效应氧化膜46。
随后，从能动区域上除去该场效应氧化膜后，重新形成作为门极氧化膜9的氧化膜，并在该门极氧化膜上形成用于形成门极电极的多晶硅层。另外，在保护环区域，在该工序以后仍然留存场效应氧化膜，从而避免保护环区域导入各种离子。
然后在所定的位置形成门极电极，涂敷抗蚀层，进行基于掩膜而形成门极图案的光刻(照相工序)，形成用于将多晶硅蚀刻的抗蚀层图案(图4F)。将上述抗蚀层图案作为掩膜，通过各向异性蚀刻或各向同性蚀刻等进行上述多晶硅层的蚀刻。由此可以在所定位置形成所定形状的多晶硅层11作为门极氧化膜9及门极电极(图4G)。随后除去所述抗蚀层。
随后将上述多晶硅层11作为掩膜，通过80keV的能量，将用于形成基极区域7a和7b的扩散层的硼(B)在剂量为4×1013～5×1013cm-2的条件下进行离子注入，(图4H)。
然后，除去未形成多晶硅层11的门极图案的区域上的门极氧化膜9，即露出的门极氧化膜9，重新在露出的硅表面形成氧化膜12后，进行扩散处理(通道扩散)，形成用于基极区域7a和7b的扩散层(图4I)。由此可以在能动区域AR上形成由门极氧化膜9、多晶硅层11及氧化膜12所构成的门极电极结构20。
随后，为了形成源极区域8a和8b，需涂敷抗蚀层，通过形成源极区域的掩膜进行光刻，形成抗蚀图案。将上述门极电极结构20及形成的抗蚀图案作为掩膜，通过100keV的能量，将用于形成源极区域8a和8b的扩散层的砷(As)在剂量为8×1015～10×1015cm-2的条件下进行离子注入(图4J)，随后除去用于掩膜的抗蚀图案。
接下来，在半导体基板表面的一面，通过CVD(Chemical Vapor Deposition)积层形成PSG(Phosphorus Silicon Glass)13作为层间绝缘膜的层。随后通过热处理，同时进行形成源极区域8a和8b的扩散层的扩散处理和PSG13的烧固处理(使膜表面平坦化的reflow处理)(图4K)。
随后，为了形成基极区域7a和7b及源极区域8a和8b的触点，需在半导体基板整个表面上涂敷抗蚀层，对形成触点的掩膜进行光刻，形成触点的抗蚀图案。然后使用上述触点的抗蚀图案将在一面形成的PSG13及氧化膜12蚀刻，对于PSG13及氧化膜12形成接触孔21，并使基极区域7a和7b及源极区域8a和8b的一部分呈露出的状态，之后除去抗蚀层(图4L)。
接下来，对于形成了PSG13的半导体基板的表面，通过飞溅法(或蒸着法)堆积Al(铝)，形成源极电极14(表面电极)。该源极电极14与源极区域8a和8b以及基极区域7a和7b，通过接触孔21内堆积的铝相电连接，且通过层间绝缘层的PSG13，与门极电极结构20的多晶硅层11绝缘。另外，门极电极结构20的多晶硅层11，通过实施了与源极电极14之间无短路加工的、图中未标示的、埋设在接触孔内的导电物，与外部相互电连接。
另外，对于未形成门极电极结构20等的半导体基板的背面，通过飞溅法(或蒸着法)堆积Ti-Ni-Ag的多层金属膜，形成与漏极层2电连接的漏极电极1(背面电极)(图4M)。
通过上述的工序，即可以形成实施方式二中的半导体装置200(参照图3)。
3.半导体装置200的效果
图3是表示半导体装置200的特性的示意图。在图5中，VDSS是表示在门极电极与源极电极间为短路状态时可以加供在漏极电极与源极电极间的最大电压，RonA是表示每个单位活性区域的ON阻抗。另外，比较例1的数据是日本专利第3484690号公报中记载的半导体装置的数据。
具有上述结构的半导体装置200，在源极电极14及漏极电极1之间加供有电压，当在门极电极(门极电极结构20的多晶硅层11)加供ON的控制电压时，即对源极电极14加供负极电压(负电位)、对漏极电极1加供正极电压(正电位)、在源极电极14与门极电极间对门极电极加供正极电压、将负极电压连接在源极电极14时，在作为后门(Back gate)的基极区域7a和7b中，与门极电极相接的界面上形成反转层。
在源极电极14与漏极电极1之间加供有电压的状态下形成反转层后，从源极电极14供给出来的电子依次通过源极区域8a和8b、基极区域7a和7b的反转层、基准浓度层4、低浓度层3以及漏极层2向漏极电极1移动，通过该电子的移动，电流从漏极电极1向源极电极14流动。
另外，在源极电极14与漏极电极1之间加供电压、在门极电极加供OFF控制电压时，即在源极电极14加供负极电压、在漏极电极1加供正极电压、在源极电极14与门极电极之间不加供电压的情况下使源极电极14与门极电极之间的电压为0V时，由于没有在门极电极加供电压，就不会在基极区域7中与门极电极相接的界面上形成反转层。
因此，通过在源极电极14及漏极电极1之间加供电压，如上所述，在p型的基极区域7a和7b及空乏层延伸区域6a和6b与n型的漂移层5的接合部形成空乏层。空乏层随着在源极电极14与漏极电极1之间加供的电压逐渐扩展，当加供所定值以上的电压时，在对向的空乏层延伸区域6a和6b与基极区域7a和7b之间设置的漂移层5的基准浓度层4被扩展的空乏层填满。另外，空乏层还会在漂移层5的低浓度层3中扩展。
另外，半导体装置10含有低浓度的p型杂质，且具有足够的层厚的空乏层延伸区域6a和6b。因此，实施方式二中的半导体装置10，在源极电极14和漏极电极1加供有逆偏压时，与以往的半导体装置相比，提高了其耐压特性，通过抑制空乏层延伸区域6a和6b与低浓度层3之间的电场强度的增加、以及空乏层延伸区域6a和6b与基准浓度层4之间的电场强度的增加，可以促进空乏层在空乏层延伸区域6a和6b内的延伸。如上所述，半导体装置200，不像日本专利第3484690号公报记载的半导体装置那样以抑制空乏层的扩展为目的，相反是通过增加空乏层的扩展距离，具有缓和空乏层内的电场强度的结构。
即，实施方式二中的空乏层延伸区域6a和6b含有低浓度的p型杂质，使扩散层可以充分延伸，且扩散层的厚度与以往实例相比，具有距半导体装置表面的距离，例如基极区域7a和7b的深度的2倍以上的充分的深度。
因此，在实施方式二中，在上述空乏层延伸区域6a和6b上扩展的空乏层可以充分的延伸以缓和电场强度，通过延伸的空乏层可以使电场缓和。因此，通过实施方式二的半导体装置10可以改善因电场集中而引起的耐压能力低下，从而可以获得良好的耐压特性。
因此，当在源极电极14与漏极电极1之间加供逆偏压时，空乏层(空乏层C)从空乏层延伸区域6a和6b及低浓度层3的界面开始向空乏层延伸区域6a和6b及低浓度层3双方延伸。该空乏层随着加供的逆偏压电压增加其延伸距离也随之增加。这时，同样地，空乏层(空乏层A)从基极区域7a与基准浓度层4的界面、基极区域7b与基准浓度层4的界面开始向对方延伸，另外，空乏层(空乏层B)从空乏层延伸区域6a与基准浓度层4的界面、空乏层延伸区域6b与基准浓度层4的界面开始向对方延伸，并在中间位置B接合。这样，通过将以往那样电场极端集中的部分除掉，即，通过使上述空乏层A、空乏层B及空乏层C各自的电场强度以同样的数值增加，可以增加半导体装置10整体的耐压特性。因此，通过半导体装置10，可以使各PN结部分的电场的上升几乎相同，从而可以在不增加ON阻抗的情况下，使半导体装置整体的耐压特性获得提高。
另外，在上述半导体装置的结构中的各种设定条件，是发明人制作实际的器件，将设计规则及浓度作为参数，经反复实验而得出的结论。基于上述设定条件制造的半导体装置，即使不以空乏层延伸区域6a和6b覆盖基极区域7a和7b的侧面，在门极电极与源极之间短路的状态下也可以提高漏极电极与源极电极之间可以加供的最大电压(以下简称“VDSS”)，且可以降低每个单位活性区域的ON阻抗(以下简称“RonA”)，从而可以获得如图5所示的良好的特性。
如上所述，在半导体装置200中，由于没有将空乏层延伸区域6a和6b设置在基极区域7a和7b对向的端部(包括扩散层的弯曲区域)，从而与以往的在半导体装置的在基极区域的侧面形成空乏层延伸区域(专利文献2的电场缓和层)的情况不同，可以缩小覆盖源极区域8a和8b的基极区域7a和7b之间的离间间隔，从而可以在维持而不增加ON阻抗的情况下谋求半导体装置的微细化。即，实施方式二中的半导体装置10在门极电极电压为0V的情况下，在增加源极电极14与漏极电极1之间加供的逆偏压的电压的过程中，空乏层A从基极区域7a和7b与基准浓度层4的界面开始延伸、空乏层B从空乏层延伸区域6a和6b与基准浓度层4的界面开始延伸、空乏层C从空乏层延伸区域6a和6b与低浓度层3的界面开始延伸时，各空乏层A、B以及C分别对应的PN结在到达引起绝缘破坏的电场强度之前，通过使空乏层伸张的厚度及杂质浓度、使各空乏层内的电场为同样强度的情况下，形成基极区域、空乏层延伸区域、基准浓度层及低浓度层的各扩散区域。
4.半导体装置的制造方法的效果
设有具备上述结构的MOSFET的半导体装置，可以在不增回半导体装置的ON阻抗的情况下使半导体装置微细化，且可以具有良好的耐压特性(参照国际公开第WO2008/069309号手册)。
通过实施方式二的半导体装置的制造方法，在制造这样优良的半导体装置时，由于采用了上述方法，在漂移层形成工序中形成第1导电型杂质扩散区域，在随后的空乏层延伸区域形成工序中，从第1导电型杂质扩散区域上方选择性地导入第2导电型杂质，并使之热扩散，从而可以在不减少保护环的数量以及不降低保护环深度的情况下缩小保护环区域的幅度，无需附加其它特别的工序即可制作出本发明的保护环结构。
即，通过实施方式二的半导体装置的制造方法，在保护环区域GR上，从n型杂质扩散区域40的上方选择性地导入p型杂质(硼离子)，并使之热扩散，从而形成具有从平面上看在n型杂质扩散区域40内、在断面上看在比n型杂质扩散区域40的下表面更深的区域形成有p型杂质扩散区域42的结构的保护环44。这样，与以往的半导体装置的制造方法(参照图8)相比，即使在同一深度形成保护环，也可以缩小保护环区域的幅度。另外，通过实施方式二的半导体装置的制造方法，形成保护环时无需复杂且耗时的工序。
另外，上述的半导体装置在具有上述优良的特征的同时，由于需要将空乏层延伸区域形成的较深，参照以往的半导体装置的制造方法(参照图8)，在形成该空乏层延伸区域的空乏层延伸区域形成工序中，当制作保护环层时，虽然可以形成较深的保护环，但随之也会使保护环的幅度扩大，因此难以缩小保护环区域的幅度。与此相对，通过本发明的半导体装置制造方法，基于上述的方法，可以在不减少保护环数量及不降低保护环深度的情况下缩小保护环区域的幅度，从而获得较大的效果。
以上基于上述各实施方式对本发明进行了说明，但本发明并不以此为限。只要不脱离本发明的宗旨，还可以通过各种方式来实施，例如，可以是下述的变形：
(1)在上述各实施方式中，是将第1导电型作为n型、将第2导电型作为p型对本发明进行说明的，但本发明并不以此为限。还可以将第1导电型作为p型、将第2导电型作为n型。
(2)在上述实施方式中，是使用由MOSFET构成的半导体装置200对本发明进行说明的，但本发明并不以此为限。图6是本发明变形方式中的半导体装置200a的断面图。图7是本发明变形方式中的半导体装置200b的断面图。在图6和图7中，符号8c和8d表示发射极区域，符号14a表示发射极电极。另外，在图6中，符号1a表示集电极电极，符号2a表示集电极层。在图7中，符号1b表示势垒金属层。如图6及图7所示，在低浓度层3的下表面侧具有集电极层2a及势垒金属层1b的半导体装置200a、200b(IGBT或具有肖特基结的IGBT)也适用于本发明。

Claims (8)

1.一种在半导体基体的保护环区域形成多个保护环的半导体装置的制造方法，其特征在于，包括：
采用第1掩膜对所述半导体基体的所述保护环区域选择性地导入第1导电型杂质后，使第1导电型杂质在所述半导体基体内热扩散，形成第1导电型杂质扩散区域的第1工序；以及
采用第2掩膜从第1导电型杂质扩散区域的上方，向所述半导体基体的所述保护环区域选择性地导入与所述第1工序中导入的第1导电型杂质相比更多的第2导电型杂质后，使第2导电型杂质在所述半导体基体内热扩散形成所述保护环使得保护环具有一个从平面上看处于所述第1导电型杂质扩散区域内并且从断面上看处于比所述第1导电型杂质扩散区域的下表面更深位置的第2导电型杂质扩散区域这样结构的第2工序，
当在所述第1工序中导入的所述第1导电型杂质的量为A1、在所述第2工序中导入的所述第2导电型杂质的量为A2时，满足“2×A1≦A2≦10×A1”的关系。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
其中，当所述第1导电型杂质区域的深度为d1、所述第2导电型杂质扩散区域的深度为d2时，满足“1.2×d1≦d2≦2.0×d1”的关系。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于：
其中，所述第1导电型杂质的扩散系数D1及所述第2导电型杂质的扩散系数D2，在实施第2工序的热扩散的温度中，满足“D1<D2”的关系。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于：
其中，作为所述第2掩膜，是直接使用在所述第1工序中使用的所述第1掩膜。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于：
其中，所述半导体装置是在被所述保护环区域围绕的能动区域上形成有晶体管的半导体装置，
所述晶体管具有：
漂移层，由基准浓度层及低浓度层所构成，所述基准浓度层含有第1导电型杂质、其浓度为第1基准浓度，所述低浓度层被设置在所述基准浓度层的下表面并且含有所述第1导电型杂质、其浓度比所述第1基准浓度更低；
门极电极，在所述基准浓度层的上表面经由门极绝缘膜而形成；
一对第1导电型半导体区域，被设置在所述基准浓度层的表面并分别靠近所述门极电极的各个端部、含有第1导电型杂质、其浓度比所述第1基准浓度更高；
一对基极区域，分别围绕所述第1导电型半导体区域、含有第2导电型杂质、其浓度为第2基准浓度；
第1电极，与所述第1导电型半导体区域及所述基极区域电连接；以及
空乏层延伸区域，被设置在所述基极区域下部的所述基准浓度层内、含有第2导电型杂质、其浓度比所述第2基准浓度更低、其下表面被形成为与所述低浓度层和所述基准浓度层的界面位置相比更进入所述低浓度层，
所述晶体管是由：
准备由含有所述第1导电型杂质的低浓度层所构成的半导体基板的半导体基板准备工序；
以高于所述低浓度层的杂质浓度的第1基准浓度将第1导电型杂质注入到所述低浓度层并进行热扩散后作为基准浓度层，形成由所述基准浓度层及所述低浓度层所构成的漂移层的漂移层形成工序；
将第2导电型杂质注入到所述基准浓度层中按预定间隔分开的区域，形成空乏层延伸区域的空乏层延伸区域形成工序；
为使被注入到所述空乏层延伸区域的第2导电型杂质活性化而对其进行热扩散的热扩散工序；
在所述半导体基板上形成氧化膜后堆积多晶硅，在所述空乏层延伸区域之间形成门极图案的门极图案形成工序；
将所述门极图案作为形成基极区域的掩膜，以比所述空乏层延伸区域更高浓度的第2基准浓度注入第2导电型杂质并进行热扩散，形成基极区域的基极区域形成工序；以及
将所述门极图案作为形成第1导电型半导体区域的掩膜来使用，以比所述第1基准浓度更高的浓度将第1导电型杂质注入到所述基极区域内并进行热扩散，形成第1导电型半导体区域的第1导电型半导体区域形成工序
而制造出来的晶体管，
其中，在所述漂移层形成工序中实施所述第1工序，
在所述空乏层延伸区域形成工序中实施所述第2工序。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于：
其中，所述晶体管是MOSFET；
所述半导体基板具有所述低浓度层、该低浓度层含有第1导电型杂质，所述半导体基板由漏极层和设置在该漏极层的上表面的所述低浓度层构成，所述漏极层以所定浓度含有第1导电型杂质，所述低浓度层含有所述第1导电型杂质、其浓度低于所述所定浓度。
7.根据权利要求5所述的半导体装置的制造方法，其特征在于：
其中，所述晶体管是IGBT；
所述半导体基板具有所述低浓度层、该低浓度层含有第1导电型杂质，所述半导体基板由集电极层和所述低浓度层构成，所述集电极层含有第2导电型杂质，所述低浓度层被设置在所述集电极层的上表面、含有所述第1导电型杂质。
8.根据权利要求5所述的半导体装置的制造方法，其特征在于：
其中，所述半导体装置是IGBT；
所述半导体基板具有所述低浓度层，该低浓度层含有第1导电型杂质；
所述制造方法还具有在所述低浓度层的下表面形成势垒金属层的工序。
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