CN111490097A - 制造功率半导体器件的方法 - Google Patents

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Abstract

本公开涉及制造功率半导体器件的方法，其包括：在基底上形成第一外延层和其上的第二外延层；在第二外延层上执行低浓度N型掺杂剂的掺杂扩散工艺以形成低浓度N型掺杂区域；在第二外延层上执行低浓度P型掺杂剂的掺杂扩散工艺以形成低浓度P型掺杂区域；在第二外延层上执行高浓度P型掺杂剂的选择性掺杂扩散工艺以形成高浓度P型掺杂区域；在第二外延层上执行高浓度N型掺杂剂的选择性掺杂扩散工艺以形成高浓度N型掺杂区域；在第二外延层中形成通过高浓度N型掺杂区域的沟槽；沿沟槽的表面形成栅极绝缘层；在沟槽内形成栅电极；在第二外延层上形成层间绝缘层；在第二外延层的表面上形成发射电极和通过研磨工艺完全去除基底以使第一外延层暴露。

Description

制造功率半导体器件的方法
本发明申请是申请日期为2013年7月25日、申请号为“201310317077.7”、发明名称为“功率半导体器件及其制造方法”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求于2012年9月13日在韩国知识产权局提交的第10-2012-0101712号韩国专利申请的权益，该申请的全部公开通过各种目的的引用包含于此。
技术领域
下面的描述涉及一种功率半导体器件及其制造方法，涉及例如一种绝缘栅双极型晶体管(IGBT)和利用这种IGBT实现的具有改善的电阻率离差(resistivity dispersion)的功率半导体器件。
背景技术
近来，由于能源的短缺，已经在世界范围内对节省能源的机制和高效能的产品并且对替代能源的开发进行了积极地研究。随着该研究，人们对智能电网、电动车辆和光伏发电的关注与日倍增。因此，人们逐渐认识到作为该系统中的最重要的部件的功率转换设备的重要性。由于使用中的功率转换设备提高了它们的容量，因此现代的功率转换设备必须紧跟高电流运行和高电压运行的要求，同时为了效率仍然保持低的导通电阻和快的响应速度，而且在高频下运行以使整个器件的尺寸和重量最小化。
IGBT被认为是满足这些要求的合适的功率半导体器件。浅的低浓度漂移区域能够减少导通电阻的损失，能够通过P型集电极区域的浓度调整和少数载流子的移动时间控制实现切换速度的调整的高频产品，并且在模块应用方面实现高耐压力(例如，1200V以上)和高电流(例如，数百安培)。
图1示出了IGBT的示例的剖视图。
如图1中所示，IGBT可以包括基底100、P+型区域110、N+型区域120、栅电极130、发射电极140、场阻止层150和P+型集电极层160。
高浓度场阻止层150在电场到达P+型集电极层160之前将形成在低浓度N-型基底100和P+型集电极层160之间的电场逐渐减少到0(零)。图1示出了电场沿IGBT的深度的改变。在使用场阻止层150之前的技术中，使用厚度为200μm的非常厚的基底以使电场在断开状态下为0(零)。此外，必须减小基底的掺杂浓度以增加电阻。在这种情况下，基底的掺杂浓度剧烈改变以增加电压过冲(overshoot)，切换损耗因基底厚而相对增加。因此，场阻止层150可以用来解决这些问题。当使用场阻止层150时，不需使用厚基底。基底可以具有大约120μm的相对薄的厚度。
例如，可以将为浮动区(FZ)晶片的N-型漂移区域用作基底100。高浓度场阻止层150形成在FZ晶片的后侧上。即，场阻止层150形成在FZ晶片中，FZ晶片是通过将离子注入到本征晶片的边缘部分中并使注入的离子扩散制得的。因此，FZ晶片中掺杂的掺杂剂的浓度分布不均匀；FZ晶片的边缘部分处的浓度比朝着FZ晶片的中心的浓度高，并且浓度朝着FZ晶片的中心逐渐减小。由于掺杂剂浓度大体上根据FZ晶片内的位置而改变，因此IGBT中的电压过冲可能增加，并且集电极-发射极电压Vce,sat的摆动宽度可以实质上改变。
在具有这样的结构的IGBT中，由于掺杂剂浓度大体上基于FZ晶片内的位置而改变，因此基底100的电阻率离差分布可以增加到超过10％，结果，场阻止层150的切换速度和集电极-发射极电压Vce,sat的摆动宽度也可以增加。
发明内容
在一个总体方面，提供了一种功率半导体器件，所述功率半导体器件包括：第一外延层；集电极层，形成在第一外延层的一侧上；以及第二外延层，形成第一外延层的另一侧上，第一外延层具有比第二外延层的掺杂浓度高的掺杂浓度。
集电极层可以在其后侧中具有抛光表面。
第一外延层可以具有小于5％的范围内的电阻率离差。
第二外延层可以具有与第一外延层的电阻率离差在相同范围的电阻率离差。
功率半导体器件的总体方面还可以包括：基极区域和源极区域，形成在第二外延层中；栅极绝缘层和栅电极，形成在第二外延层上；绝缘层，形成在栅电极上；以及发射电极，形成在第二外延层上。
功率半导体器件的总体方面还可以包括：沟槽，具有距离第二外延层的表面的预设深度；栅极绝缘层和栅电极，形成在沟槽中；绝缘层，位于栅电极上；以及发射电极，形成在第二外延层上。
在另一总体方面，提供了一种制造功率半导体器件的方法，所述方法涉及下述步骤：在基底上形成第一外延层；在第一外延层上形成第二外延层；完全去除基底以暴露第一外延层；以及研磨第一外延层的后侧，使得第一外延层的部分厚度剩余，其中，第一外延层具有比第二外延层的掺杂浓度高的掺杂浓度。
被研磨的第一外延层可以用作场阻止层。
被研磨的第一外延层可以具有5μm至25μm的范围内的厚度。
被研磨的第一外延层可以具有小于5％的范围内的电阻率离差。
第二外延层可以具有与第一外延层的电阻率离差在相同的范围内的电阻率离差。
所述方法的总体方面还可以涉及在第一外延层中形成集电极层的步骤。
形成集电极层的步骤可以包括：通过离子注入将P型杂质掺杂在第一外延层的被研磨的表面中；通过执行退火工艺或烧烤工艺使P型杂质扩散。
所述方法的总体方面还可以涉及下述步骤：在第二外延层中形成基极区域和源极区域；在第二外延层上形成栅极绝缘层、栅电极和发射电极。
所述方法的总体方面还可以涉及在研磨之后利用化学溶液通过蚀刻工艺对第一外延层进行处理的步骤。
化学溶液可以包括从由硫酸(H2SO4)、硝酸(HNO3)和氢氟酸(HF)组成的组中选择的至少一种。
用于获得期望的蚀刻速率的化学溶液的重量百分比含量可以满足HF<HNO3<H2SO4的条件。
利用化学溶液通过蚀刻工艺处理的第一外延层的表面粗糙度可以在10nm至100nm的范围内。
所述方法的总体方面还可以涉及下述步骤：在第二外延层中形成沟槽；在沟槽中形成栅极绝缘层和栅电极；在栅电极周围形成基极区域、源极区域、栅极绝缘层、栅电极和发射电极；以及研磨基底和第一外延层，使得第一外延层的部分厚度剩余，从而形成场阻止层。
在另一总体方面，提供了一种制造功率半导体器件的方法，所述方法涉及下述步骤：在第一外延层的第一表面上形成第二外延层；对第一外延层的第二表面抛光，第一外延层具有比第二外延层的掺杂浓度高的掺杂浓度；通过在第一外延层的第二表面上注入离子形成集电极层，其中，功率半导体器件是绝缘栅双极型晶体管。
所述方法的总体方面还可以涉及下述步骤：在集电极层上通过沉积导电材料形成集电电极，其中，绝缘栅双极型晶体管包括以下述顺序布置的第二外延层、第一外延层、集电极层和集电电极。
在另一总体方面，提供了一种制造功率半导体器件的方法，该方法包括：在基底上形成第一外延层；在第一外延层上形成第二外延层；在第二外延层上执行低浓度N型掺杂剂的掺杂和扩散工艺以在第二外延层中形成低浓度N型掺杂区域；在第二外延层上执行低浓度P型掺杂剂的掺杂和扩散工艺以在第二外延层中形成低浓度P型掺杂区域；在第二外延层上执行高浓度P型掺杂剂的选择性掺杂和扩散工艺以在第二外延层中形成高浓度P型掺杂区域；在第二外延层上执行高浓度N型掺杂剂的选择性掺杂和扩散工艺以在第二外延层中形成高浓度N型掺杂区域；在第二外延层中形成通过高浓度N型掺杂区域的沟槽；沿沟槽的表面形成栅极绝缘层；在沟槽内形成栅电极；在第二外延层上形成层间绝缘层；在第二外延层的表面上形成发射电极；以及通过研磨工艺完全去除基底以使第一外延层暴露。
在另一总体方面，提供了一种制造功率半导体器件的方法，该方法包括：在第一外延层上形成第二外延层；在第二外延层中形成第一类型低浓度掺杂区域；在第一类型低浓度掺杂区域上形成第二类型低浓度掺杂区域；在第二类型低浓度掺杂区域中形成第一类型高浓度掺杂区域；在第二类型低浓度掺杂区域中形成第二类型高浓度掺杂区域；在第二外延层中形成通过第一类型高浓度掺杂区域的沟槽；沿沟槽的表面形成栅极绝缘层；在沟槽内形成栅电极；在第二外延层上形成层间绝缘层；在第二外延层的表面上形成发射电极；以及在第一外延层的后侧上执行部分研磨工艺，使得保留第一外延层的部分厚度。
其它特征和方面可以根据权利要求与下面的具体实施方式和附图而清楚。
附图说明
图1是示意性地示出FS IGBT的剖视图。
图2是示出功率半导体器件的示例的剖视图。
图3是示出图2的功率半导体器件的浓度轮廓线的示例的图。
图4至图7是示出制造图2的功率半导体器件的工艺的示例的图。
图8是示出功率半导体器件的另一示例的剖视图。
图9至图11是示出制造图8的功率半导体器件的工艺的示例的图。
在整个附图说明和具体实施方式中，除非另外描述，否则相同的附图标号将被理解为提及相同的元件、特征和结构。为清晰、示出和方便起见，可以夸大对这些元件的相对尺寸和描述。
具体实施方式
提供下面的详细描述以帮助读者获得对这里描述的方法、设备和/或系统全面的理解。因此，将给予本领域的普通技术人员在此描述的系统、设备和/或方法的各种改变、修改和等同物。此外，为了提高清晰度和简明性，可以省略对公知功能和构造的描述。
如这里所使用的，除非上下文另外明确地指出，否则单数形式“一个(种)”和“该(所述)”也意图包括复数形式。还将理解，术语“包括”和/或“包含”用在本说明书中时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但是不排除一个或多个特征、整体、步骤、操作、元件、组件和/或它们的组的存在或添加。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或层。相似的标号始终表示相似的元件。如这里所使用的，术语“和/或”包括一个或多个相关列出项的任意和所有组合。
为了便于描述可以在这里使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”和/或“上面的”等空间相对术语来描述如附图中示出的一个元件或特征与其它元件或特征的关系。将理解的是，除附图中描绘的方位以外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为“在”其它元件或特征“上方”。因此，术语“在……下方”可以包含在……上方和在……下方两种方位。该装置可以被另外定位并相应地解释这里使用的空间相对描述符。
另外，可以参照示意性剖视图或平面图来描述本发明构思的实施例，其中，所述示意性剖视图和俯视图是本发明公开的理想化的示例实施例的示意图。如此，将预料到作为诸如制造工艺和/或公差的结果的示出的形状的变形。例如，以直角示出的蚀刻区域可以为圆形形状或具有预定曲率的形状。因此，示例不应被解释为局限于这里示出的区域的特定形状，而意图包括由例如制造工艺造成的形状的偏差。从而，附图中示出的区域本质上是示意性的，且不意图限制本发明构思的范围。
在整个说明书中相似的附图标记表示相似的元件。因此，即使在相应的附图中没有描述相同或相似的附图标记，也可以参照其它附图来描述所述相同或相似的附图标记。另外，即使没有指出附图标记，也可以参照其它附图来描述所述附图标记。
图2是示出功率半导体器件的示例的剖视图。根据总体方面，功率半导体器件是IGBT。
如图2中所示，功率半导体器件包括第一外延层210a、第二外延层220a、栅极绝缘层250、栅电极260、绝缘层270、发射电极280、P+型集电极层291和集电电极293中的一部分或全部。
第一外延层210a可以是例如N型外延层，并且可以具有低电阻率和高浓度。在该示例中，第一外延层210a可以形成具有大约5μm至25μm的范围内的厚度。然而，第一外延层210a的厚度不限于此，而是第一外延层210a可以比第二外延层220a薄。第一外延层210a的电阻率可以为1欧姆·cm至5欧姆·cm，其中，电阻率离差处于中间值的5％的范围内。
这是因为通过IGBT器件的诸如以切换速度和集电极-发射极电压Vce,sat为例的主要特征来确定第一外延层210a的厚度和浓度。由于将通过外延生长的方法形成的第一外延层210a用作场阻止层，因此与利用FZ或丘克拉斯基(Czochralski，CZ)方法制成的基底的场阻止层相比，该场阻止层可以具有均匀的电阻率。这是因为通过FZ方法或CZ方法等制得的基底的电阻率离差大于10％。例如，N掺杂层外延生长在掺杂有N型杂质的N0半导体基底上。对N0半导体基底的后侧抛光或研磨以形成厚度薄的基底。从而，形成实质上的场阻止层。然而，作为N0半导体基底，使用的是通过CZ方法制造的CZ晶片。因此，不能完全去除CZ晶片而是部分剩余CZ晶片，从而剩余的晶片自身被用作场阻止层。由于大量地制作CZ晶片，因此电阻率值根据晶片的离差(或铸块中的离差)而变化；因此，晶片中的电阻率离差比通过外延生长方法形成的外延层的电阻率离差大得多。所以，与这样的外延层相比，CZ晶片中切换速度的改变和集电极-发射极电压的摆动宽度大。因此，与通过将外延层用作场阻止层得到的器件相比，该器件的可靠性和稳定性可能显著地降低。晶片中的电压过冲以及切换速度的摆动宽度或集电极-发射极电压中的摆动宽度可以减小，并且变得均匀。因此，根据每批(lot-to-lot)或晶片间(wafer-to-wafer)的切换速度的摆动宽度或集电极-发射极电压的摆动宽度减小。
例如，在第一外延层210a形成在诸如晶片的基底上之后，通过抛光完全去除基底，使第一外延层210a的后侧暴露。随后，对第一外延层210a的后侧进一步抛光，去除第一外延层210a的固定的厚度；因此，剩余的第一外延层210a具有与初始形成的第一外延层的厚度不同的厚度。因此，第一外延层210a可以具有位于其后侧的抛光层或抛光表面。剩余的抛光层起着场阻止层的作用。经抛光的第一外延层210a可以被称作场阻止层，因为第一外延层210a阻挡电场的扩散。
高浓度场阻止层用来在形成于第二外延层和P+型集电极层之间的电场到达P+型集电极层291之前将该电场逐渐减少为0(零)。因此，在本示例中，起场阻止层作用的第一外延层210a必须具有高浓度；所述浓度比基底中的掺杂剂的浓度高。当第一外延层210a的电阻率值减小时，高浓度空穴注入的量减少，并且空穴的中和时间缩短，从而使导通-截止速度增大。
第二外延层220a形成在第一外延层210a上。第二外延层220a在厚度上比第一外延层210a厚，并且第二外延层220a的电阻率比第一外延层210a的电阻率高。这种布置使第二外延层220a能够经受600V至1700V范围内的高电压。因此，第二外延层220a的厚度比第一外延层210a的厚度大得多，并且第二外延层220a的电阻率比第一外延层210a的电阻率高。
在示例中，可以根据击穿电压或耐受电压来调整第二外延层220a的厚度。例如，可以基于施加到第二外延层220a的电压来确定第二外延层220a的厚度。第二外延层220a可以具有与第一外延层的电阻率离差值相似的处于中间值的5％范围内的电阻率离差值。
第二外延层220a可以包括：基极区域(或基极结区域)230，具有距离第二外延层220a的上表面的固定深度；N+型源极区域240，形成在基极区域230中。当基极区域230是P型区域时，N+型源极区域240可以是N型区域。通过将P型杂质和N型杂质选择性地掺杂到第二外延层220a中并使P型和N型杂质扩散来形成基极区域230和N+型源极区域240。
栅极绝缘层250形成在第二外延层220a的表面的一个区域上。所述一个区域可以包括第二外延层220a中的P型基极区域230的一部分和N+型源极区域240的一部分。例如，栅极绝缘层250可以包括硅氧化层，并且可以形成为厚度为大约
Figure BDA0002390662240000081
至
Figure BDA0002390662240000082
例如，可以通过在第二外延层220a的整个表面上形成栅极绝缘材料然后部分去除栅极绝缘材料来形成栅极绝缘层250。可以通过光刻工艺部分去除栅极绝缘材料。例如，光刻胶可以涂覆在第二外延层220a的整个表面上并利用掩模通过曝光和显影工艺来图案化，并且可以利用光刻胶图案来蚀刻栅极绝缘材料以形成栅极绝缘层250。
在本示例中，栅电极260形成在栅极绝缘层250上。栅电极260可以由多晶硅或导电金属材料形成。通过在第二外延层220a的整个表面上形成栅电极材料并对栅电极材料执行光刻工艺来形成栅电极260。可以通过在第二外延层220a上顺序地沉积栅极绝缘材料和栅电极材料并对栅极绝缘材料和栅电极材料执行光刻工艺来形成栅电极260。
绝缘层270形成在第二外延层220a上以使栅电极260与发射电极280电隔离。绝缘层270可以起到一种保护层的作用。绝缘层270可以通过如下步骤来形成：在第二外延层220a的整个表面上形成绝缘材料以覆盖栅电极260，然后部分地去除绝缘材料以暴露第二外延层220a中的基极区域230的一部分。
发射电极280形成在第二外延层220a和绝缘层270上。例如，发射电极280可以由钨(W)、铝(Al)或铜(Cu)等形成。
P+型集电极层291形成在已经被研磨到固定厚度并且起场阻止层的作用的第一外延层210a的后侧上。例如可以通过执行P型杂质的离子注入和执行烘烤来形成P+型集电极层291。P+型集电极层291可以用作P型集电极。
参照图2，集电电极293形成在P+型集电极层291上。集电电极293可以由与发射电极280的材料相同的材料形成，但是集电电极293的形成不限于此。可以通过沉积特殊的金属材料来形成集电电极293。可选择地，可以通过涉及印刷金属材料的印刷工艺或滚涂工艺而不通过光刻工艺来沉积集电电极293。
在该示例中，首先，在背研磨工艺中去除基底。在第一外延层210a上顺序地执行研磨工艺，使得剩余的第一外延层210a具有固定的厚度。因此，第一外延层210a离差低并且在反向模式操作中显著地起电场阻止层的作用。例如，由于由外延层形成的N型场阻止层浓度离差低，因此一定量的空穴复合，从而可以得到切换速度和集电极-发射极电压Vce,sat的均匀且恒定的特性。
图3示出了在图2中示出的功率半导体器件的示例的浓度轮廓线。
参照图2和图3，在示例中，起着损耗阻止层作用的第一外延层210a的掺杂剂浓度与第二外延层220a的掺杂剂浓度不同。具体地说，第一外延层210a的掺杂剂浓度比第二外延层220a的掺杂剂浓度高。另外，第一外延层210a通过背研磨工艺形成为具有大约10μm至30μm的范围内的厚度，第一外延层210a的浓度比第二外延层220a的浓度高。第二外延层220a比第一外延层210a厚。第一外延层210a中的杂质浓度和第二外延层220a中的杂质浓度均可以基本维持恒定的轮廓线。从第一外延层和第二外延层开始生长时开始第一外延层和第二外延层具有均匀的电阻率离差。因此，第一外延层和第二外延层具有恒定的杂质浓度轮廓线。
图4至图7示出了制造图2中示出的功率半导体器件的工艺的示例。
参照图4，首先在具有600μm至800μm的厚度的基底200上顺序地形成第一硅外延层210和第二硅外延层220。在该示例中，按照制造成本，基底200可以由低价晶片形成。晶片可以包括通过适用于大直径晶片制造的CZ方法制造的CZ晶片或者可以包括测试晶片。当使用微掺杂的N型基底时，基底的电阻率为大约50欧姆·cm。在接下来的工艺中通过研磨或抛光工艺完全去除基底200；因此，基底的电阻率和离差并不重要。
如从图4中所见，第二硅外延层220可以比第一硅外延层210厚，并且第二硅外延层220的电阻率比第一硅外延层210的电阻率高。去除在基底上形成的天然氧化物，然后形成外延层。在1080℃到1190℃的温度下通过利用三氯甲硅烷(TCS，SiHCl3)气体形成外延层。为了调整外延层的电阻率，当外延层具有N型时将磷化氢(PH3)或砷化氢(AsH3)气体用作掺杂剂；当外延层具有P型时使用乙硼烷(B2H6)气体。N型外延层和P型外延层具有非常均匀的掺杂浓度；可以根据掺杂条件在1E13个原子/cm3至1E20个原子/cm3的范围内调整N型外延层和P型外延层的掺杂浓度。另外，可以使用H2载气。
在该示例中，使用TCS、PH3、和H2的混合气体来形成具有1欧姆·cm至5欧姆·cm的电阻率的N型第一硅外延层210。为了形成具有1欧姆·cm至5欧姆·cm的电阻率的N型第一硅外延层210，N型第一硅外延层210中N型掺杂剂的掺杂浓度可以在5E14个原子/cm3至1E16个原子/cm3的范围内。另外，为了形成具有10欧姆·cm至80欧姆·cm的N型第二硅外延层220，N型第二硅外延层220中N型掺杂剂的掺杂浓度可以在1E13个原子/cm3至4E14个原子/cm3的范围内。可以利用被用作用于形成第二硅外延层220的掺杂剂的PH3气体来沉积第二硅外延层220。第二硅外延层220可以具有比用于形成第一硅外延层210的掺杂剂的浓度低的浓度。
在该示例中，高浓度第一硅外延层210沉积的厚度为30μm至50μm，如图4中所描绘的。低浓度第二硅外延层220沉积的厚度为45μm至150μm，如图4中所描绘的。第二硅外延层220的厚度根据IGBT器件的击穿电压而变化。当击穿电压为600V时，第二硅外延层220沉积的厚度为45μm至70μm。可以以第一硅外延层210和第二硅外延层220彼此组合的原材料形式通过结合到基底200来形成第一硅外延层210和第二硅外延层220，如图4中所描绘的。此时，外延层可以具有双外延层结构。
如图5中所示，在基底200的第二硅外延层220中从第二硅外延层220的表面形成固定厚度的基极区域230和N+型源极区域240。基极区域230具有P型。可以通过选择性地掺杂P型杂质和N型杂质并使P型杂质和N型杂质扩散来形成基极区域230和源极区域240。在该实例中，其中形成有基极区域230和N+型源极区域240的第二硅外延层220可以被称作第二外延层220a。
在第二外延层220a上形成栅极绝缘层250、栅电极260、绝缘层270和发射电极280。栅极绝缘层250由氧化硅层形成。栅极绝缘层250、栅电极260和绝缘层270可以通过在第二外延层220a的整个表面上形成相应的材料并在相应的材料上分别执行相应的光刻工艺来形成。
如图6中所示，在基底200的后侧上执行研磨工艺或抛光工艺。通过研磨工艺完全去除厚度为600μm至800μm的基底200。去除半导体基底以暴露第一硅外延层210。研磨第一硅外延层210的一部分，因此留下具有特定厚度的第一外延层。由于第一硅外延层210的被去除的厚度增加，因此第一硅外延210层的背侧可能变得大体上不均匀。因此，可以通过背研磨工艺去除的第一硅外延层210的最大厚度可以为15μm或更小。因此，被去除固定厚度的第一硅外延层变成第一外延层210a。
由于研磨工艺后第一外延层210a的后侧具有大约3μm至4μm的非常大的不平度，因此可以利用化学溶液额外地执行蚀刻工艺来减轻不平度。通过额外的工艺，可以得到精确的厚度目标值，例如，在5μm至25μm的范围内的第一外延层210a的最终厚度。由于难于利用研磨工艺精确地调整厚度，所以执行额外的蚀刻工艺。由于化学溶液的蚀刻速率是已知的，因此能够通过利用湿法蚀刻工艺来精确地控制厚度。在该实施例中，通过蚀刻工艺去除的厚度为5μm至10μm。由于湿法蚀刻中蚀刻的量增加，因此减轻第一外延层210a的不平度的程度减小。因此，可以执行的蚀刻的最小量可以为5μm，蚀刻的最大量可以为10μm或更小。
在这样的蚀刻工艺中使用的化学溶液可以包括包含H2SO4、HNO3、HF或它们的组合的溶液。通过化学溶液中包含的这些成分来蚀刻第一外延层中的硅(Si)。为了得到期望的蚀刻速率，将这些成分的含量(wt％)控制成HF<HNO3<H2SO4。在这些成分中硫酸(H2SO4)的量最大，以在硅蚀刻后容易地形成氧化物层。可以同时执行蚀刻和氧化作用来缓解表面不平度。可以通过混合的化学溶液工艺将不平度或表面粗糙度(均方根(RMS))控制成10nm至100nm的范围。通过上述工艺，在随后的工艺中可以均匀地形成P+型集电极层291。
这里，第一外延层210a用作场阻止层。由于通过对硅外延层的后侧抛光形成场阻止层，因此不需要用于形成场阻止层的具有高能量的离子注入工艺和具有800℃或更大的高温的退火扩散工艺。通过上述工艺形成的第一外延层210a可以具有与初始形成在基底200上的第一外延层210不同的厚度。在该示例中，第一外延层210a在研磨工艺和化学湿法蚀刻工艺之后可以具有5μm至25μm的范围内的厚度。例如，当实现FS IGBT时，因切换离差与基底200的电阻率离差和击穿电压而可以根据集电极-发射极电压Vce,sat来不同地确定5μm至25μm的厚度范围。最终剩余的第一外延层210a和第二外延层220a的总厚度非常薄；例如，每个层的总厚度可以在大约50μm至100μm的范围内。
如图7中所示，在第一外延层210a的后侧形成P+型集电极层291。通过离子注入工艺将P型杂质掺杂到第一外延层210a的后部中并通过退火或烧烤工艺使P型杂质扩散，在起场阻止层作用的第一外延层210a的暴露的后侧中形成P+型集电极层291。例如，可以在500℃或更低的温度执行退火或烧烤工艺；因此，已经预先形成的起场阻止层作用的第一外延层210a的恒定浓度轮廓线没有改变。由于N型第一硅外延层具有5E14～1E16个原子/cm3的范围内的掺杂浓度，因此用于P+型集电极层291的P型杂质的浓度必须比用于N型第一外延层的N型杂质的浓度大。从而，必须执行离子注入工艺，使得P+型集电极区域291具有1E16个原子/cm3至1E18个原子/cm3的范围内的掺杂浓度。
P型杂质被注入到第一外延层210a的后侧中。因此，P+型集电极层291形成在第一外延层210a中。从而，场阻止层与P+型集电极层291一起形成在具有5μm至25μm的厚度的第一外延层210a中。从而，第一外延层210a必须维持足够的厚度以在其中形成这两个层。由于P+型集电极层291形成在第一外延层210a中，所以可以得到具有非常低的金属污染的集电极。最终，金属材料沉积在P+型集电极层291上以形成集电电极293。
图8是示出根据另一总体方面的功率半导体器件的示例的剖视图。
如图8中所示，在该示例中，具有沟槽FS IGBT结构的功率半导体器件包括第一外延层810a、第二外延层820、栅极绝缘层830、栅电极840、绝缘层850、发射电极860、P+型集电极层871和集电电极873中的一部分或全部。
图8中示出的功率半导体器件与图2中示出的第一总体方面的功率半导体器件的不同之处在于：在第二外延层820中形成沟槽，栅极绝缘层830形成在沟槽内，以及栅电极840由掺杂的多晶硅形成在沟槽内的栅极绝缘层830上。
例如，第二外延层820形成在第一外延层810a上。第二外延层820具有用于形成栅电极840和诸如氧化硅层的栅绝缘层830的沟槽，栅极绝缘层830形成在沟槽的内表面上，栅电极840形成在沟槽中。在图8中示出的示例中，第二外延层820包括：低浓度N-型掺杂区域820a，通过将低浓度N型杂质初始注入到第二外延层820中来形成；低浓度P-型掺杂区域820b，通过将低浓度P型杂质注入到N-型掺杂区域820a中来形成；高浓度P+掺杂区域820c，通过将高浓度P型杂质选择性地注入到P-型掺杂区域820b中来形成；以及高浓度N+掺杂区域820d，通过将高浓度N+型杂质注入到P-型掺杂区域820b中来形成。在形成具有掺杂区域820a至820d的第二外延层820之后，可以在高浓度N+型掺杂区域820d的基础上从第二外延层820的表面将沟槽形成为具有固定的深度。使形成在沟槽中的栅电极840与发射电极860电绝缘的绝缘层850形成在沟槽上，从而栅电极840被掩埋在沟槽中。另外，P+型集电极层871和集电电极873形成在第一外延层810a的后侧上。
图9至图11示出了制造图8中示出的功率半导体器件的工艺的示例。
参照针对图8的图9至图11，制造功率半导体器件的方法的示例首先涉及在诸如晶片的基底800上形成第一外延层810。例如，晶片可以包括通过有利于大直径晶片生产的CZ方法制造的CZ晶片或者可以包括测试晶片。
随后，在第一硅外延层810上形成第二硅外延层(未示出)，在第二外延层上执行低浓度N-型杂质的掺杂扩散工艺，从而在第二硅外延层中形成掺杂区域820a。可以通过同时执行外延生长工艺和掺杂扩散工艺并且通过形成外延层然后在外延层上执行单独的掺杂工艺来形成具有掺杂区域820a的第二外延层。因此，形成第二外延层的方法不限于此。随后，在具有低浓度N-型掺杂区域820a的第二外延层上，执行低浓度P-型杂质的掺杂扩散工艺，执行高浓度P+型杂质的选择性掺杂扩散工艺，并且执行高浓度N+型杂质的选择性掺杂扩散工艺，从而形成具有掺杂区域820a至820d的第二硅外延层820。
在通过高浓度N型杂质的选择性掺杂扩散工艺形成的掺杂区域820d的基础上，在第二硅外延层820中形成从第二硅外延层820的表面具有固定深度的沟槽。
在沟槽的内表面上形成绝缘层。例如，通过光刻工艺部分去除绝缘层和第二外延层820的整个表面，从而仅在沟槽的底部和侧壁上形成栅极绝缘层830。
随后，在第二硅外延层820的将被掩埋在沟槽中的整个表面上形成栅电极材料。然后，对栅电极材料执行光刻工艺以在沟槽内形成栅电极840。
在将被掩埋在沟槽中的第二硅外延层820上形成绝缘材料。对绝缘材料执行光刻工艺以在沟槽上形成绝缘层850，这使得栅电极840被掩埋在沟槽中并且使得栅电极840与将在随后的工艺中形成的发射电极860电绝缘。
在第二硅外延层820的包括绝缘层850的表面上形成发射电极860。
最后，如图10中所示，在基底800的后侧上执行抛光或研磨工艺。通过研磨工艺完全去除基底800。通过完全去除半导体基底来使第一硅外延层810暴露。另外，被暴露的第一硅外延层810被进一步地部分研磨以形成其固定厚度被去除的第一外延层810a。如第一示例中所示，对研磨后的第一外延层810a执行利用混合化学溶液的湿法蚀刻工艺。工艺条件与上面解释的示例的工艺条件相似。精确浓度调节与第一外延层的精确厚度调节对于确保IGBT的均匀特性非常重要。
随后，在具有剩余的恒定厚度的第一外延层810a的被研磨的表面中形成P+型集电极层871。从而，通过离子注入将P+型杂质掺杂到第一外延层810a的后侧中并通过退火或焙烤工艺使P+型杂质扩散，使P+型集电极层871形成在起场阻止层作用的第一外延层810a中。因此，在具有5μm至25μm的厚度的第一外延层810a中形成场阻止层和P+型集电极层871。从而，第一外延层810a必须维持足够的厚度，从而在其中将形成这两个层。P+型集电极层871形成在第一外延层810a中。因此，可以得到具有非常低的金属污染的P+型集电极层871。随后，在P+型集电极层871上沉积金属材料以形成集电电极873。
上面描述的各个实施例涉及一种功率半导体器件并涉及一种该功率半导体器件的制造方法，其中，当利用场阻止(FS)IGBT实现功率半导体器件时，所述功率半导体器件根据基底的电阻率和掺杂剂浓度的变化能够改善特征离差。
例如，功率半导体器件可以包括：高浓度第一外延层；场阻止层和集电极层，形成在第一外延层中；以及低浓度第二外延层，形成在第一外延层上。第一外延层可以在其后侧中具有抛光表面。第一外延层可以具有小于5％的范围内的电阻率离差。第二外延层可以具有与第一外延层的电阻率离差在相同范围内的电阻率离差。
功率半导体器件还可以包括：基极区域和源极区域，形成在第二外延层中；栅极绝缘层和栅电极，形成在第二外延层上；绝缘层，形成在栅电极上；以及发射电极，形成在第二外延层上。
功率半导体器件还可以包括：沟槽，从第二外延层的表面具有预设深度；栅极绝缘层和栅电极，形成在沟槽中；绝缘层，在栅电极上；以及发射电极，形成在第二外延层上。
其它示例涉及制造功率半导体器件的方法，该方法可以涉及：在基底上形成高浓度第一外延层；在第一外延层上形成低浓度第二外延层；完全去除基底以暴露第一外延层；以及研磨第一外延层的后侧使得剩余第一外延层的部分厚度。被研磨的第一外延层可以用作场阻止层。被研磨的第一外延层可以具有5μm至25μm的范围内的厚度。第一外延层可以具有小于5％的范围内的电阻率离差。第二外延层可以具有与第一外延层的电阻率离差在相同范围内的电阻率离差。
所述方法还可以包括在第一外延层中形成集电极层的步骤。形成集电极层的步骤可以包括通过离子注入在第一外延层的研磨表面中掺杂P型杂质并通过执行退火工艺或烧烤工艺使P型杂质扩散。
所述方法还可以包括下述步骤：在第二外延层中形成基极区域和源极区域；在第二外延层上形成栅极绝缘层、栅电极和发射电极。
所述方法还可以包括在研磨之后通过蚀刻工艺利用化学溶液对第一外延层进行处理。化学溶液可以包括从由硫酸(H2SO4)、硝酸(HNO3)和氢氟酸(HF)组成的组中选择的至少一种。用于得到期望的蚀刻速率的化学溶液的含量(wt％)可以满足HF<HNO3<H2SO4的条件。通过利用化学溶液的蚀刻工艺被处理的第一外延层的表面粗糙度可以在10nm至100nm的范围内。
所述方法还可以包括下述步骤：在第二外延层中形成沟槽；在沟槽中形成栅极绝缘层和栅电极；在栅电极周围形成基极区域、源极区域、栅极绝缘层、栅电极和发射电极；以及研磨基底和第一外延层使得剩余第一外延层的部分厚度，从而形成场阻止层。
上面已经描述了一些示例。然而，将理解的是，可以做出各种修改。例如，如果以不同的顺序执行所描述的技术和/或如果以不同的方式组合和/或通过其它组件或其等同物替代或补充所描述的系统、结构、器件或电路中的组件，则可以取得合适的结果。因此，其它实施在权利要求的范围内。
注意，本技术也可以采用如下配置方案。
方案1、一种功率半导体器件，所述功率半导体器件包括：
第一外延层；
集电极层，形成在第一外延层的一侧上；以及
第二外延层，形成第一外延层的另一侧上，第一外延层具有比第二外延层的掺杂浓度高的掺杂浓度。
方案2、如方案1所述的功率半导体器件，其中，集电极层在集电极层的后侧中具有抛光表面。
方案3、如方案1所述的功率半导体器件，其中，第一外延层具有小于5％的范围内的电阻率离差。
方案4、如方案1所述的功率半导体器件，其中，第二外延层具有与第一外延层的电阻率离差在相同范围的电阻率离差。
方案5、如方案1所述的功率半导体器件，所述功率半导体器件还包括：
基极区域和源极区域，形成在第二外延层中；
栅极绝缘层和栅电极，形成在第二外延层上；
绝缘层，形成在栅电极上；以及
发射电极，形成在第二外延层上。
方案6、如方案1所述的功率半导体器件，所述功率半导体器件还包括：
沟槽，具有距离第二外延层的表面的预设深度；
栅极绝缘层和栅电极，形成在沟槽中；
绝缘层，位于栅电极上；以及
发射电极，形成在第二外延层上。
方案7、一种制造功率半导体器件的方法，所述方法包括下述步骤：
在基底上形成第一外延层；
在第一外延层上形成第二外延层；
完全去除基底以暴露第一外延层；以及
研磨第一外延层的后侧，使得剩余第一外延层的部分厚度，
其中，第一外延层具有比第二外延层的掺杂浓度高的掺杂浓度。
方案8、如方案7所述的方法，其中，被研磨的第一外延层用作场阻止层。
方案9、如方案7所述的方法，其中，被研磨的第一外延层具有5μm至25μm的范围内的厚度。
方案10、如方案7所述的方法，其中，被研磨的第一外延层具有小于5％的范围内的电阻率离差。
方案11、如方案7所述的方法，其中，第二外延层具有与被研磨的第一外延层的电阻率离差在相同的范围内的电阻率离差。
方案12、如方案7所述的方法，所述方法还包括在第一外延层中形成集电极层的步骤。
方案13、如方案12所述的方法，其中，形成集电极层的步骤包括：
通过离子注入将P型杂质掺杂在第一外延层的被研磨的表面中；以及
通过执行退火工艺或烧烤工艺使P型杂质扩散。
方案14、如方案7所述的方法，所述方法还包括下述步骤：
在第二外延层中形成基极区域和源极区域；以及
在第二外延层上形成栅极绝缘层、栅电极和发射电极。
方案15、如方案7所述的方法，所述方法还包括在研磨之后利用化学溶液通过蚀刻工艺对第一外延层进行处理的步骤。
方案16、如方案15所述的方法，其中，化学溶液包括从由硫酸、硝酸和氢氟酸组成的组中选择的至少一种。
方案17、如方案16所述的方法，其中，用于获得期望的蚀刻速率的化学溶液的重量百分比含量满足HF<HNO3<H2SO4的条件。
方案18、如方案15所述的方法，其中，利用化学溶液通过蚀刻工艺处理的第一外延层的表面粗糙度在10nm至100nm的范围内。
方案19、如方案7所述的方法，所述方法还包括下述步骤：
在第二外延层中形成沟槽；
在沟槽中形成栅极绝缘层和栅电极；
在栅电极周围形成基极区域、源极区域、栅极绝缘层、栅电极和发射电极；以及
研磨基底和第一外延层，使得剩余第一外延层的部分厚度，从而形成场阻止层。
方案20、一种制造功率半导体器件的方法，所述方法包括下述步骤：
在第一外延层的第一表面上形成第二外延层；
对第一外延层的第二表面抛光，第一外延层具有比第二外延层的掺杂浓度高的掺杂浓度；
通过在第一外延层的第二表面上注入离子形成集电极层，
其中，功率半导体器件是绝缘栅双极型晶体管。
方案21、如方案20所述的方法，所述方法还包括下述步骤：在集电极层上通过沉积导电材料形成集电电极，
其中，绝缘栅双极型晶体管包括以下述顺序布置的第二外延层、第一外延层、集电极层和集电电极。

Claims (14)

1.一种制造功率半导体器件的方法，所述方法包括：
在基底上形成第一外延层；
在所述第一外延层上形成第二外延层；
在所述第二外延层上执行低浓度N型掺杂剂的掺杂和扩散工艺以在所述第二外延层中形成低浓度N型掺杂区域；
在所述第二外延层上执行低浓度P型掺杂剂的掺杂和扩散工艺以在所述第二外延层中形成低浓度P型掺杂区域；
在所述第二外延层上执行高浓度P型掺杂剂的选择性掺杂和扩散工艺以在所述第二外延层中形成高浓度P型掺杂区域；
在所述第二外延层上执行高浓度N型掺杂剂的选择性掺杂和扩散工艺以在所述第二外延层中形成高浓度N型掺杂区域；
在所述第二外延层中形成通过所述高浓度N型掺杂区域的沟槽；
沿所述沟槽的表面形成栅极绝缘层；
在所述沟槽内形成栅电极；
在所述第二外延层上形成层间绝缘层；
在所述第二外延层的表面上形成发射电极；以及
通过研磨工艺完全去除所述基底以使所述第一外延层暴露。
2.根据权利要求1所述的方法，还包括：
通过P型杂质的离子注入和使所述P型杂质扩散，在所述第一外延层的后侧中形成P型集电极层；以及
在所述P型集电极层上沉积金属材料以形成集电电极。
3.根据权利要求1所述的方法，其中，所述第一外延层用作场阻止层。
4.根据权利要求1所述的方法，其中，所述第一外延层具有小于5％的范围内的电阻率离差，并且所述第二外延层具有与所述第一外延层的电阻率离差在相同范围内的电阻率离差。
5.根据权利要求1所述的方法，还包括：
在所述研磨工艺之后使用化学溶液在所述第一外延层的后侧上执行湿法刻蚀工艺。
6.根据权利要求1所述的方法，其中，所述高浓度N型掺杂区域部分地设置在所述高浓度P型掺杂区域的顶表面上。
7.根据权利要求1所述的方法，其中，接触所述发射电极的所述高浓度N型掺杂区域的最顶表面高于所述高浓度P型掺杂区域的最顶表面，并且所述高浓度N型掺杂区域的最底表面低于所述高浓度P型掺杂区域的最底表面。
8.根据权利要求1所述的方法，其中，所述栅电极上的所述层间绝缘层的最底表面具有凹入的形状并且低于所述高浓度N型掺杂区域的最顶表面。
9.根据权利要求1所述的方法，其中，所述高浓度N型掺杂区域具有从所述高浓度N型掺杂区域的最顶表面起在竖直方向上的最大竖直深度以及沿所述第二外延层的顶表面在水平方向上的最大水平长度，以及
其中，所述最大竖直深度大于所述最大水平长度。
10.一种制造功率半导体器件的方法，所述方法包括：
在第一外延层上形成第二外延层；
在所述第二外延层中形成第一类型低浓度掺杂区域；
在所述第一类型低浓度掺杂区域上形成第二类型低浓度掺杂区域；
在所述第二类型低浓度掺杂区域中形成第一类型高浓度掺杂区域；
在所述第二类型低浓度掺杂区域中形成第二类型高浓度掺杂区域；
在所述第二外延层中形成通过所述第一类型高浓度掺杂区域的沟槽；
沿所述沟槽的表面形成栅极绝缘层；
在所述沟槽内形成栅电极；
在所述第二外延层上形成层间绝缘层；
在所述第二外延层的表面上形成发射电极；以及
在所述第一外延层的后侧上执行部分研磨工艺，使得保留所述第一外延层的部分厚度。
11.根据权利要求10所述的方法，还包括：
通过杂质的离子注入和使所述杂质扩散在所述第一外延层的后侧中形成集电极层；以及
在所述集电极层上沉积金属材料以形成集电电极。
12.根据权利要求10所述的方法，其中，所述发射电极和所述第一类型高浓度掺杂区域之间的界面不与所述发射电极和所述第二类型高浓度掺杂区域之间的界面共面。
13.根据权利要求10所述的方法，其中，所述功率半导体器件是绝缘栅双极型晶体管。
14.根据权利要求10所述的方法，其中，在所述沟槽中形成的所述栅电极的上表面具有凹入形状。
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