CN220121778U - 垂直沟道半导体器件 - Google Patents

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Abstract

本公开涉及垂直沟道半导体器件。一种垂直沟道半导体器件，其特征在于，包括：半导体的主体，具有第一侧和沿一方向与第一侧相对的第二侧；漂移区，在主体中延伸，漂移区具有第一导电类型和第一掺杂等级；第一掺杂区，在主体中以及在主体的第二侧上延伸；以及器件有源区，在主体中和在主体的第一侧上延伸，器件有源区包括沿方向延伸的沟道区。利用本公开的实施例有利地使得在使用中即使在存在高发射极‑集电极电压的情况下和在高温操作条件下也具有高的电鲁棒性。

Description

垂直沟道半导体器件
技术领域
本公开涉及一种垂直沟道半导体器件，特别是用于功率应用的垂直沟道半导体器件。
背景技术
众所周知，目前功率晶体管是容易获得的，例如，功率MOS晶体管和绝缘栅双极晶体管(IGBT)。
关于IGBT晶体管，其具有发射极端子和集电极端子，并且形成在半导体主体中，其中，在使用中，可以形成垂直导电沟道，该垂直导电沟道使得电流能够在发射极端子和集电极端子之间流过半导体主体。
已知的IGBT器件在半导体本体的后表面上包括所谓的场截止区，被配置为在使用中控制IGBT器件后表面上的电压降。
然而，本申请人已经发现，已知在使用IGBT器件上的IGBT器件的场截止区可靠性低，IGBT器件因此遭受故障和失效，特别是在功率应用中。
实际上，在功率应用中，IGBT器件经受高发射极-集电极电压，例如甚至高于600V，以及高温，例如甚至高达175℃。
在存在这种操作条件的情况下，在特定应用中，已知IGBT器件的场截止区不能保证IGBT器件本身可靠性足够高。
实用新型内容
本公开的目的是提供一种垂直沟道半导体器件，以至少部分地解决现有技术中存在的上述问题。
本公开的一方面提供了一种垂直沟道半导体器件，包括：半导体的主体，具有第一侧和沿一方向与所述第一侧相对的第二侧；漂移区，在所述主体中延伸，所述漂移区具有第一导电类型和第一掺杂等级；第一掺杂区，在所述主体中以及在所述主体的所述第二侧上延伸；以及器件有源区，在所述主体中和在所述主体的所述第一侧上延伸，所述器件有源区包括沿所述方向延伸的沟道区。
根据一个或多个实施例，所述第一掺杂区沿所述方向具有在2μm至40μm之间的厚度。
根据一个或多个实施例，所述第一掺杂区具有的掺杂等级沿所述方向具有单调分布。
根据一个或多个实施例，所述主体沿所述方向具有在40μm至200μm之间的厚度。
根据一个或多个实施例，器件还包括：第二掺杂区，具有不同于所述第一导电类型的第二导电类型，所述第二掺杂区在所述主体中从所述主体的所述第二侧开始延伸，所述第一掺杂区在所述漂移区与所述第二掺杂区之间延伸。
根据一个或多个实施例，器件还包括：第二掺杂区，具有所述第一导电类型，所述第二掺杂区在所述主体中从所述主体的所述第二侧开始延伸，所述第一掺杂区在所述漂移区和所述第二掺杂区之间延伸。
利用本公开的实施例有利地使得在使用中即使在存在高发射极-集电极电压的情况下和在高温操作条件下也具有高的电鲁棒性。
附图说明
为了更好地理解本公开，现在参照附图仅通过非限制性示例来描述其实施例，其中：
图1-图4示出了根据本制造工艺的实施例的连续制造步骤中的半导体材料晶片的横截面；
图5示出了图4的晶片的一部分的掺杂分布；
图6和图7示出了图4的晶片在随后的制造步骤中的横截面；
图8示出了图7的晶片的一部分的掺杂分布；
图9-图12示出了图7的晶片在随后的制造步骤中的横截面；
图13示出了本垂直沟道半导体器件的横截面；
图14-图16示出了根据本制造工艺的不同实施例的在后续制造步骤中的半导体材料晶片的横截面；
图17示出了图16的晶片的一部分的掺杂分布；
图18和图19示出了图16的晶片在随后的制造步骤中的横截面；
图20示出了图19的晶片的一部分的掺杂分布；
图21示出了图19的晶片在随后的制造步骤中的横截面；以及
图22示出了根据不同实施例的本垂直沟道半导体器件的横截面。
具体实施方式
图1示出了笛卡尔参考系统XYZ中的晶片1，笛卡尔参考系统XYZ包括第一轴线X、第二轴线Y和第三轴线Z。
晶片1由半导体材料制成，这里特别是硅，并且具有前表面1A和后表面1B，后表面1B沿第三轴线Z与前表面1A相对。
晶片1具有沿第三轴线Z的厚度dN,1。例如，厚度dN,1可以是大约725μm，公差为10％。然而，晶片1可以具有不同的厚度dN,1，这可以根据用于处理晶片1的机器而被选择。
在该实施例中，晶片1是N型的，并且具有包括在例如10Ω*cm至1000Ω*cm之间的电阻率。
根据具体的应用，晶片1可以沿着相应的厚度dN,1具有恒定或不恒定的掺杂等级。
接着，在图2中，第一支撑体5通过粘合剂层3固定到晶片1的前表面1A，从而形成复合体8。
例如由石英或硅制成的第一支撑体5沿着第三轴线Z具有例如数百微米的厚度，根据所使用的特定机械，可以在设计阶段选择该厚度以便于随后的制造步骤。
根据将支撑体5结合到晶片1上的具体工艺，粘合剂层3可以是适合于晶片结合和剥离的胶，例如可在约280℃的温度处使用，或者可以是氧化物层或包括氧化物层和氮化物层的堆叠。
在图3中，然后，晶片1从相应的后表面1B执行减薄步骤，从而形成减薄的晶片6(图4)。
再次参考图3，根据用于减薄的特定机械，复合体8可以颠倒或不颠倒。
在该实施例中，通过机械/化学型的研磨工艺使晶片1变薄。
详细地说，使用具有研磨表面7A的砂轮7对晶片1的后表面1B执行机械研磨，并随后执行化学精加工。
例如，化学精加工可以用于去除晶片1中包括在5μm至20μm之间的厚度。
减薄的晶片6(图4)具有仍由1A表示的前表面和对应于晶片1的后表面1B并因此仍由1B表示后表面。
减薄的晶片6具有沿第三轴线Z的厚度dN,2，例如包括在40μm至200μm之间，特别是包括在40μm至60μm之间。
接着，在图4中，在减薄的晶片6的后表面1B上注入由箭头10表示的N型掺杂剂离子，例如磷、砷或锑的原子，这里特别是磷原子。
掺杂剂离子10可以用包括例如在100keV和1500keV之间的注入能量注入。
掺杂剂离子10可以以例如1·1012和1·1015原子/cm2之间的剂量注入。
掺杂剂离子10形成重掺杂层12，其在减薄的晶片6中从后表面1B延伸，并具有沿第三轴线Z的厚度dFS,1，例如高达约4μm。
在注入掺杂剂离子10之后，由此通过重掺杂层12和具有与减薄的晶片6相同的掺杂等级的工作漂移层13形成减薄的晶片6。
重掺杂层12具有的掺杂等级高于工作漂移层13的掺杂等级，因此电阻率低于工作漂移层13的电阻率。
图5示出了在平行于第三轴线Z的方向上从减薄的晶片6的后表面1B开始的减薄的晶片6的一部分的掺杂分布的实施例。
重掺杂层12在减薄的晶片的后表面1B附近具有掺杂剂原子的最大浓度，例如包括在1·1015原子/cm3和1·1018原子/cm3之间，这里特别是大约3·1017原子/cm3。
重掺杂层12的掺杂剂原子的浓度随着减薄的晶片6沿着第三轴线Z的深度而减小，直到与工作漂移层13的界面，在所示的示例中，该界面布置在距后表面1B约2μm处。为了清楚起见，在图5中用虚线表示重掺杂层12和工作漂移层13之间的界面。
根据在此未示出的不同实施例，根据特定应用，可以使用特定掩模将掺杂剂离子10注入后表面1B中，以便在后表面1B上形成掺杂图案。
然后，在图6中，通过接合层16将第二支撑体15固定到减薄的晶片6的后表面1B。
第二支撑体15可以是硅或其它材料的晶片，适用于高温处理，例如以高于400℃的温度处理，特别是高达约1300℃。
接合层16是氧化物层，例如在减薄的晶片6的后表面1B上热生长的氧化硅层，并且沿着第三轴线Z具有例如小于1μm的厚度。
在实践中，第二接合层16也适用于高温处理，例如以高于400℃，特别是高达约1300℃的温度。
第一支撑体5和粘合剂层3被去除。
实际上，在图6的处理步骤之后，复合体8包括(图7)减薄的晶片6、第二支撑体15和接合层16。
仍然参考图7，以允许在减薄的晶片6中重掺杂层12的掺杂剂离子10扩散的温度对复合体8执行退火，如箭头19示意性表示的。
此外，在该实施例中，图7的退火也被配置用于激活掺杂剂离子10。
详细地，热退火可以在反应器例如炉中执行，或者可以是不同型的，例如激光退火或其他类型的。
在该实施例中，当掺杂剂离子10是磷原子时，退火以高于400℃的温度执行，例如高达1300℃，特别是在约1000℃-1250℃的温度，甚至更特别是在1150℃和1250℃之间的温度。
退火使掺杂剂离子10在减薄的晶片6中扩散；重掺杂层12因此形成厚度为dFS,2的扩散层20，厚度dFS,2大于重掺杂层12的厚度dFS,1。
例如，在掺杂剂离子10是磷离子的情况下，通过以约1200℃的温度将复合体8退火约24小时，可以增加约5-6μm的厚度dFS,1。使用更高的温度，例如约1260℃-1280℃，可以获得甚至高达约一百微米的厚度dFS,1的增加。
扩散层20的厚度dFS,2例如包括在2μm至40μm之间。
因此，现在用22表示工作漂移层，厚度小于退火之前的厚度。
图8示出了在图7的退火之后，从减薄的晶片6的后表面1B沿平行于第三轴线Z的方向的减薄的晶片6的一部分的掺杂分布的示例。
在该实施例中，扩散层20具有表面部分20A和深层部分20B。
表面部分20A在减薄的晶片6中从后表面1B沿第三轴线Z延伸到例如约2μm的深度，并且具有大致恒定的掺杂剂原子浓度，例如包括在1·1015原子/cm3和1·1018原子/cm3之间，这里约为3·1016原子/cm3。
深层部分20B与表面部分20A邻接地延伸，深入减薄的晶片6，直到与工作漂移层22的界面。为了清楚起见，工作漂移层22和扩散层20之间的界面在图8中由虚线表示。
深层部分20B的掺杂剂原子浓度具有从表面部分20A的最大浓度到工作漂移层22的掺杂剂原子浓度的递减分布。
实际上，扩散层20具有沿第三轴线Z基本上单调的掺杂分布。
扩散层20沿第三轴线Z的掺杂分布，即表面部分20A的最大浓度值，表面部分20A的厚度和深层部分20B的厚度，可以根据具体应用通过改变图7的退火的温度和持续时间来修改。
接着，在图9中，在正面即前表面1A上加工减薄的晶片6，以形成器件功能层(或区)25。
器件功能层25可以形成在工作漂移层22中，或者可以是生长在工作漂移层22上的外延层。
器件功能层25包括电流传导区，其数目、结构和配置取决于具体应用。
例如，器件功能层25可以包括一个或多个注入区，可以形成例如源极区或发射区以及主体区。
器件功能层25还可以包括例如沟槽型或其他型的栅极区。
器件功能层25的实施例在图13中示出，并由附图标记62表示。
根据另外的实施例，器件功能层25可以是具有多层结构，集成在其中的不同器件结构中。
器件功能层25以这里未示出的方式沿第一轴线X和第二轴线Y形成，以便形成多个管芯部分27，在图9中用虚线示意性地表示。
每个管芯部分27标识在制造过程结束时与相应半导体器件相关联的器件功能层25的相应部分。
器件功能层25用于为每个管芯部分27形成半导体器件的至少一个垂直沟道区，如参考图13所讨论的。
实际上，现在由形成后表面1B的扩散层20，形成前表面1A的器件功能层25以及在扩散层20和器件功能层25之间延伸的漂移层(这里用30表示)形成减薄的晶片6。
然后，在图10中，通过第二支撑体15和接合层16形成窗口33，以便暴露减薄的晶片6的后表面1B的中心部分。
实际上，第二支撑体15和接合层16的剩余横向部分34、35保留，这对于在随后的处理步骤中处理复合体8是有用的。
在该实施例中，在图11中，通过窗口33在减薄的晶片6中形成P+型后导电层40。
后导电层40可以通过在由窗口33暴露的后表面1B的部分上注入P型掺杂剂原子来形成，例如硼或铝的原子，这里是硼原子。
后导电层40的掺杂等级包括在例如1·1016原子/cm3和1·1020原子/cm3之间。
复合体8可以经过退火步骤，该退火步骤被配置为激活后导电层40的掺杂剂原子。
后导电层40具有沿第三轴线Z的厚度dem，例如包括在0.3μm至5μm之间。
实际上，在形成后导电层40之后，现在由42表示的扩散层具有沿第三轴线Z的厚度dFS,3，该厚度dFS,3由厚度dFS,2和厚度dem之差给出，并且扩散层42在漂移层30和后导电层40之间延伸。
例如，扩散层42的厚度d FS,3可以包括在2μm至40μm之间，特别是在5μm至10μm之间。
然后，在图12中，以后金属化层44在窗口33中延伸的方式，在减薄的晶片6的后表面1B的暴露部分上，在复合体8的后表面上形成后金属化层44。
根据特定的应用，后金属化层44可以由一个金属层或由彼此叠置的多个金属层形成，例如由铝、钛、镍和银中的一种或多种形成。
然后对复合体8执行已知的处理步骤，例如去除第二支撑体15和接合层16的剩余部分34、35，切割减薄的晶片6，以及电连接，这导致形成多个垂直沟道半导体器件，在图13中示出了由附图标记50表示的实施例，每个垂直沟道半导体器件与相应的管芯部分27相关联。
在参考图1-图12描述的制造工艺中，扩散层20在处理之前形成在减薄的晶片6的前侧上，即在形成器件功能层25之前的事实允许在图7的退火步骤中使用高的热预算。
因此，本制造工艺允许在选择扩散层20的参数(即，例如掺杂剂原子的厚度、掺杂等级和浓度分布)方面具有高灵活性。
此外，使用第一支撑体5在本制造工艺的初始步骤期间执行减薄晶片1的步骤的使得能够减化减薄步骤。
详细地，这使得减薄的晶片6可以是薄的；例如，厚度dN,2可以包括在40μm与200μm之间，特别是在40μm与60μm之间。
此外，这允许在制造期间可以高水平控制减薄的晶片6的厚度。
参考图13，垂直沟道半导体器件50，在下文中简称为电子器件50，形成在半导体材料(这里是硅)的管芯或体55中，具有前表面55A和后表面55B。
对应于减薄的晶片6的管芯55具有沿第三轴线Z的厚度，该厚度包括例如在40μm至200μm之间，特别是在40μm至60μm之间。
详细地，图13示出了电子器件50的单元56；然而，根据电子器件50的特定应用，电子器件50可由彼此相同或不同的并联连接在一起的多个单元形成。
在该实施例中，电子器件50是绝缘栅双极晶体管(IGBT)。
电子器件50包括P+型后导电区60，形成管芯55的后表面55B并对应于后导电层40；以及器件表面区62，形成管芯55的前表面55A并对应于器件功能层25。
电子器件50包括对应于扩散层42并在后导电区60上延伸的N型热扩散导电区64；以及N型漂移区66，对应于漂移层30并且在热扩散导电区64和器件表面区62之间延伸。
热扩散导电区64具有沿着第三轴线Z的厚度dFS,3，包括例如在2μm至40μm之间，特别是在5μm至10μm之间。
此外，如参考图8所述，热扩散导电区64具有沿第三轴线Z基本上单调的掺杂分布。
电子器件50包括后金属化区70，对应于金属化层44并在管芯55的后表面55B上延伸。后金属化区70形成电子器件50的集电极端子C。
电子器件50还包括在管芯55的前表面55A上延伸的电介质材料(例如氧化硅、氮化物或各种型的聚酰亚胺)的钝化区72，钝化区72形成面向前表面55A的暴露部分的通孔73。
电子器件50还包括前金属化区75，在钝化区72上和通孔73内延伸，与前表面55A的暴露部分直接接触。
前金属化区75形成电子器件50的发射极端子E。
器件表面区62形成电子器件50的有源区并限定电子器件50的垂直沟道区76，该垂直沟道区76在使用中能够控制集电极端子C和发射极端子E之间的电流。
如参照图9对于器件功能层25所讨论的，根据电子器件50的具体类型及其具体应用，器件表面区62容纳不同类型和尺寸的功能区。
在该实施例中，器件表面区62包括在管芯55中从前表面55A延伸的N+型发射极或源极区77，以及在管芯55中从前表面55A一定距离处从发射极区77延伸的P型体区78。
源极区77具有的掺杂等级包括，例如，在1·1019原子/cm3和1·1020原子/cm3之间。
主体区78具有的掺杂等级包括，例如，在1·1015原子/cm3和1·1018原子/cm3之间。
器件表面区62还包括P+型的主体接触区80，其在主体区78中延伸并且例如通过专用导电区电连接到前金属化区75，在此由虚线81示意性地表示。
器件表面区62还包括形成电子器件50的栅极端子G的栅极区83。
在该实施例中，栅极区83是沟槽型的，并且在管芯55中从前表面55A沿着第三轴线Z延伸到的深度大于主体区78的深度。实际上，栅极区83也部分地在漂移区66中延伸。
详细地，栅极区83由例如由氧化物制成的绝缘部分83A和容纳在绝缘部分83A中的例如由重掺杂多晶硅制成的导电部分83B形成。实际上，绝缘部分83A使相应的导电部分83B与管芯55电绝缘。
垂直沟道区76在主体区78中沿着第三轴线Z在源极区77和漂移区66之间延伸。
在使用中，可以向栅极端子G施加电压。作为施加到栅极端子G的电压的函数，可以控制垂直沟道区76的导电水平，以便控制发射极端子E和集电极端子C之间的电流。
例如，可以根据施加到栅极端子G的电压在OFF状态和ON状态之间切换电子器件50。
在使用中，热扩散导电区64用作场截止区；即，被配置为控制管芯55的后表面上的电压降。
详细地，热扩散导电区64的存在允许电子器件50在使用中具有高可靠性。
事实上，如上参考图1-图12的制造工艺所述，通过掺杂剂的扩散形成热扩散导电区64的事实允许热扩散导电区64具有高设计通用性，从而根据特定应用优化其特性。
详细地，通过掺杂剂的扩散形成热扩散导电区64的事实允许获得热扩散导电区64的厚度较大，如上文所论述，即使裸片55是薄的，例如具有包含在40μm与200μm之间的厚度。
热扩散导电区64的厚度大使得电子器件50在使用中即使在存在高发射极-集电极电压的情况下和在高温操作条件下也具有高的电鲁棒性。
事实上，热扩散导电区64能够降低电子器件50发生故障和失效的可能性；例如，即使当电子器件50断开或当电子器件50处于短路状态时出现过电压峰值，也降低了发生所谓击穿的可能性。
此外，控制热扩散导电区64的掺杂分布的可能性有助于增加电子器件50的电鲁棒性。
因此，电子设备50特别适合用于功率应用中，例如在诸如逆变器、机控制设备等的设备中应用，例如在汽车或工业领域中。
下文中参照图14-图21描述的是本实用新型的制造方法的不同实施例，该制造方法不同于这里用108表示的复合体。
详细地，在图14中，复合体108与图4的复合体8相同；因此，共同的元件由相同的附图标记表示并且不再进一步描述。
复合体108包括半导体材料，特别是硅的减薄晶片，这里用106表示。
减薄的晶片106已经经历了减薄工艺，如参照图3针对减薄的晶片6所描述的那样。
详细地，减薄的晶片106具有前表面和后表面，前表面在此由106A表示并对应于减薄的晶片6的前表面1A，后表面在此由106B表示并对应于减薄的晶片6的后表面1B。
此外，在减薄的晶片106中，已经形成了类似于针对图4的重掺杂层12所描述的重掺杂层，这里由112表示。
接着，在图15中，例如通过光刻和蚀刻工艺在减薄的晶片106的后表面106B上形成掩模115。掩模115由彼此分离的多个部分116形成，以便暴露减薄的晶片106的后表面106B的部分。
然后，在图16中，在减薄的晶片106的后表面106B上注入N型掺杂剂离子，由箭头118表示。
在该实施例中，掺杂剂离子118的种类不同于形成重掺杂层112的掺杂剂离子10的种类。
例如，掺杂剂离子118可以是砷或锑的离子，而重掺杂层112的掺杂剂离子10可以是磷离子。
然而，可选地，掺杂剂离子118可以是与形成重掺杂层112的掺杂剂离子10相同的种类。
掺杂剂离子118在由掩模115的部分116暴露的后表面106B的部分处形成在重掺杂层112中延伸的多个表面注入部分120。
详细地，表面注入部分120沿第三轴线Z的厚度dZ1小于重掺杂层112的厚度dFS,1，例如包括在0.3μm至5μm之间。
表面注入部分120各自具有沿着第一轴线X的宽度Wd，该宽度包括例如在数十微米与数百微米之间，特别是在10μm与500μm之间，并且沿着第一轴线X彼此分开的宽度Ws包括例如在数十微米与数百微米之间，特别是在10μm与500μm之间。
表面注入部分120可以在俯视图中形成，这里未示出，沿第二轴线Y伸长的条带，具有规则或不规则形状的或不规则形状的单元，或可以具有任何其它形状和构造。
例如，表面注入部分120可以各自具有沿着第二轴线Y的包括在10μm与500μm之间的宽度，并且彼此分开包括在10μm与500μm之间的宽度。
表面注入部分120的掺杂等级比重掺杂层112的掺杂等级更高。
详细地，图17示出了沿着图16的线L-L的减薄晶片106的一部分的掺杂分布的示例。
在图17的曲线图中，重掺杂层112的掺杂分布由线121表示，表面注入部分120的掺杂分布由线122表示。
重掺杂层112的掺杂分布与参考图5描述的重掺杂层12的分布相同。
表面注入部分120在后表面106B附近具有掺杂剂原子的最大浓度，例如包括在1·1018原子/cm3和1·1020原子/cm3之间，这里特别是大约3·1019原子/cm3。表面注入部分120的掺杂剂原子的浓度随着从后表面106B向上到与重掺杂层112的界面(此处由虚线指示)而减小。在所示的实施例中，对应于表面注入部分120的厚度dZ1的界面被布置在离后表面106B约0.5μm处。
接下来，类似于参考图6和图7所讨论的，因此在此不再进一步详细描述，第二支撑体15通过接合层16固定到晶片106的后表面106B，去除第一支撑体5和粘合剂层3，并且对复合体108执行退火(图18)。
图19示出了图18的退火后的复合体108。如参照图7所述，退火使重掺杂层112的掺杂剂离子10在减薄的晶片106中扩散，形成扩散层，这里用126表示，具有厚度dFS,2。
此外，在此实施例中，形成表面植入部分120的掺杂剂离子118(例如锑或砷)在退火期间大体上不经历扩散。
因此，在该实施例中，表面注入部分120的尺寸和掺杂等级在退火期间保持基本不变。
然而，在这里未示出的不同实施例中，例如如果掺杂剂离子118是砷离子，则表面注入部分120也将在重掺杂层112内扩散。在这种情况下，通过调节退火的温度和时间，可以在退火之后改变表面注入部分的形状、尺寸和掺杂浓度。
实际上，表面注入部分120形成扩散层126的表面部分。
如参照图8所述，扩散层126从后表面106B开始沿着第三轴线Z具有基本上单调的曲线。此外，对于穿过表面注入部分120的剖面线，如图20中对于图19的线M-M所示，扩散层126的掺杂分布具有由表面注入部分120的掺杂剂原子118形成的重掺杂表面部分，以及由掺杂剂原子10形成的深层部分。
表面部分沿第三轴线Z的平均斜率大于深层部分的平均斜率。
然后对复合体108执行进一步的加工步骤，例如类似于参考图9和10所讨论的。
详细地，形成器件功能层25(图21)。
参考图21，这里由箭头130表示的P型掺杂剂离子被注入到减薄的晶片106的后表面106B上，在扩散层126中形成多个后导电部分133。
以注入能量注入掺杂剂离子130，使得后导电部分133沿第三轴线Z的厚度小于扩散层126的厚度dFS,2。
详细地，在该实施例中，后导电部分133的厚度等于表面注入部分120的厚度dZ1。
此外，以一定剂量注入掺杂剂离子130，使得改变表面注入部分120的导电类型和扩散层126的导电类型。
后导电部分133的掺杂等级包括在例如1·1016原子/cm3和1·1019原子/cm3之间。
实际上，每个后导电部分133在扩散层126中沿着第一轴线X在两个相邻表面注入部分120之间延伸。
然后接着形成后金属化层，例如类似于参考图12所描述的且在此未示出的，以及已知的处理步骤，例如划片和电连接，形成垂直沟道半导体器件150(图22)。
参考图1-图12讨论的优点也适用于参考图14-21描述的制造工艺。此外，图14-图21所示的制造工艺还允许在减薄的晶片106的后表面上获得P型和N型的重掺杂表面部分。
参考图22，垂直沟道半导体器件150(在下文中称为电子器件150)具有与图13的电子器件50类似的一般结构；因此，共同的元件由相同的附图标记表示，并且在此不再进一步描述。
电子器件150包括多个单元56，如图22所示，形成在管芯55中并联连接在一起。
电子器件150是IGBT晶体管，特别是反向导通IGBT(RC-IGBT)晶体管。
详细地，电子器件150在正面包括器件表面区62，在后表面包括热扩散区64(对应于扩散层126)。漂移区66在器件表面区62和热扩散区64之间延伸。
在该实施例中，在此由160表示的后导电区包括对应于后导电部分133的P+型部分160A和对应于表面注入部分120的N+型部分160B。
后导电区160的部分160A、160B各自沿第一轴线X的宽度大于两个相邻单元56之间的距离。例如，根据具体应用，每个部分160A、160B可以具有对应于大约十个相邻单元56，或者甚至数百个相邻单元56的宽度。
在该实施例中，根据参考图16所描述的，导电部分160B包括与热扩散区64的掺杂剂原子(例如磷)不同的掺杂剂原子(例如砷或锑)。
如已经针对电子器件50所描述的，导电区64的存在，作为场截止区，提供了在电子器件150上使用的高鲁棒性和可靠性。
最后，清楚的是，在不脱离本公开的范围的情况下，可以对本电子器件和本文描述和示出的相应制造工艺执行修改和变化。
例如，导电类型P和N可以相对于在此示出和描述的相反。
例如，晶片1可以经历与参照图3所描述的不同的减薄工艺。例如，除了参考图3所描述的之外或作为参考图3所描述的替代方案，可以使用等离子体蚀刻来减薄晶片1。根据具体应用，等离子体蚀刻能够例如改变后表面1B的平整度。
根据特定应用，主体区78、源极区77、栅极区83和主体接触区80可以按照本身已知的方式沿第二轴线Y延伸，因此不再详细讨论。例如，在顶视平面图(这里未示出)中，主体区78、源极区77、栅极区83和主体接触区80可以具有沿第二轴线Y伸长的条形形状，或者可以具有圆形形状或者任何其它形状，无论是规则的还是不规则的。
例如，源极区77、主体接触区80、主体区78和栅极区83可以各自形成具有更复杂形状的相应区的一部分，并且通过专用电连接部件电连接到其它部分。
参考电子器件150，根据特定应用，后导电区160的部分160A、160B可以根据不同的形状和配置沿着第二轴线Y延伸。例如，在俯视平面图(在此未示出)中，部分160A、160B可以具有沿着第二轴线Y伸长的条带形状，或者可以具有圆形形状或者任何其他形状，无论是规则的还是不规则的。
此外，部分160A、160B可以各自形成具有更复杂形状的相应区的一部分，并且通过专用电连接部件电连接到其它部分。
本垂直沟道半导体器件可以是与IGBT器件不同型的器件。例如，本半导体器件可以是垂直沟道MOS晶体管；在这种情况下，不形成参照图11所述的后导电层40。因此，相应的半导体器件不具有背导电区60。实际上，在MOS晶体管中，热扩散导电区64形成电子器件的后表面55B。
一种垂直沟道半导体器件(50；150)的制造工艺可以从半导体材料的工作晶片(1，6；106)开始，半导体材料的工作晶片具有第一侧(1A；106A)和沿方向(Z)与第一侧相对的第二侧(1B；106B)，工作晶片具有第一导电类型(N)和第一掺杂等级。该制造工艺可概括为包括在工作晶片中从工作晶片的第二侧形成第一掺杂区(20，42，64；126)，第一掺杂区具有第一导电类型和高于第一掺杂等级的第二掺杂等级；以及从所述工作晶片的第一侧在所述工作晶片中形成器件有源区(25，62)，所述器件有源区包括沿所述方向(Z)延伸的沟道区(76)；第一掺杂区和器件有源区在工作晶片中界定漂移区(30，66)，其中在形成器件有源区之前形成第一掺杂区。
形成第一掺杂区(20，42，64；126)可包括将掺杂剂原子(10)注入工作晶片中；以及对工作晶片(6)执行退火，以使掺杂剂原子在工作晶片中扩散。
退火可以在高于400℃的温度处被执行。
退火可以被配置为使得第一掺杂区沿方向(Z)具有大于2μm的厚度(dFS,3)。
第一掺杂区可以包括在包括以下项的组中选择的掺杂剂原子：磷、锑和砷。
制造工艺还可以包括在形成第一掺杂区之前减薄工作晶片(1)。
制造工艺还可以包括在工作晶片(6；106)中在第二侧(1B；106b)形成第二掺杂区(40，60；133，160A)，第二掺杂区具有不同于第一导电类型的第二导电类型(P)，第二掺杂区在工作晶片中从工作晶片的第二侧延伸，与第一掺杂区接触。
制造工艺可以包括在工作晶片(106)中在工作晶片的第二侧上形成第三掺杂区(120，160B)，第三掺杂区具有第一导电类型(N)和高于第二掺杂等级的第三掺杂等级，第三掺杂区在工作晶片中从工作晶片的第二侧延伸，与第一掺杂区(126，64)接触。
第一掺杂区可以包括第一掺杂剂原子(10)，并且形成第三掺杂区(133)可以包括从工作晶片的第二侧在工作晶片中注入不同于第一掺杂剂原子的第二掺杂剂原子(118)。
该制造工艺还可以包括在形成第一掺杂区之前，将第一临时支撑体(5)结合在工作晶片(1)的第一侧(1A)上；在形成器件有源区之前，将第二临时支撑体(15)结合在工作晶片(6)的第二侧(1B)上；以及在形成器件有源区之前去除第一临时支撑体。
一种垂直沟道半导体器件(50；150)，形成在半导体材料的主体(55)中，主体(55)具有第一侧(55A)和沿方向(Z)与第一侧相对的第二侧(55B)，一种垂直沟道半导体器件可以概括为包括：在主体中延伸的具有第一导电类型(N)和第一掺杂等级的漂移区(66)；第一掺杂区(64)，在该主体中在该主体的该第二侧(55B)上延伸，具有第一导电类型和高于第一掺杂等级的第二掺杂等级；以及器件有源区(62)，在该主体的第一侧(55)上在该主体中延伸，并且包括沿该方向延伸的沟道区(76)，其中该第一掺杂区是热扩散掺杂区。
第一掺杂区沿方向(Z)的厚度(dFS,3)可以在2μm至40μm之间。
第一掺杂区(64)可以具有沿方向(Z)具有单调分布的掺杂等级。
主体(55)可以具有沿着方向(Z)在40μm与200μm之间的厚度。
器件还可以包括第二掺杂区(60；160A)，第二掺杂区具有不同于第一导电类型的第二导电类型(P)，第二掺杂区在主体(55)中从主体的第二侧(55B)开始延伸，第一掺杂区(64)在漂移区(66)和第二掺杂区(60)之间延伸。
该器件还可以包括第三掺杂区(160B)，第三掺杂区具有第一导电类型和高于第二掺杂等级的第三掺杂等级，第三掺杂区在主体(55)中从主体的第二侧(55B)开始延伸，第一掺杂区(64)在漂移区(66)和第三掺杂区(160B)之间延伸。
本公开的各种实施例克服了现有技术的缺点。
根据本公开，提供了一种垂直沟道半导体器件的制造工艺和一种垂直沟道半导体器件。
一种垂直沟道半导体器件的制造工艺从半导体材料的工作晶片开始，该工作晶片具有第一侧和沿一个方向与第一侧相对的第二侧，该工作晶片具有第一导电类型和第一掺杂等级。该制造工艺包括在所述工作晶片中从所述工作晶片的第二侧形成第一掺杂区，该第一掺杂区具有所述第一导电类型和高于所述第一掺杂等级的第二掺杂等级；以及在所述工作晶片从该工作中晶片的第一侧开始形成器件有源区，该器件有源区包括沿该方向延伸的沟道区。第一掺杂区和器件有源区在工作晶片中先界定漂移区。在形成器件有源区之前形成第一掺杂区。
本公开的一方面提供了一种垂直沟道半导体器件的制造方法，所述制造方法包括：在半导体材料的工作晶片中形成第一掺杂区，所述工作晶片具有第一侧和沿一方向与所述第一侧相对的第二侧，所述第一掺杂区形成在所述工作晶片的所述第二侧处，所述工作晶片和所述第一掺杂区具有第一导电类型，所述工作晶片具有第一掺杂等级，所述第一掺杂区具有第二掺杂等级，所述第二掺杂等级高于所述第一掺杂等级；以及在所述工作晶片中以及在所述工作晶片的所述第一侧处形成器件有源区，所述器件有源区包括沿所述方向延伸的沟道区，所述第一掺杂区和所述器件有源区在所述工作晶片中限定漂移区，所述第一掺杂区的形成在所述器件有源区的形成之前被执行。
根据一个或多个实施例，其中形成所述第一掺杂区包括：将掺杂剂原子注入到所述工作晶片中；以及对所述工作晶片执行退火，以使所述掺杂剂原子在所述工作晶片中扩散。
根据一个或多个实施例，其中所述退火以高于400℃的温度被执行。
根据一个或多个实施例，其中所述第一掺杂区沿着所述方向具有大于2μm的厚度。
根据一个或多个实施例，其中所述第一掺杂区包括从包括以下项的组中选择的掺杂剂原子：磷、锑和砷。
根据一个或多个实施例，方法还包括：
在形成所述第一掺杂区之前减薄所述工作晶片。
根据一个或多个实施例，方法还包括：在所述工作晶片中以及在所述工作晶片的所述第二侧处形成第二掺杂区，所述第二掺杂区具有不同于所述第一导电类型的第二导电类型，所述第二掺杂区在所述工作晶片中从所述工作晶片的所述第二侧延伸并与所述第一掺杂区接触。
根据一个或多个实施例，方法还包括：在所述工作晶片中以及在所述工作晶片的所述第二侧处形成第二掺杂区，所述第二掺杂区具有所述第一导电类型和高于所述第二掺杂等级的第三掺杂等级，所述第二掺杂区在所述工作晶片中从所述工作晶片的所述第二侧延伸并与所述第一掺杂区接触。
根据一个或多个实施例，其中所述第一掺杂区包括所述第一掺杂剂原子，并且形成所述第二掺杂区包括从所述工作晶片的所述第二侧将不同于所述第一掺杂剂原子的第二掺杂剂原子注入到所述工作晶片中。
根据一个或多个实施例，方法还包括：在形成所述第一掺杂区之前，将第一临时支撑体结合在所述工作晶片的所述第一侧上；在形成所述器件有源区之前，将第二临时支撑体结合在所述工作晶片的所述第二侧上；以及在形成所述器件有源区之前移除所述第一临时支撑体。
本公开的一方面提供了一种方法，包括：在晶片的第一侧上形成第一掺杂层，所述第一掺杂层和所述晶片具有第一导电类型，所述第一掺杂层具有的掺杂等级比所述晶片的掺杂等级高；对所述第一掺杂层和所述晶片执行退火；在所述退火之后，在所述晶片的第二侧上形成器件功能层；在所述晶片的所述第一侧上形成第二掺杂层，所述第二掺杂层通过所述第一掺杂层与所述晶片间隔开，所述第二掺杂层具有第二导电类型；以及在所述第二掺杂层上形成金属化层。
根据一个或多个实施例，其中所述退火以高于400℃的温度被执行。
根据一个或多个实施例，方法还包括：在形成所述第一掺杂层之前减薄所述晶片。
根据一个或多个实施例，方法还包括：至少在所述器件功能层中形成垂直沟道半导体器件。
上述各种实施例可以组合以提供其他实施例。
根据上述详细描述，可以对实施例执行这些和其它改变。通常，在后续的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (6)

1.一种垂直沟道半导体器件，其特征在于，包括：
半导体的主体，具有第一侧和沿一方向与所述第一侧相对的第二侧；
漂移区，在所述主体中延伸，所述漂移区具有第一导电类型和第一掺杂等级；
第一掺杂区，在所述主体中以及在所述主体的所述第二侧上延伸；以及
器件有源区，在所述主体中和在所述主体的所述第一侧上延伸，所述器件有源区包括沿所述方向延伸的沟道区。
2.根据权利要求1所述的器件，其特征在于，所述第一掺杂区沿所述方向具有在2μm至40μm之间的厚度。
3.根据权利要求1所述的器件，其特征在于，所述第一掺杂区具有的掺杂等级沿所述方向具有单调分布。
4.根据权利要求1所述的器件，其特征在于，所述主体沿所述方向具有在40μm至200μm之间的厚度。
5.根据权利要求1所述的器件，其特征在于，还包括：
第二掺杂区，具有不同于所述第一导电类型的第二导电类型，所述第二掺杂区在所述主体中从所述主体的所述第二侧开始延伸，所述第一掺杂区在所述漂移区与所述第二掺杂区之间延伸。
6.根据权利要求1所述的器件，其特征在于，还包括：
第二掺杂区，具有所述第一导电类型，所述第二掺杂区在所述主体中从所述主体的所述第二侧开始延伸，所述第一掺杂区在所述漂移区和所述第二掺杂区之间延伸。
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