JP4128777B2 - 絶縁ゲートバイポーラトランジスタ（ｉｇｂｔ）及びその製造方法 - Google Patents

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Description

【０００１】
(関連出願)
本出願は、以下の出願、IR-1462(IGBT WITH AMORPHOUS SILICON TRANSPARENT COLLECTOR-Richard Francis)、米国特許出願第09/566,219号、2000年5月5日に出願;IR-1673(DIODE WITH WEAK ANODE-Richard Francis, Chiu NgおよびFabrizio Rue Redda)、米国特許出願第09/565,148号、2000年5月5日に出願;IR-1706(ANNEAL-FREE PROCESS FOR FORMING WEAK COLLECTOR-Richard FrancisおよびChiu Ng)、米国特許出願第09/565,928号、200年5月5日に出願;およびIR-1707(PROCESS FOR FORMING SPACED ACTIVATED WEAK COLLECTORS ON THIN IGBT SEMICONDUCTOR WAFERS-Richard FrancisおよびChiu Ng)、米国特許出願第09/565,973号、2000年5月5日に出願に関する。
【０００２】
（発明の分野）
本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に関し、より詳細には、フロートゾーン（ノンエピタキシャル）シリコン内のパンチスルー型ＩＧＢＴの新しい構造及びその製造プロセスに関する。
【０００３】
（発明の背景）
現在、ＩＧＢＴは、エピタキシャル堆積されたシリコンウェハの最上部にＤＭＯＳ型構造が形成された「パンチスルー」デバイスとして製造されるのが普通である。エピタキシャル堆積層は、同じ濃度型でより高濃度のバッファ層の上に形成され、バッファ層は反対の濃度型の基板上に形成されて少数キャリアの注入源として作用する。このような「パンチスルー」デバイスでは、逆バイアス下においてシリコンを横断する電界は、シリコンの最上面から、空乏層「ストップ」として作用するバッファ層まで達する。
【０００４】
パンチスルー型ＩＧＢＴ中のＮ+バッファ層は、デバイス動作において重要な役割を果たす。すなわちＮ+層の厚さおよび濃度は、デバイスのスイッチングおよびブレークダウン電圧特性に大きく影響する。前述したように、バッファ層はデバイスが逆バイアス下にあるときに空乏層ストップとして作用し、またＮ+バッファ層は、寿命が短く、ＩＧＢＴを構成する等価なバイポーラトランジスタのうちの１つの注入効率を制御する。Ｎ+バッファを用いるときは、より薄いＮ-エピタキシャル層（より抵抗率が高い）を用いて、特定のブレークダウン要求を実現することができる。一般に、所定の技術を用いれば、パンチスルー型ＩＧＢＴは、「ノンパンチスルー」ＩＧＢＴデバイスよりも順電圧降下Ｖｃｅｏｎが小さく、スイッチングのトレードオフが良好である。
【０００５】
パンチスルーデバイスで使用されるウェハは、比較的厚いため、大量生産用の既存のウェハ注入装置及び他のウェハ製造装置を用いて、過度に破損することなく容易に処理できる。しかし、エピタキシャル形成層を有するウェハ（「エピウェハ」）は高価である。そのためパンチスルーＩＧＢＴの従来の製造方法では、エピウェハとして、通常、最初にＮ+層をボロンドープされた基板上に成長させ、その後にＮ+層の最上部へＮ-シリコンをエピタキシャル堆積させることで作製したものを使用する。ＩＧＢＴ特性を低電圧用に最適化するために、Ｎ-およびＮ+層の厚さ及び抵抗率は容易に調整できる。しかし、高電圧（例えば、約６００Ｖを超える）用のデバイスで必要とされる厚くて抵抗率が高いＮ-エピタキシャルシリコン用のプロセスを調整または制御することは、非常に難しい。
【０００６】
「ノンパンチスルー」ＩＧＢＴをフロートゾーン（ノンエピタキシャル）材料内に直接形成して、コストを下げることが可能である。このようなデバイスは、IEEE発行0-7803-3106-0/96、題名「NPT-IGBT-Optimizing for Manufacturability」(Darryl Burnsら)に記載されている。これらのデバイスでは、フロートゾーンウェハの最上部にＤ−ＭＯＳ接合パターンを用いている。フロートゾーンウェハを、最終的なデバイスでの所望するブレークダウン電圧と速度とに依存する値まで薄くし、次に、「希薄な（ｗｅａｋ）」または「透明な（ｔｒａｎｓｐａｒｅｎｔ）」コレクタとして知られる比較的効率の悪いインジェクタ（ｉｎｊｅｃｔｏｒ）である比較的低濃度にドープされた浅い接合のコレクタを設ける（用語コレクタおよびアノードは、しばしば入れ代わる）。この技術によって、重金属または電子ビームによる寿命キリング（ｌｉｆｅｔｉｍｅ ｋｉｌｌｉｎｇ）を必要とすることなく高速デバイスが作製される。
【０００７】
ノンパンチスルーデバイスにはバッファ層が全くなく、シリコンを横断する電界は希薄なコレクタに到達しない。そのためこれらのデバイスでは安価なフロートゾーン材料を使用するが、パンチスルーモードでは動作しない。
【０００８】
ノンパンチスルーＩＧＢＴウェハの厚さは、デバイスブロッキング（ｄｅｖｉｃｅ ｂｌｏｃｋｉｎｇ）電圧によって決定され、６００Ｖのデバイスの場合の約８０μｍから、１７００Ｖでブレークダウンするデバイスの場合の約２５０μｍまで及び得る。一般に、ブレークダウン電圧が低いほど、ウェハはより薄くなければならない。これらの超薄ウェハは、製造プロセスで取り扱うときに過度の破損を受けるので、ウェハの取り扱いは最小限に抑えなければならない。現在、大量生産用に使用される殆どの製造装置において、コスト高な変更を行わずにこれらのウェハを取り扱うことはできない。
【０００９】
またパンチスルーＩＧＢＴを安価なフロートゾーン材料内に作製できることも知られている。すなわち、勾配が良く制御された高濃度バッファゾーンをウェハの底面（希薄なアノードの前）に注入することによって、Ｎ+バッファ層をフロートゾーンデバイスに付加することができる。パンチスルーＩＧＢＴをフロートゾーンウェハ内に作製することによって、ノンパンチスルーＩＧＢＴの低コストウェハの利益と、パンチスルーＩＧＢＴの良好なＶceonおよびスイッチングトレードオフとを受けることができる。Ｎ+バッファ層をフロートゾーン材料内に形成する従来の方法は、ウェハを正確な厚さに薄くし、Ｎ型ドーパント（リンまたはヒ素など）をシリコンの底面に注入し（薄くした後に）、その後、高温アニール（約６００℃を上回る）によってドーパントを活性化することによる。次に、浅いＰ型領域を底面に形成する。しかし、このアプローチには、いくつかの問題がある。
【００１０】
１．フロートゾーンウェハが非常に薄いため（６０−１５０μｍの厚さ）、注入およびアニール段階で破損を受けやすい。
【００１１】
２．バッファ層Ｎ+ドーパントにリンまたはアンチモンの何れかを用いる場合、所望する注入深さを実現するためには、６００ＫｅＶ−２ＭｅＶの注入エネルギーが必要である。このような高エネルギー注入装置は、非常に高価であり、またウェハ製造工場で大きなスペースを取る。
【００１２】
３．ウェハの破損を減らすために、Ｎ+バッファ層の形成を、前面のメタライジング及びパターニングが済んだ後、背面の金属堆積の前に行うことができる。しかし、前面の金属がすでに設けられているため、Ｎ+注入のアニールは、最上面のパッシベーション層の堆積温度（３５０℃−４２５℃）を下回る温度に制限される。その結果、注入ドーパントのほんの一部のみがアニールされ、アニーリングの度合いが非常に小さな温度範囲で大きく変化する。
【００１３】
（発明の簡単な説明）
本発明によれば、バッファ層とコレクタの両方がウェハの背面に属する新しいプロセスによって、パンチスルーＩＧＢＴをフロートゾーンのノンエピタキシャル材料内に形成する。ウェハを薄くした後、Ｎ＋バッファ層を、１００ＫｅＶ−５００ＫｅＶのエネルギー範囲で１Ｅ１２−１Ｅ１６／ｃｍ２の注入量の水素原子注入によって形成する。この後、浅い（約０．１μｍ−０．５μｍ）Ｐ型領域の注入を、例えばボロン原子を用いて行うことによって、希薄なアノードを形成する。次にウェハを、３０−６０分間、３００−４００℃でアニールして、デバイスの最上面の構造（金属およびパッシベーション）に損傷を与えることなく水素注入を活性化する。この次に、バックコンタクト、例えばＡｌ／Ｔｉ／ＮｉＶ／Ａｇを背面に堆積する。
【００１４】
背面への金属堆積の前に、スパッタリングツール内のウェハを真空下で加熱することによって、アニールプロセスを背面への金属堆積プロセスの中に組み込めることに注意されたい。
【００１５】
注入された水素は、注入ダメージがアニールによって消えた後に、Ｎ＋ドーパントとして振舞うことが知られている。典型的なアニーリング温度は、２５０℃−４００℃の範囲であり、好ましくは３５０℃−４００℃である。水素注入の活性化は、かなり安定していて、温度変動に対して鈍感であることが見出されている。
【００１６】
本発明のさらなる特徴によれば、希薄なアノードを有するフロートゾーンＩＧＢＴ内でのＮ＋バッファ層の濃度勾配は、希薄なコレクタ近傍における良く制御された注入量の少なくとも１回の注入を用いてＮ＋バッファ層を形成することで、非常に正確に制御される。この注入は、１Ｅ１２−１Ｅ１６原子／ｃｍ２の注入量で１００ＫｅＶ−５００ＫｅＶのエネルギーの水素注入であり得る。
【００１７】
次第に浅くかつ次第にトータル注入量が高くなる水素の多重注入を用いて、非常に良く制御された最大注入量を希薄なコレクタの近傍に形成することもできる。そのため、これによってパンチスルーノンエピタキシャルウェハデバイスのブレークダウン電圧、速度、及びＶｃｅ特性がさらに正確に規定される。
【００１８】
上述した本発明の多重注入の特徴を行う際には、所望するどんな回数の連続注入も利用できる。典型的には、薄くしたウェハの底部に水素の３回連続注入を、１Ｅ１３／ｃｍ2、１Ｅ１４／ｃｍ2、及び１Ｅ１５／ｃｍ2で、２００ＫｅＶ、１５０ＫｅＶ、及び１００ＫｅＶのエネルギーで、それぞれ行うことができる。その他のＮ型ドーパントを用いることもできる。例えばリンの連続注入を、１Ｅ１４／ｃｍ2で、６００ＫｅＶ及び再び４５０ＫｅＶで、それぞれ行うことができる。ただし、リン注入は、アニーリング条件に対してより敏感である。
【００１９】
新しい水素注入を完了した後に、注入をアニールし、コレクタコンタクトを堆積する前にＰ型コレクタ注入を行う。コレクタコンタクトは、アルミニウム、チタン、ニッケルバナジウム、及び銀の連続層からなる。
【００２０】
本発明のプロセスをＩＧＢＴの場合について説明するが、本発明は他のデバイス、例えばパワーＭＯＳＦＥＴの製造にも使用できる。例えば本発明を用いて、水素を５−１００ＫｅＶの範囲、１Ｅ１５原子／ｃｍ２−１Ｅ１６原子／ｃｍ２の注入量でＮ−ウェハの背面に注入することによって、改善されたオーミックコンタクトをウェハの背面に設けることができる。次にウェハを３０−６０分間、３００−４００℃でアニールし、その後にＴｉ／ＮｉＶ／Ａｇのコンタクト層をＮ＋注入されたウェハの背面上にスパッタリングする。
【００２１】
（図面の詳細な説明）
最初に図１には、同時に形成された複数の同じダイを含むウェハ内に形成されたＩＧＢＴダイの小部分が示されている。本明細書においては、用語ダイ及びウェハは、しばしば入れ代わって使用される。デバイス及びその製造方法は良く知られており、米国特許第５，６６１，３１４号明細書及び第５，７９５，７９３号明細書に、典型的なデバイスおよび製造方法が記載されている。一般に、デバイスは以下のような単結晶シリコンウェハ１０内に形成される。すなわち、単結晶シリコンウェハ１０は、従来のフロートゾーン材料のＰ+本体１１を有し、Ｐ+本体１１上には、Ｎ+エピタキシャル堆積層１２が設けられ、さらにＮ-エピタキシャル堆積層１３（接合が形成される）が設けられている。従来のＤＭＯＳ接合パターンが、エピタキシャル層１３の最上面に形成されている。このＤＭＯＳ接合パターンは、間隔を置いて配置された複数のＰ型ベースまたはチャネル領域１４からなり、各領域１４には環状のソース１５が含まれている。このベース１５にはどんな形状（ｔｏｐｏｌｏｇｙ）（ストライプ、トレンチなどが含まれる）も使用できることに注意されたい。
【００２２】
次に導電性ポリシリコンゲート格子１６が、従来のゲート酸化物とソース領域１４の外側の間の反転可能なチャネル領域との上を覆っている。次にエミッタ電極１７が、ウェハ１０の最上面に形成され、ゲート格子１６から絶縁されているが、ベース及びソース領域１４及び１５と接触している。コレクタ電極１８が領域１１の底部と接触している。
【００２３】
前述したように、Ｎ+バッファ層１２の厚さ及び濃度は、デバイスの所望するスイッチング及びブレークダウン特性を得るためのものである。Ｎ+バッファ１２によって、バイポーラトランジスタ１１／１２／１３の注入効率が制御される。Ｐ+基板１１を有するウェハの厚さによって、ウェハ破損の危険を伴わずに製造することができる。しかし、エピタキシャルウェハ１０は高価である。
【００２４】
エピタキシャル堆積層を有するウェハの高コストを避けるために、図１のＤＭＯＳパターンを、図２に示すように安価なフロートゾーン材料の表面に形成できることが知られている。図２のデバイスにおいて、ＤＭＯＳ最上部パターン、ならびに最上部の金属及びパッシベーションを、破損することなく処理できる比較的厚いＮ-フロートゾーン（ＦＺ）ウェハ２０に形成する。次に底面を研磨しエッチングして、本体厚さ２７を、所望のブレークダウン電圧に依存する値まで小さくする。次に希薄なＰ-コレクタ領域２１を形成して、コレクタ電極１８で覆う。コレクタ電極１８は、アルミニウム層２３が、順に、チタン層２４、ニッケル−バナジウム層２５、及び銀層２６で覆われたものからなる。その他の金属も使用できる。ウェハ２０の本体２７はＮ-フロートゾーンシリコンであり、本体２７の最上面に図１のＤＭＯＳ接合パターンが設けられている。
【００２５】
希薄なＰ-アノード２１は、注入しても良いし、アモルファスシリコン層であっても良い。このようなデバイスは、以下の同時係属中の出願に記載されている。IR-1462(IGBT WITH AMORPHOUS SILICON TRANSPARENT COLLECTOR-Richard Francis)、米国特許出願第09/566,219号、2000年5月5日に出願;IR-1673(DIODE WITH WEAK ANODE-Richard Francis, Chiu NgおよびFabrizio Rue Redda)、米国特許出願第09/565,148号、2000年5月5日に出願;IR-1706(ANNEAL-FREE PROCESS FOR FORMING WEAK COLLECTOR-Richard FrancisおよびChiu Ng)、米国特許出願第09/565,928号、200年5月5日に出願;およびIR-1707(PROCESS FOR FORMING SPACED ACTIVATED WEAK COLLECTORS ON THIN IGBT SEMICONDUCTOR WAFERS-Richard FrancisおよびChiu Ng)、米国特許出願第09/565,973号、2000年5月5日に出願。
【００２６】
図２のデバイスは、ノンパンチスルーモードのオペレーションで動作する。すなわちシリコンを横断する電界は、ウェハまたはダイの底部に到達する前に、ゼロに達する。図３に、図２のデバイスに対する濃度プロファイルを示す。順バイアス下においてウェハを横断する電界が、このパターンに重ねられている。ベース拡散１４のＰ型濃度は、Ｎ−本体２７（典型的に６００Ｖデバイスの場合に２５Ωｃｍ）との接合部で低減し、またＰ−の希薄なアノードは非常に狭く、例えば、０．１−０．５μｍである。本体２７の厚さは、ブレークダウン電圧に大きく依存する。すなわち本体２７は、６００Ｖデバイスの場合に約８０μｍであり、１７００Ｖブレークダウンに対して約２５０μｍである。デバイスを横断する電界を点線で示すが、コレクタ電極１８に到達する前に、ゼロまで下がる。したがって電界は突き抜けない。
【００２７】
図２及び図３に示したデバイスは、図４に示すようにバッファゾーンＮ+注入３０を加えることによって、パンチスルーデバイス（図１のデバイスと同様な）として機能するように作製することができる。図４のコンポーネントは、図３のものと同様であり、同じ識別数字を有する。図５に、図４のデバイスに対する濃度プロファイルを示す。本体２７を横断する電界は、高導電性バッファ３０に到達するため、逆バイアスにおいてウェハを横断して突き抜ける。
【００２８】
Ｎ+バッファ３０を形成する従来の方法は、薄くする作業の後にリンまたはヒ素原子をウェハの背面へ注入し、その後、活性化アニールしてドーパントを活性化することによる。これらの注入は、所望するＮ+領域深さに到達するために６００ＫｅＶ−２ＭｅＶの注入エネルギーを必要とする。これには高価な高エネルギー注入装置と壊れやすいウェハの取り扱いの追加とが必要である。またアニール温度は、最上面のパッシベーション層の堆積温度（３５０℃−４５０℃）未満に維持されなければならない。しかし、リンまたはヒ素の好ましいアニール温度は約７００℃を上回る。より低い温度を用いなければならないため、Ｎ+注入ドーパント３０のほんの一部だけがアニールされ、アニール量は小さい温度範囲で大きく変化する。
【００２９】
本発明の１つの特徴によれば、図４に示したＮ+領域３０を、水素注入によって形成する。水素注入は、より低い注入エネルギーで、またデバイス最上面のパッシベーションに損傷を与える温度よりもはるかに低い低減された活性化温度で行うことができる。
【００３０】
すなわち水素イオンを、１００−５００ＫｅＶのエネルギー範囲、１Ｅ１２／ｃｍ２−１Ｅ１６／ｃｍ２の注入量範囲で注入することができる。良好な結果が、１７０ＫｅＶのエネルギー、５Ｅ１３／ｃｍ２−５Ｅ１４／ｃｍ２の特定の注入量の水素イオンを用いて得られている。
【００３１】
次にウェハを、フォーミングガス中で、３０−６０分間、３００℃−４００℃でアニールし、その後、Ｐ-イオン注入を行うか、またはＰドープされたアモルファスシリコン層をＰＥＣＶＤもしくはスパッタリングで堆積する。次にコンタクトを、以下のような金属をスパッタリングすることによって形成する。すなわち順に、純アルミニウム（１０００Å）、チタン（１０００Å）、ニッケル−バナジウム（７％Ｖ）（４０００Å）、銀（６０００Å）である。アルミニウム堆積の前にその場アニーリングプロセスを行うことで、わずかな残留水分もウェハ表面から追い出されて、アルミニウムとシリコンとの間の良好なコンタクトが保証される。
【００３２】
パンチスルーＩＧＢＴを、拡散させたウェハを用いて作製することもできる。すなわち図５のＮ+バッファ３０を、ウェハを完全に薄くする前に拡散させても良い。このようにする理由は、ウェハを完全に薄くすると、拡散プロセスの際に破損なしで扱うことができないからである。拡散後にウェハの背面を、約４００−５００μｍから、約１５０μｍ未満（１７００Ｖデバイスの場合）まで、より低い電圧のデバイスの場合にはさらに小さい値（６００Ｖデバイスの場合に６０μｍ）まで、薄くする（そしてエッチングして応力緩和する）。次に浅いＰ領域を底面に形成し、その後に背面をメタライゼーションする。Ｎ+バッファの厚さ及び濃度勾配は、順電圧降下Ｖce及びデバイス速度に強く影響する。またＰ領域は、Ｎ+勾配曲線と、Ｖce及びデバイス速度を定める正確な濃度レベルで交差しなければならない。現在の装置を使用した場合、この交差は目標とする厚さの±５μｍで変動する。この変動は、Ｖｃｅおよびデバイス速度を正確に制御するには大きすぎる。しかし、ウェハ厚さを、現在の装置を用いてより高い精度で制御することは、不可能でないにしても難しい。したがって、図４及び図５で前述したプロセスを用いて定められたＶｃｅ及びデバイス速度は、非常に変わりやすく制御されていない。
【００３３】
薄くしたウェハの底部への水素注入を用いる前述の新しいプロセスによって、ウェハ底面におけるＮ+バッファ３０の濃度が良好に制御される。
【００３４】
図６は、本発明の第２の実施形態から得られるドーパント濃度を示す図である。第２の実施形態で製造されるデバイスでは、図４のＮ+バッファ層の勾配をより高精度で制御できるため、Ｐ-層２１との交点およびウェハ底部におけるバッファ層濃度を非常に正確に制御できる。すなわち図６のバッファ層５０は、次第に深さが浅くなるが濃度が増加する好ましくは水素の複数の連続注入５１、５２、及び５３によってＮ+バッファゾーン５０（図４のゾーン３０）を作ることで形成される。
【００３５】
好ましくは、注入５１、５２、及び５３は、１Ｅ１３／ｃｍ2、１Ｅ１４／ｃｍ2、１Ｅ１５／ｃｍ2で、及び２００ＫｅＶ、１５０ＫｅＶ、及び１００ＫｅＶでそれぞれ行う水素注入である。
【００３６】
他の種類も注入に使用できることに注意されたい。例えば連続する２回のリン注入を、両方とも１Ｅ１４／ｃｍ2で、かつ４５０ＫｅＶ及び６００ＫｅＶでそれぞれ行う。
【００３７】
本発明をＩＧＢＴの製造について説明してきたが、本発明は、ＭＯＳＦＥＴなどの何れかのデバイスのシリコン表面に対するオーミックコンタクトを形成するために用いることもできる。例えばオーミックコンタクトを垂直伝導性ＭＯＳＦＥＴの背面に形成するために、水素イオンを、５−１００ＫｅＶのエネルギー範囲で、かつ１Ｅ１４／ｃｍ２−１Ｅ１６／ｃｍ２の注入量で、ウェハの背面またはドレイン側へ注入する。次にウェハを、３０−６０分間、３００−４００℃で（最上面の完全性を保護しながら）アニールして、その後、バックコンタクト、例えばＴｉ／ＮｉＶ／Ａｇをスパッタリングする。背面の高濃度ドープされたＮ＋シリコンによって、金属に対する非常に良好なコンタクトが可能になる。
【００３８】
本発明を、特定の実施形態について説明してきたが、他の多くの変形及び変更ならびに他の用途が当業者には明らかとなる。したがって、本発明を、本明細書における具体的な開示によってではなく、特許請求の範囲のみによって限定することが好ましい。
【図面の簡単な説明】
【図１】 従来技術の典型的なパンチスルーＩＧＢＴにおける数セルを示す断面図である。
【図２】 従来技術の典型的な超薄ウェハを有するノンパンチスルーＩＧＢＴにおける数セルを示す断面図である。
【図３】 図２のデバイスに対するドーピングプロファイルを示す図である。
【図４】 超薄ウェハ内に形成され、パンチスルー型デバイスを規定するバッファ層を有するＩＧＢＴの数セルを示す断面図である。
【図５】 図４のデバイスに対するドーピングプロファイルを示す図である。
【図６】 本発明の好ましい実施形態による図４および５のバッファ層のドーピングプロファイルを示す図である。

Claims (14)

  1. Ｎ型導電性のフロートゾーンシリコンウェハ内にパンチスルー型ＩＧＢＴを製造するためのＩＧＢＴの製造方法であって、
    複数のベース領域とソース領域とゲート格子とエミッタ電極とを含んだ最上部構造を前記ウェハの最上面に形成するステップと、
    前記ウェハの底面からフロートゾーンシリコンを除去して、該ウェハの厚さを所定の値まで低減するステップと、
    前記ウェハの底面に前記底面内への所定の深さ及び濃度まで水素注入して、Ｎ＋バッファ層を形成するステップと、
    前記Ｎ＋バッファ層の底部にＰ−型コレクタ領域を形成するステップと、
    前記Ｐ−型コレクタ領域上に背面コンタクトを形成するステップと、
    前記水素注入の後に、前記ウェハを前記最上部構造に損傷を与えない温度まで上げることによってアニーリングを行なうステップとを有し、
    前記水素を、注入量が次第に減少しエネルギーが次第に増加する連続した複数の別個のステップで注入することを特徴とするＩＧＢＴの製造方法。
  2. 前記水素注入は、注入量が１Ｅ１２／ｃｍ２−１Ｅ１６／ｃｍ２で、注入エネルギーが１００ＫｅＶ−５００ＫｅＶの範囲であり、３００℃−４００℃の温度で３０分−６０分の間アニールされることを特徴とする請求項１に記載のＩＧＢＴの製造方法。
  3. 前記背面コンタクトは、Ａｌ／Ｔｉ／ＮｉＶ／Ａｇの連続した金属層であることを特徴とする請求項１に記載のＩＧＢＴの製造方法。
  4. 前記アニーリングを、前記Ｐ−型コレクタ領域及び前記背面コンタクトの形成の前に行うことを特徴とする請求項３に記載のＩＧＢＴの製造方法。
  5. 前記アニーリングを、前記背面コンタクトの形成中に行うことを特徴とする請求項３に記載のＩＧＢＴの製造方法。
  6. 前記Ｐ−型コレクタ領域を、Ｐ型アモルファスシリコン層によって形成することを特徴とする請求項５に記載のＩＧＢＴの製造方法。
  7. 前記注入量は１Ｅ１３／ｃｍ２から１Ｅ１５／ｃｍ２に減少し、前記エネルギーは１００ＫｅＶから２００ＫｅＶに増加することを特徴とする請求項１に記載のＩＧＢＴの製造方法。
  8. Ｎ型導電性のフロートゾーンシリコンウェハ内に形成されたパンチスルー型ＩＧＢＴであって、
    厚さが２５０μｍ未満の前記ウェハと、
    前記ウェハの最上面に形成された、ベース領域とソース領域とゲート格子とエミッタ電極とを含んだ最上部構造と、
    前記ウェハの底面近傍に形成され、水素注入によって形成されるＮ＋バッファ層と、
    前記Ｎ＋バッファ層上に形成され、前記ウェハの底部まで延びるＰ−型コレクタ領域と、
    該Ｐ−型コレクタ領域に全体に渡って接続された背面金属コンタクトとを備え、
    前記水素注入の後に、前記ウェハを前記最上部構造に損傷を与えない温度まで上げることによってアニーリングを行い、前記水素を、注入量が次第に減少しエネルギーが次第に増加する連続した複数の別個のステップで注入することによって構成されたことを特徴とするＩＧＢＴ。
  9. 最上面に、ベース領域とソース領域とゲート格子とエミッタ電極とを含んだ最上部構造を有するＮ型シリコン半導体ウェハの底面にコンタクトを形成するコンタクト形成方法であって、
    前記ウェハの底面に水素注入して、前記ウェハのＮ型濃度を増加させ、前記水素注入された表面領域に背面金属コンタクトを設けるステップと、
    前記水素注入の後に、前記ウェハの温度を前記最上部構造に損傷を与えない温度まで上げることによってアニーリングを行なうステップとを有し、
    前記水素を、注入量が次第に減少しエネルギーが次第に増加する連続した複数の別個のステップで注入することを特徴とするコンタクト形成方法。
  10. 前記アニーリングを、前記背面金属コンタクトの形成前に行うことを特徴とする請求項９に記載のコンタクト形成方法。
  11. 前記アニーリングを、前記背面金属コンタクトの形成中に行うことを特徴とする請求項９に記載のコンタクト形成方法。
  12. 前記水素注入は、注入量が１Ｅ１４／ｃｍ２−１Ｅ１６／ｃｍ２で、注入エネルギーが５ＫｅＶ−１００ＫｅＶの範囲であり、３００℃−４００℃の温度で３０分−６０分の間アニールされることを特徴とする請求項９に記載のコンタクト形成方法。
  13. 前記背面金属コンタクトは、チタン、ニッケル−バナジウム、および銀の連続したコンタクト層であることを特徴とする請求項９に記載の方法。
  14. 前記注入量は１Ｅ１４／ｃｍ２から１Ｅ１６／ｃｍ２に減少し、前記エネルギーは５ＫｅＶから１００ＫｅＶに増加することを特徴とする請求項９に記載のコンタクト形成方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095559A (ja) * 2013-11-12 2015-05-18 株式会社デンソー 絶縁ゲートバイポーラトランジスタおよびその製造方法
WO2016147264A1 (ja) * 2015-03-13 2016-09-22 三菱電機株式会社 半導体装置及びその製造方法
US9484445B2 (en) 2012-08-22 2016-11-01 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US9673308B2 (en) 2013-12-13 2017-06-06 Mitsubishi Electric Corporation Semiconductor device manufacturing method
US9773873B1 (en) 2016-03-18 2017-09-26 Mitsubishi Electric Corporation Semiconductor device
JP2019009148A (ja) * 2017-06-20 2019-01-17 三菱電機株式会社 半導体装置およびその製造方法
JP2019071503A (ja) * 2019-02-25 2019-05-09 三菱電機株式会社 半導体装置及びその製造方法
US10418441B2 (en) 2013-12-16 2019-09-17 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3727827B2 (ja) * 2000-05-15 2005-12-21 株式会社東芝 半導体装置
CN1138307C (zh) * 2000-12-21 2004-02-11 北京工业大学 低功耗半导体功率开关器件及其制造方法
JP2003069019A (ja) * 2001-08-29 2003-03-07 Toshiba Corp 半導体装置およびその製造方法
US6831329B2 (en) * 2001-10-26 2004-12-14 Fairchild Semiconductor Corporation Quick punch through IGBT having gate-controllable DI/DT and reduced EMI during inductive turn off
JP3546037B2 (ja) * 2001-12-03 2004-07-21 松下電器産業株式会社 半導体装置の製造方法
DE10240861B4 (de) * 2002-09-04 2007-08-30 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法
DE102004039209B4 (de) 2004-08-12 2009-04-23 Infineon Technologies Austria Ag Verfahren zur Herstellung einer n-dotierten Feldstoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Feldstoppzone
DE102005040624A1 (de) * 2004-09-02 2006-03-09 Fuji Electric Holdings Co., Ltd., Kawasaki Halbleiterbauteil und Verfahren zu seiner Herstellung
DE102005039564B4 (de) * 2004-09-02 2011-03-31 Fuji Electric Systems Co., Ltd. Verfahren zum Herstellen eines Halbleiterbauteils
DE102004047749B4 (de) * 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102005007599B3 (de) * 2005-02-18 2006-05-11 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Feldstoppzone
US7534666B2 (en) * 2005-07-27 2009-05-19 International Rectifier Corporation High voltage non punch through IGBT for switch mode power supplies
US20070034941A1 (en) 2005-08-15 2007-02-15 International Rectifier Corp. Deep N diffusion for trench IGBT
US7956419B2 (en) * 2005-11-02 2011-06-07 International Rectifier Corporation Trench IGBT with depletion stop layer
US7645659B2 (en) * 2005-11-30 2010-01-12 Fairchild Korea Semiconductor, Ltd. Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same
US20070210340A1 (en) * 2006-03-10 2007-09-13 Zampardi Peter J GaAs power transistor
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
EP2052414B1 (en) * 2006-08-17 2016-03-30 Cree, Inc. High power insulated gate bipolar transistors
US20080083611A1 (en) * 2006-10-06 2008-04-10 Tegal Corporation High-adhesive backside metallization
CN100477270C (zh) * 2007-02-14 2009-04-08 上海富华微电子有限公司 采用psg掺杂技术的vdmos、igbt功率器件及其制造工艺
DE102007017788A1 (de) 2007-04-16 2008-10-30 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper sowie damit hergestelltes Halbleiterbauelement
DE102007063786B3 (de) 2007-04-16 2022-09-15 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper
JP2007243212A (ja) * 2007-04-27 2007-09-20 Hitachi Ltd 半導体装置およびそれを用いた電力変換装置
EP2045844A1 (en) * 2007-10-03 2009-04-08 ABB Technology AG Semiconductor Module
JP5150953B2 (ja) 2008-01-23 2013-02-27 三菱電機株式会社 半導体装置
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
US20090246385A1 (en) * 2008-03-25 2009-10-01 Tegal Corporation Control of crystal orientation and stress in sputter deposited thin films
US8808513B2 (en) * 2008-03-25 2014-08-19 Oem Group, Inc Stress adjustment in reactive sputtering
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8482375B2 (en) * 2009-05-24 2013-07-09 Oem Group, Inc. Sputter deposition of cermet resistor films with low temperature coefficient of resistance
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
KR101794182B1 (ko) * 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR101779224B1 (ko) * 2009-11-10 2017-09-18 에이비비 슈바이쯔 아게 펀치스루 반도체 디바이스 및 그의 제조 방법
JP2011187916A (ja) * 2010-02-12 2011-09-22 Fuji Electric Co Ltd 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法
CN101976683B (zh) * 2010-09-25 2011-12-21 浙江大学 一种绝缘栅双极型晶体管及其制造方法
CN102446966B (zh) * 2010-09-30 2014-08-13 比亚迪股份有限公司 一种集成反并联二极管的igbt结构及其制造方法
CN102810562B (zh) * 2011-05-31 2015-07-22 比亚迪股份有限公司 一种半导体器件及其制造方法
WO2013073623A1 (ja) 2011-11-15 2013-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5817686B2 (ja) 2011-11-30 2015-11-18 株式会社デンソー 半導体装置
JP5741712B2 (ja) 2011-12-15 2015-07-01 富士電機株式会社 半導体装置の製造方法
WO2013100155A1 (ja) * 2011-12-28 2013-07-04 富士電機株式会社 半導体装置および半導体装置の製造方法
EP2637210A1 (en) 2012-03-05 2013-09-11 ABB Technology AG Power semiconductor device and method for manufacturing thereof
CN104054159B (zh) 2012-03-19 2017-06-30 富士电机株式会社 半导体装置的制造方法
JP5754545B2 (ja) 2012-03-23 2015-07-29 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104145326B (zh) 2012-03-30 2017-11-17 富士电机株式会社 半导体装置的制造方法
US9466689B2 (en) * 2012-03-30 2016-10-11 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device and semiconductor device manufactured thereby
US20130277793A1 (en) 2012-04-24 2013-10-24 Fairchild Korea Semiconductor, Ltd. Power device and fabricating method thereof
US9685335B2 (en) 2012-04-24 2017-06-20 Fairchild Korea Semiconductor Ltd. Power device including a field stop layer
US10181513B2 (en) 2012-04-24 2019-01-15 Semiconductor Components Industries, Llc Power device configured to reduce electromagnetic interference (EMI) noise
CN102832239A (zh) * 2012-07-27 2012-12-19 无锡凤凰半导体科技有限公司 耐高压绝缘栅双极型晶体管
CN102916042B (zh) * 2012-09-28 2015-02-11 江苏物联网研究发展中心 逆导igbt器件结构及制造方法
WO2014065080A1 (ja) * 2012-10-23 2014-05-01 富士電機株式会社 半導体装置およびその製造方法
JP6143440B2 (ja) * 2012-11-22 2017-06-07 住重試験検査株式会社 半導体装置の製造方法及び基板処理システム
CN103151268B (zh) * 2013-03-21 2016-02-03 矽力杰半导体技术(杭州)有限公司 一种垂直双扩散场效应管及其制造工艺
GB201310471D0 (en) * 2013-06-12 2013-07-24 Dynex Semiconductor Ltd Method of fabricating diodes
JP2015018951A (ja) * 2013-07-11 2015-01-29 株式会社東芝 半導体装置
CN104425245B (zh) * 2013-08-23 2017-11-07 无锡华润上华科技有限公司 反向导通绝缘栅双极型晶体管制造方法
CN103489775A (zh) * 2013-09-18 2014-01-01 中国东方电气集团有限公司 一种新型场截止型绝缘栅双极型晶体管的制造方法
JPWO2015087507A1 (ja) 2013-12-10 2017-03-16 株式会社アルバック 絶縁ゲートバイポーラトランジスタおよびその製造方法
US10211325B2 (en) 2014-01-28 2019-02-19 Infineon Technologies Ag Semiconductor device including undulated profile of net doping in a drift zone
CN103915489B (zh) * 2014-04-01 2017-01-04 绍兴文理学院 绝缘栅双极型晶体管
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
KR101970087B1 (ko) * 2015-01-27 2019-04-17 미쓰비시덴키 가부시키가이샤 반도체 장치
DE112015006631T5 (de) 2015-06-16 2018-03-01 Mitsubishi Electric Corporation Verfahren zur Herstellung einer Halbleitervorrichtung
CN112490281A (zh) 2015-06-17 2021-03-12 富士电机株式会社 半导体装置
US9768285B1 (en) * 2016-03-16 2017-09-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
EP3240040A1 (en) * 2016-04-26 2017-11-01 ABB Schweiz AG Insulated gate bipolar transistor and method for manufacturing such an insulated gate bipolar transistor
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
JP6820738B2 (ja) 2016-12-27 2021-01-27 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
CN109417093B (zh) 2017-01-17 2021-08-31 富士电机株式会社 半导体装置
JP6824135B2 (ja) 2017-09-29 2021-02-03 三菱電機株式会社 半導体装置及びその製造方法
CN109065451A (zh) * 2018-07-19 2018-12-21 厦门芯代集成电路有限公司 一种穿通型igbt的制造方法
JP6964566B2 (ja) 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
WO2020080295A1 (ja) 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法
DE112019001741B4 (de) 2018-11-16 2024-10-10 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
CN112204710B (zh) 2018-12-28 2024-07-09 富士电机株式会社 半导体装置及制造方法
CN112582469A (zh) * 2019-09-29 2021-03-30 比亚迪半导体股份有限公司 衬底、半导体器件及其制备方法
WO2021125140A1 (ja) 2019-12-17 2021-06-24 富士電機株式会社 半導体装置
JP2022073497A (ja) 2020-11-02 2022-05-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2022112689A (ja) 2021-01-22 2022-08-03 株式会社 日立パワーデバイス 半導体装置の製造方法、半導体装置、半導体モジュールおよび電力変換装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528058A (en) 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
US6100575A (en) * 1987-08-19 2000-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor switching device having different carrier lifetimes between a first portion serving as a main current path and the remaining portion of the device
EP0416805B1 (en) 1989-08-30 1996-11-20 Siliconix, Inc. Transistor with voltage clamp
US5234851A (en) 1989-09-05 1993-08-10 General Electric Company Small cell, low contact assistance rugged power field effect devices and method of fabrication
US5182626A (en) * 1989-09-20 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor and method of manufacturing the same
JPH03171777A (ja) * 1989-11-30 1991-07-25 Toshiba Corp 半導体装置
JPH04274368A (ja) * 1991-03-01 1992-09-30 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH05347413A (ja) * 1992-06-12 1993-12-27 Toshiba Corp 半導体装置の製造方法
JPH0661495A (ja) * 1992-08-07 1994-03-04 Hitachi Ltd 半導体装置及びその製法
JPH06318706A (ja) 1993-03-08 1994-11-15 Fuji Electric Co Ltd 半導体装置
US6162665A (en) * 1993-10-15 2000-12-19 Ixys Corporation High voltage transistors and thyristors
JP3113156B2 (ja) * 1994-08-31 2000-11-27 信越半導体株式会社 半導体基板の製造方法
DE19534388B4 (de) 1994-09-19 2009-03-19 International Rectifier Corp., El Segundo IGBT-Transistorbauteil
JPH09121052A (ja) 1995-08-21 1997-05-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
US5631484A (en) 1995-12-26 1997-05-20 Motorola, Inc. Method of manufacturing a semiconductor device and termination structure
JP3141769B2 (ja) * 1996-02-13 2001-03-05 富士電機株式会社 絶縁ゲート型サイリスタ及びその製造方法
JP3427609B2 (ja) * 1996-02-27 2003-07-22 富士電機株式会社 半導体装置の製造方法
DE19710487A1 (de) 1996-03-13 1997-09-18 Toshiba Kawasaki Kk Halbleitervorrichtung
JP3352592B2 (ja) * 1996-05-16 2002-12-03 三菱電機株式会社 半導体装置およびその製造方法
US6043126A (en) 1996-10-25 2000-03-28 International Rectifier Corporation Process for manufacture of MOS gated device with self aligned cells
JP4167313B2 (ja) * 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
US6274892B1 (en) * 1998-03-09 2001-08-14 Intersil Americas Inc. Devices formable by low temperature direct bonding
JP3684962B2 (ja) * 1999-12-01 2005-08-17 富士電機デバイステクノロジー株式会社 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484445B2 (en) 2012-08-22 2016-11-01 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP2015095559A (ja) * 2013-11-12 2015-05-18 株式会社デンソー 絶縁ゲートバイポーラトランジスタおよびその製造方法
US9673308B2 (en) 2013-12-13 2017-06-06 Mitsubishi Electric Corporation Semiconductor device manufacturing method
US10418441B2 (en) 2013-12-16 2019-09-17 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
WO2016147264A1 (ja) * 2015-03-13 2016-09-22 三菱電機株式会社 半導体装置及びその製造方法
JPWO2016147264A1 (ja) * 2015-03-13 2017-09-07 三菱電機株式会社 半導体装置及びその製造方法
US20180019131A1 (en) * 2015-03-13 2018-01-18 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
US10176994B2 (en) * 2015-03-13 2019-01-08 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
US9773873B1 (en) 2016-03-18 2017-09-26 Mitsubishi Electric Corporation Semiconductor device
JP2019009148A (ja) * 2017-06-20 2019-01-17 三菱電機株式会社 半導体装置およびその製造方法
JP2019071503A (ja) * 2019-02-25 2019-05-09 三菱電機株式会社 半導体装置及びその製造方法

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