CN113206108A - 绝缘体上半导体衬底、半导体结构及其形成方法 - Google Patents

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semiconductor
nitrogen
substrate
charge trapping
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吴政达
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Abstract

一种绝缘体上半导体(SOI)衬底包括：处理衬底；电荷捕获层，位于处理衬底之上且包含经氮掺杂的多晶硅；绝缘层，位于电荷捕获层之上；以及半导体材料层，位于绝缘层之上。在用于形成SOI衬底的退火工艺期间以及用于在半导体材料层上形成半导体器件的后续高温工艺期间，电荷捕获层中的氮原子会抑制晶粒生长。晶粒生长的减慢会减少SOI衬底的变形，且在制作半导体器件期间有利于光刻图案的重叠。电荷捕获层会抑制寄生表面传导层的形成，且在高频率操作(例如在千兆赫的范围内操作)期间会减少半导体器件与处理衬底的电容性耦合。

Description

绝缘体上半导体衬底、半导体结构及其形成方法
技术领域
本发明实施例是涉及绝缘体上半导体衬底、半导体结构及其形成方法。
背景技术
绝缘体上半导体(semiconductor-on-insulator，SOI)衬底包括半导体材料层薄层，所述半导体材料层经由中间绝缘材料层贴合到处理衬底(handle substrate)。穿过半导体材料层形成的浅沟槽隔离结构可接触绝缘层，从而提供半导体器件彼此间的电隔离。此外，绝缘层提供半导体材料层与处理衬底的电隔离。然而，在半导体材料层与处理衬底之间存在电容性耦合。为减少电容性耦合，可将高电阻率的半导体层用于处理衬底。
发明内容
根据本公开的一些实施例，一种绝缘体上半导体衬底包括：处理衬底；经氮掺杂的多晶硅层，位于所述处理衬底之上；绝缘层，位于所述经氮掺杂的多晶硅层之上；以及半导体材料层，位于所述绝缘层之上。
在一些实施例中，一种半导体结构包括：绝缘体上半导体衬底，包括从下到上包含处理衬底、经氮掺杂的多晶硅层、绝缘层及半导体材料层的堆叠；以及至少一个半导体器件，位于所述半导体材料层内或所述半导体材料层上。
在一些实施例中，一种半导体结构的形成方法包括：在处理衬底的顶表面上沉积多晶硅材料层；将所述多晶硅材料层转换成经氮掺杂的多晶硅层；在所述经氮掺杂的多晶硅层之上形成绝缘层；在所述绝缘层的顶表面上贴合半导体材料层；以及在所述半导体材料层中或所述半导体材料层上形成至少一个半导体器件。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A是根据本公开实施例的包括处理衬底的示例性结构的垂直剖视图，所述处理衬底是用于形成射频绝缘体上半导体(radio frequency semiconductor-on-insulator，RFSOI)半导体结构。
图1B是根据本公开实施例的在形成可选的(optional)双极晶体管的集电极区(collector region)之后的示例性结构的垂直剖视图。
图1C是根据本公开实施例的在处理衬底的顶表面上沉积多晶硅材料层之后的示例性结构的垂直剖视图。
图1D是根据本公开实施例的在对多晶硅材料层进行薄化的可选的薄化工艺之后的示例性结构的垂直剖视图。
图1E是根据本公开实施例的在将氮离子植入到多晶硅材料层中以形成电荷捕获层的离子植入工艺之后的示例性结构的垂直剖视图。
图1F是根据本公开实施例的在对电荷捕获层进行退火的退火工艺之后的示例性结构的垂直剖视图。
图2是示意性地示出根据本公开实施例的在后续退火工艺期间电荷捕获层中的植入的氮原子对抑制晶粒大小生长的效果的曲线图。
图3是根据本公开实施例的通过对电荷捕获层的上部部分进行热氧化而形成绝缘层之后的示例性结构的垂直剖视图。
图4A是在图1F所示工艺步骤之后靠近电荷捕获层的顶表面的多晶晶粒结构的示意图。
图4B是在图3所示工艺步骤之后位于与绝缘层的界面处的多晶晶粒结构的示意图。
图5A是根据本公开实施例的在对绝缘层进行薄化的可选的步骤之后的示例性结构的垂直剖视图。
图5B是根据本公开实施例的在形成可选的双极晶体管的非本征基极区(extrinsic base region)之后的示例性结构的垂直剖视图。
图5C是根据本公开实施例的在形成可选的双极晶体管的基极腔(base cavity)之后的示例性结构的垂直剖视图。
图5D是根据本公开实施例的在形成可选的双极晶体管的外延基极区及多晶基极材料区之后的示例性结构的垂直剖视图。
图5E是根据本公开实施例的在形成可选的双极晶体管的发射极区(emitterregion)之后的示例性结构的垂直剖视图。
图6是根据本公开实施例的包括半导体材料层及氢植入层的源衬底(sourcesubstrate)的垂直剖视图。
图7是根据本公开实施例的在将半导体材料层从源衬底转移到处理衬底、电荷捕获层及绝缘层的集合件(assembly)之后的示例性结构的垂直剖视图。
图8是根据本公开实施例的在对半导体材料层进行可选地薄化和/或平坦化之后的示例性结构的垂直剖视图。
图9是根据本公开实施例的在形成浅沟槽隔离结构之后的示例性结构的垂直剖视图。
图10是根据本公开实施例的在形成互补金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)晶体管之后的示例性结构的垂直剖视图。
图11是根据本公开实施例的在形成无源器件、接触级(contact-level)介电层及接触通孔结构之后的示例性结构的垂直剖视图。
图12是根据本公开实施例的在形成内连级(interconnect-level)介电层、金属内连结构及附加无源器件之后的示例性结构的垂直剖视图。
图13是示出根据本公开实施例的形成RFSOI半导体结构的步骤的工艺流程图。
具体实施方式
本公开大体来说涉及半导体器件，且具体来说涉及包括经氮掺杂的电荷捕获层的射频绝缘体上半导体(RFSOI)半导体结构及其制造方法。
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
参照图1A，图1A示出用于形成本公开的绝缘体上半导体(SOI)衬底的处理衬底10。处理衬底10可具有高电阻率。高电阻率可用于减少处理衬底10与随后可形成在处理衬底10上的半导体材料层之间的电容性耦合。处理衬底10中的半导体材料(例如单晶硅)的直流电阻率的范围可介于从3.0×102Ω-cm到3.0×104Ω-cm的范围内(例如从1.0×103Ω-cm到1.0×104Ω-cm的范围)，但也可使用更低的直流电阻率及更高的直流电阻率。直流电阻率是指在直流(direct current，DC)电偏置条件下材料的电阻率。处理衬底10的此种高直流电阻率可通过使用具有非常低的电掺杂水平的单晶半导体材料来提供。举例来说，处理衬底10可包含具有介于从3.0×1011/cm3到3.0×1013/cm3范围内(例如从1.0×1012/cm3到1.0×1013/cm3的范围)的原子浓度的电掺杂剂(可为p型掺杂剂或n型掺杂剂)的单晶硅，但也可使用更低的原子浓度的电掺杂剂及更高的原子浓度的电掺杂剂。电掺杂剂可为p型电掺杂剂(例如硼)或n型电掺杂剂(例如磷、砷和/或锑)。可使用与本公开的预期范围一致的其他掺杂剂。
处理衬底10的厚度可被选择成为随后可形成在处理衬底10上的层及结构提供充足的机械支撑。在一个实施例中，处理衬底10的厚度可介于从100微米到2mm的范围内，但可使用更小厚度及更大厚度的处理衬底。在一个实施例中，整个处理衬底10可为单晶的。在一个实施例中，处理衬底10可包含单晶硅和/或可由单晶硅组成。在本文中处理衬底10的导电类型被称为第一导电类型，可为p型或n型。在一个实施例中，处理衬底10可包括商用硅衬底和/或可由商用硅衬底组成，所述硅衬底具有例如200mm、300mm或450mm的直径且具有介于从3.0×102Ω-cm到3.0×104Ω-cm的范围内的直流电阻率，但也可使用更低的直流电阻率及更高的直流电阻率。
当随后SOI衬底将被用于需要高器件隔离水平(例如射频器件)或高Q因数无源组件(例如谐振电路(resonance circuit))的应用中时，在形成处理衬底10时使用高直流电阻率材料可能是理想的。处理衬底10的高直流电阻率还使得能够制作各种混合器件，包括互补金属氧化物半导体(CMOS)器件、双极器件和/或无源器件(例如电阻器、二极管、晶闸管(thyristor)、电容器、变容二极管(varactor)、电感器、天线等)。
处理衬底10的高直流电阻率可由处理衬底10中的低水平的电掺杂剂提供。处理衬底10的高直流电阻率可提供与随后可形成在半导体材料层中的半导体器件的适当的电解耦。然而，在高频率时，不同的机制可能会对增大处理衬底10与随后可形成在上覆的半导体材料层中或上覆的半导体材料层上方的半导体器件之间的电容性耦合带来影响。具体来说，在处理衬底10的邻近与随后可形成的绝缘层的界面的表面部分处可形成寄生表面传导层。换句话说，在后续工艺步骤中形成绝缘层时，可在包含单晶半导体材料的处理衬底10与绝缘层之间的界面之下形成自由电荷载流子的表面层。绝缘层通常包含氧化硅，且在绝缘层中形成固定氧化物电荷可使得以高频率(例如1GHz或高于1GHz)形成寄生表面传导层。寄生表面传导层可以高频率(例如1GHz或高于1GHz)支配处理衬底10的导电性，且将处理衬底10的有效电阻率限制在200Ω-cm以下，而不论处理衬底10的直流电阻率如何。射频绝缘体上半导体(RFSOI)器件的高性能需要处理衬底的更高的有效电阻率。
寄生表面传导层可依据上覆的绝缘层中存在的电荷的类型而定充当累积层或反型层。可在随后可形成在半导体材料层(上覆在绝缘层上)中的半导体器件中产生的高频率电压信号与寄生表面传导层相互作用以产生涡流(eddy current)。此种相互作用可能导致器件串扰和/或非线性失真，从而导致射频信号损耗。此种串扰及信号损耗在1GHz以上的频率范围(例如从1GHz到100GHz的频率范围)内可为明显的。
根据本公开的实施例，随后可形成的电荷捕获层为处理衬底10中产生的自由电荷提供电荷捕获。通过使处理衬底中的自由电荷保持不动，本公开的电荷捕获层可减少随后形成在半导体材料层中的半导体器件与处理衬底10之间的电容性耦合。因此，可提高随后形成的半导体器件的信号保真度。根据本公开的另一实施例，可将氮原子植入电荷捕获层。通过将氮离子植入电荷捕获层，在后续退火工艺期间电荷捕获层中的晶粒生长可得到抑制。在后续退火工艺期间抑制晶粒生长会减少结构变形(例如SOI衬底的卷翘(翘曲))，且使得在后续工艺步骤中能够在相对于先前图案化结构的减小的重叠偏差内对各种器件特征进行光刻图案化。
参照图1B，在其中可能需要形成双极晶体管的实施例中，能可选地执行工艺步骤。举例来说，可在处理衬底10的顶表面之上形成图案化的植入掩模层13(例如光刻图案化的光刻胶层)。图案化的植入掩模层13包括开口，开口位于随后可形成有集电极区12的面积中。在其中处理衬底10包括第一导电类型的掺杂剂的实施例中，可将第二导电类型的掺杂剂植入到处理衬底10的位于图案化的植入掩模层13中的开口之下的表面区中。第二导电类型与第一导电类型相反。举例来说，第一导电类型可为p型且第二导电类型可为n型，或者第一导电类型可为n型且第二导电类型可为p型。可在图案化的植入掩模层13中的开口之下形成集电极区12。尽管使用其中仅示出单个集电极区12的实施例对本公开进行阐述，然而应理解，图案化的植入掩模层13可为在具有多个光刻曝光区(exposure field)的光刻步骤中被图案化的光刻胶层，每一光刻曝光区包括至少一个半导体管芯(可为单个半导体管芯或多个半导体管芯)的图案，且半导体管芯的每一图案可包括单个集电极区12的图案或多个集电极区12的图案。这样一来，明确地预期存在在同一处理衬底10之上的本申请的图式中的每一例示性图案的多次重复。
形成在处理衬底10中的集电极区12与第一导电类型的半导体材料之间的p-n结的深度可介于从300nm到2,000nm的范围内(例如从600nm到1,200nm)，但也可使用更小的深度或更大的深度。集电极区12中的第二导电类型的掺杂剂的平均掺杂剂浓度可介于从3×1015/cm3到3×1018/cm3的范围内，但也可使用更小的平均掺杂剂浓度及更大的平均掺杂剂浓度。可对第二导电类型的掺杂剂的原子浓度的垂直分布进行优化，以增强随后形成的双极晶体管的性能。随后可例如通过灰化来移除图案化的植入掩模层13。离子植入的面积可仅限于其中形成有集电极区12的面积，以将处理衬底10中的高导电性材料区的形成最小化。
参照图1C，可在处理衬底10的顶表面上形成多晶硅材料层22。可通过共形沉积工艺或非共形沉积工艺形成多晶硅材料层22。在一个实施例中，可通过使用含硅前驱体气体(例如硅烷、乙硅烷和/或二氯硅烷)的化学气相沉积工艺形成多晶硅材料层22。举例来说，可通过低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)工艺、快速热化学气相沉积(rapid thermal chemical vapor deposition，RTCVD)工艺或等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺形成多晶硅材料层22。依据沉积工艺中使用的含硅前驱体气体而定且依据含硅前驱体气体的分压力而定，化学气相沉积工艺的沉积温度可介于从550摄氏度到700摄氏度的范围内。在例示性实例中，在使用硅烷作为含硅前驱体气体的情形中，沉积温度可介于从600摄氏度到670摄氏度的范围内，但也可使用更低的沉积温度及更高的沉积温度。一般来说，可以对多晶相硅进行沉积的温度沉积多晶硅材料层22。换句话说，由于非晶相硅可被转化成平均晶粒大小比沉积为多晶硅材料的多晶硅材料大的多晶硅，因此可避免非晶相硅的沉积，且随后对非晶相硅进行退火，此附带地增大了平均晶粒大小。多晶硅材料层22的初始厚度t0可介于从550nm到4,000nm的范围内(例如从750nm到3,500nm)，但也可使用更小的厚度及更大的厚度。
在一个实施例中，多晶硅材料层22可实质上不具有电掺杂剂(例如p型掺杂剂及n型掺杂剂)，或者可具有低水平的电掺杂剂。在一个实施例中，多晶硅材料层22可被沉积成未经掺杂的多晶硅材料层，即不具有任何有意掺杂的多晶硅材料层。因此，在沉积工艺期间，多晶硅材料层22中的任何电掺杂剂被无意地作为杂质引入。如果存在集电极区12，则在多晶硅材料层22的与集电极区12邻近的部分中可能发生一些自掺杂(autodoping)。在一个实施例中，多晶硅材料层22中的电掺杂剂的平均原子浓度可小于3.0×1013/cm3。举例来说，多晶硅材料层22中的电掺杂剂的平均原子浓度可介于从1.0×1010/cm3到3.0×1013/cm3的范围内(例如从1.0×1011/cm3到1.0×1013/cm3的范围)，但也可使用更小的平均原子浓度的电掺杂剂或更大的平均原子浓度的电掺杂剂。
多晶硅材料层22可包括具有混合结晶取向的结晶晶粒。晶界一般沿着生长方向(即垂直方向)延伸。可通过以下方式确定多晶硅材料层22的平均晶粒大小：获取多晶硅材料层的水平剖视图，对在统计上有意义的晶粒数目(例如1,000或多于1,000)的区内的晶粒的数目进行计数，通过将所述区的面积除以晶粒的总数目来计算平均晶粒面积，且计算具有与平均晶粒面积相同的面积的圆的直径。在一个实施例中，多晶硅材料层22的平均晶粒大小可介于从20nm到100nm的范围内，但也可使用更小的平均晶粒大小及更大的平均晶粒大小。在一个实施例中，多晶硅材料层22的平均晶粒大小可随着距处理衬底10的垂直距离而逐渐增大，例如相对于多晶硅材料层22的厚度增大约20％。
多晶硅材料层22中的晶界为多晶硅材料层22的半导体材料的电荷载流子提供局域态(localized state)。因此，从处理衬底10朝多晶硅材料层22扩散的自由电荷载流子在晶界处占据局域电子态且被捕获在多晶硅材料层22内。因此，多晶硅材料层22用作处理衬底10中的自由电荷载流子的电荷捕获层，且因此具有自处理衬底10耗尽自由电荷载流子的效果。
参照图1D，可例如通过化学机械平坦化(chemical mechanical planarization，CMP)工艺对多晶硅材料层22进行可选地薄化。可使用修整抛光工艺(touch-up polishingprocess)为多晶硅材料层22提供光滑的顶表面。在本文中，平坦化工艺之后的多晶硅材料层22的厚度被称为第一厚度t1，第一厚度t1小于初始厚度t0。第一厚度t1可介于从550nm到3,250nm的范围内(例如从750nm到3,000nm)，但也可使用更小的厚度及更大的厚度。
参照图1E，可将氮离子植入到多晶硅材料层22中。在下文中，其中具有植入的氮离子的多晶硅材料层22被称为电荷捕获层20。氮离子植入工艺期间的氮离子的总剂量可被选择成使得电荷捕获层20中的氮原子的平均原子浓度介于从1.0×1016/cm3到1.0×1020/cm3的范围内(例如从1.0×1017/cm3到5.0×1019/cm3)，但也可使用更小的氮原子的平均原子浓度或更大的氮原子的平均原子浓度。植入的氮离子的剂量可被选择成使得电荷捕获层20中存在充足数目的氮离子，以在后续高温工艺(例如退火工艺)中阻止电荷捕获层20的经氮掺杂的多晶硅材料中的晶粒生长。在其中电荷捕获层20具有介于从500nm到3,800nm的范围内的厚度的实施例中，氮离子植入工艺期间的氮离子的总剂量可介于5.0×1011/cm3到3.8×1016/cm3的范围内。氮原子的总剂量可介于以下范围内：随后，所述范围可在后续退火工艺期间防止电荷捕获层20中的多晶材料的晶粒大小发生显著改变。植入的氮离子的能量可介于从0.5MeV到50MeV的范围内，但也可使用更小的植入能量及更大的植入能量。氮离子植入工艺可包括具有不同目标深度且因此具有不同植入能量的多个植入步骤，以在整个电荷捕获层20中提供相对均匀的氮原子掺杂。在一个实施例中，氮离子植入工艺中的所述多个植入步骤中的每一者的目标深度及剂量可被选择成使得作为距处理衬底10的垂直距离的函数的电荷捕获层20内的氮离子的原子浓度的总体变化处于电荷捕获层20中的氮原子的平均原子浓度的50％以内(例如30％以内和/或20％以内)。在一个实施例中，电荷捕获层中的氮原子的原子浓度处于从氮原子的平均原子浓度的70％到氮原子的平均原子浓度的130％的范围内。
在一个实施例中，电荷捕获层20可实质上由硅原子及氮原子组成。在此种情形中，电荷捕获层20不包含电掺杂剂，或者包含痕量级(trace level)的电掺杂剂(例如原子浓度小于百万分之一)。因此，电荷捕获层实质上由硅原子及氮原子组成，但可包含痕量级的电掺杂剂。在一个实施例中，电荷捕获层20中的除硅原子及氮原子之外的所有其他元素的原子浓度可小于3.0×1013/cm3。在电荷捕获层20内实际上不存在电掺杂剂会具有移除自由电荷载流子源的有益效果，且因此具有增大电荷捕获层20的电阻率的效果。因此，可降低电荷捕获层20与随后在电荷捕获层20之上形成的半导体材料层中或半导体材料层上形成的半导体器件之间的电容性耦合。
可选地，除氮离子之外，可植入除氮原子之外的附加非电掺杂剂。在后续的高温工艺步骤中，此种非电掺杂剂可帮助植入的氮原子抑制电荷捕获层中的晶粒生长。此种可选的非电掺杂剂可包含碳原子、氩原子、氯原子和/或溴原子。可使用单一种类的附加非电掺杂剂或多个种类的附加非电掺杂剂。附加非电掺杂剂的总原子浓度可介于从1.0×1016/cm3到1.0×1020/cm3的范围内(例如从1.0×1017/cm3到5.0×1019/cm3)，但也可使用更小的原子浓度或更大的原子浓度。在一个实施例中，电荷捕获层20中的氮原子的平均原子浓度可大于或小于电荷捕获层20中的附加非电掺杂剂的平均原子浓度。
参照图1F，可以高温执行退火工艺，以在后续高温退火工艺时使电荷捕获层20中的多晶晶粒结构稳定。所述高温可介于从600摄氏度到1,050摄氏度的范围内(例如从800摄氏度到1,025摄氏度)。在一个实施例中，所述高温可介于从900摄氏度到1,000摄氏度的范围内。以高温进行的退火工艺的持续时间可介于从30分钟到60小时的范围内，但也可使用更短的退火持续时间及更长的退火持续时间。在一个实施例中，退火温度可被选择成与后续工艺步骤中采用的最高退火温度大约相同。在此种实施例中，后续退火工艺在不会在电荷捕获层20的晶粒结构中引入任何进一步改变的操作参数下执行。一般来说，对于较短的退火工艺持续时间维持较高的退火温度，且对于较长的退火工艺持续时间维持较低的退火温度。使电荷捕获层20经受此工艺步骤中的退火工艺的目的是在此工艺步骤中诱导原本将在后续高温工艺步骤中发生的可能的结构改变。换句话说，退火工艺可使电荷捕获层20中的结构改变加速且使伴随在此工艺步骤中的处理衬底的翘曲加速发生，而不是在稍后的工艺步骤中发生此种改变。
根据本公开的一个方面，电荷捕获层20中存在氮原子可具有在退火工艺期间抑制晶粒生长的效果。参照图2，曲线210示意性地示出未经掺杂的多晶硅材料的退火后平均晶粒大小对沉积时平均晶粒大小的比率。曲线220示意性地示出可用于各种实施例的电荷捕获层20的经氮掺杂的多晶硅材料的退火后平均晶粒大小对沉积时平均晶粒大小的比率。对于每一退火工艺，以退火温度进行的退火持续时间为约40分钟。曲线210的未经掺杂的多晶硅材料实质上由多晶形式的硅原子组成。随着退火温度的升高，晶粒大小可增大近4倍。曲线220的经氮掺杂的多晶硅材料显示，即使在进行约900摄氏度的退火之后，晶粒大小生长也可小于20％。尽管图2所示曲线图仅旨在示出平均晶粒大小改变的一般趋势，然而显而易见的是，植入的氮在抑制电荷捕获层20中的晶粒生长方面是有效的。
参照图3，可执行热氧化工艺以将电荷捕获层20的表面部分氧化成包含热氧化硅的绝缘层30。热氧化硅是实质上不具有氢原子的化学计量氧化硅。在其中电荷捕获层20中的附加的植入离子不包括碳原子的实施例中，绝缘层30的热氧化硅可实质上不具有碳原子。可执行湿式氧化工艺或干式氧化工艺，以将电荷捕获层20的表面部分转换成绝缘层30。氧化工艺的温度可介于从800摄氏度到1,100摄氏度的范围内。氧化工艺的温度可被选择成与后续工艺步骤中的最高处理温度大约相同，以在后续工艺步骤中防止电荷捕获层20中的后续晶粒大小改变。
绝缘层30的厚度可介于从50nm到600nm的范围内(例如从100nm到500nm)，但也可使用更小的厚度及更大的厚度。在本文中，通过氧化工艺被薄化的电荷捕获层20的厚度被称为第二厚度t2。第二厚度t2可介于从500nm到3,000nm的范围内，但也可使用更小的厚度及更大的厚度。热氧化工艺具有对电荷捕获层20中的经氮掺杂的多晶硅材料提供进一步退火的附带效果，且因此使电荷捕获层20中的经氮掺杂的多晶硅材料的微晶结构稳定。一般来说，在半导体材料层上形成半导体器件(例如场效晶体管)之前，在专用退火工艺或附带地提供退火工艺的热氧化工艺中，可以介于从900摄氏度到1,100摄氏度的范围内的高温对电荷捕获层20进行退火达介于从10秒到120分钟的范围内的持续时间。
图4A及图4B示出在形成绝缘层30的热氧化工艺期间电荷捕获层20的最顶部部分的微结构改变。图4A示出在图1F所示工艺步骤之后靠近电荷捕获层的顶表面的多晶晶粒结构。图4B示出在图3所示工艺步骤之后位于与绝缘层的界面处的多晶晶粒结构。
一般来说，在图3所示热氧化工艺期间，氧原子沿着电荷捕获层20的晶界扩散。因此，除可用于界定电荷捕获层20的厚度及绝缘层30的厚度的电荷捕获层20与绝缘层30之间的大致水平界面之外，绝缘层30与电荷捕获层20之间的界面包括沿着晶粒边界朝处理衬底10延伸的向下突出的热氧化硅部分。热退火一般通过硅-硅自间隙扩散(self-interstitial diffusion)减少多晶硅材料中的晶界，且对周围材料部分产生拉伸应力。通过硅的热氧化形成的热氧化硅通过引入氧原子而使得转换部分的体积膨胀，且因此向周围材料部分施加压缩元素。因此，热氧化硅与易于使晶粒生长的无氮多晶硅材料之间的界面将提供不稳定的界面，由于热氧化硅与未经掺杂的多晶硅材料中的互补应力，所述不稳定的界面易于进一步氧化及使晶粒进一步生长。
根据本公开的实施例，电荷捕获层中的氮原子可抑制电荷捕获层20中的晶粒生长。因此，植入氮的电荷捕获层20可防止热氧化硅材料与经氮掺杂的多晶硅材料之间的互补应力的相互影响。因此，可使电荷捕获层20的热氧化硅与经氮掺杂的多晶硅材料之间的界面稳定。为避免受任何特定理论的约束，植入的氮原子被认为是在电荷捕获层20的经氮掺杂的多晶硅材料中的晶界处累积，且使经氮掺杂的多晶硅材料的晶粒间氧化延迟。因此，在本公开的电荷捕获层20内，沿着晶界朝处理衬底10延伸的向下突出的热氧化硅部分的垂直范围可小于具有相同厚度且经受相同热氧化工艺的未经掺杂的多晶硅材料层内的垂直范围。
参照图5A，可例如通过抛光和/或通过蚀刻(例如湿式蚀刻或干式蚀刻)对包含热氧化硅和/或实质上由热氧化硅组成的绝缘层30进行可选地薄化。在此工艺步骤之后，绝缘层30的厚度可介于从50nm到500nm的范围内(例如从100nm到400nm)，但也可使用更小的厚度及更大的厚度。
参照图5B，可在绝缘层30之上可选地形成图案化的植入掩模层23(例如光刻图案化的光刻胶层)。图案化的植入掩模层23包括位于集电极区12的外围内的面积中的开口。可通过图案化的植入掩模层23中的开口将第一导电类型的掺杂剂植入到电荷捕获层20的下伏部分中，以形成具有第一导电类型掺杂的经掺杂的半导体区，经掺杂的半导体区用作可选的双极晶体管的非本征基极区26。非本征基极区26可接触或可不接触集电极区12的顶表面。非本征基极区26中第一导电类型的掺杂剂的原子浓度可介于从5.0×1019/cm3到1.0×1020/cm3的范围内，但也可使用更小的掺杂剂浓度及更大的掺杂剂浓度。随后可例如通过灰化来移除图案化的植入掩模层23。
参照图5C，可在绝缘层30之上可选地形成图案化的蚀刻掩模层27(例如光刻图案化的光刻胶层)。图案化的蚀刻掩模层27可包括位于非本征基极区26的外围内的面积中的开口。可执行各向异性蚀刻工艺(anisotropic etch process)来穿过绝缘层30及非本征基极区26的未被掩蔽的部分进行蚀刻且在实体上暴露出集电极区12的顶表面。可穿过绝缘层30及电荷捕获层20形成从绝缘层30的顶表面延伸到集电极区12的顶表面的基极腔21。在一个实施例中，基极腔21可具有垂直侧壁或锥形侧壁。随后可例如通过灰化来移除图案化的蚀刻掩模层27。
参照图5D，可执行半导体外延工艺(semiconductor epitaxy process)以从集电极区12及电荷捕获层20的在实体上被暴露出的半导体表面生长具有第一导电类型掺杂的经掺杂的半导体材料。半导体外延工艺是在实体上被暴露出的半导体表面上沉积单晶半导体材料的生长工艺。半导体外延工艺在实体上被暴露出的多晶半导体表面上沉积多晶半导体材料。半导体外延工艺可为选择性半导体外延工艺或非选择性半导体外延工艺。选择性半导体外延工艺是以下半导体沉积工艺：所述半导体沉积工艺从在实体上被暴露出的单晶半导体表面生长单晶半导体材料，同时抑制从在实体上被暴露出的介电表面生长半导体材料。在此种实施例中，可使蚀刻剂(例如气态氯化氢)以对成核半导体材料进行蚀刻的速率从绝缘表面(例如绝缘层30的表面)流动到工艺室中，同时或替代地使反应物(例如硅烷或乙硅烷)以对成核半导体材料进行蚀刻的速率从绝缘表面(例如绝缘层30的表面)流动到工艺室中。非选择性半导体外延工艺是以下半导体沉积工艺：所述半导体沉积工艺从在实体上被暴露出的单晶半导体表面沉积单晶半导体材料，同时在多晶半导体表面及介电表面上沉积多晶半导体材料。
半导体外延工艺可在集电极区12的在实体上被暴露出的顶表面上形成与集电极区12外延地对准的外延基极区25，且在电荷捕获层20的在实体上被暴露出的表面上形成多晶基极材料层(polycrystalline base material layer)24L。如果半导体外延工艺是非选择性半导体外延工艺，则多晶基极材料层24L从电荷捕获层20的在实体上被暴露出的侧壁以及从绝缘层的在实体上被暴露出的表面生长。如果半导体外延工艺是选择性半导体外延工艺，则多晶材料可仅从电荷捕获层20的在实体上被暴露出的表面生长，同时抑制多晶材料从绝缘层30的在实体上被暴露出的表面生长。尽管使用非选择性半导体外延工艺的实例对本公开进行阐述，然而在本文中明确地预期存在其中使用选择性半导体外延工艺的实施例。
外延基极区25的厚度可介于从40nm到300nm的范围内(例如从60nm到150nm)，但也可使用更小的厚度及更大的厚度。外延基极区25中的第一导电类型的掺杂剂的平均原子浓度可介于从1.0×1015/cm3到3.0×1017/cm3的范围内，但在外延基极区25中可使用更小的平均原子浓度及更大的平均原子浓度的第一导电类型的掺杂剂。可针对双极晶体管的性能对外延基极区25中的第一导电类型的掺杂剂的垂直分布进行优化。
通过对介电材料层进行共形沉积以及随后进行的对介电材料层的水平部分进行蚀刻的各向异性蚀刻工艺，可在多晶基极材料层24L的侧壁上形成介电间隔件。介电材料层的剩余管状部分包括介电间隔件，在本文中介电间隔件被称为发射极基座间隔件(emitterpedestal spacer)28。发射极基座间隔件28可包含介电材料(例如氧化硅和/或氮化硅)。
参照图5E，可在基极腔21的剩余体积中沉积具有第二导电类型掺杂的经掺杂的半导体材料。可在外延基极区25与沉积的经掺杂的半导体材料之间的界面处形成具有介于从0.3nm到1.0nm的范围内的厚度的表面氧化物。在一个实施例中，沉积的经掺杂的半导体材料可包括经掺杂的多晶硅，所述经掺杂的多晶硅以介于从5.0×1019/cm3到2.0×1021/cm3的范围内的原子浓度包含第二导电类型的掺杂剂，但也可使用更小的原子浓度及更大的原子浓度。可通过平坦化工艺将沉积的经掺杂的半导体材料及多晶基极材料层24L的过多部分从包括绝缘层30的顶表面的水平面上方移除，平坦化工艺可使用化学机械平坦化和/或凹陷蚀刻。位于基极腔21中且在侧向上被发射极基座间隔件28环绕的经掺杂的半导体材料的剩余部分包括发射极区32。多晶基极材料层24L的剩余管状部分包括多晶基极材料区24。发射极基座间隔件28防止发射极区32与多晶基极材料区24之间的直接接触，从而减少漏电流。
集电极区12、外延基极区25、多晶基极材料区24、非本征基极区26及发射极区32的组合包括双极晶体管122。双极晶体管122可包括形成在处理衬底10内的集电极区12、与集电极区12的顶表面接触且形成在电荷捕获层20内的外延基极区25、以及与外延基极区25的顶表面接触且在侧向上被电荷捕获层20环绕的发射极区32。在处理衬底10、电荷捕获层20及绝缘层30的组合中形成双极晶体管122对于一些RFSOI器件可为有用的，但对于一些其他RFSOI器件来说可省略双极晶体管122以降低生产成本。
参照图6，图6示出源衬底110，源衬底110包括将被转移到处理衬底10、电荷捕获层20及绝缘层30的组合的半导体材料层40。具体来说，源衬底110可包括载体衬底120、半导体材料层40及位于载体衬底120与半导体材料层40之间的边界处的氢植入层130。可通过以下方式形成源衬底110：提供单晶半导体衬底(例如商用单晶硅晶片)，且通过单晶半导体衬底的前表面以足以形成氢植入层130的剂量植入氢。位于氢植入层130之下的单晶半导体衬底的下部部分(即，块状部分)包括载体衬底120，且上覆在氢植入层130上的单晶半导体衬底的上部部分(即，表面部分)包括半导体材料层40，半导体材料层40可包含单晶半导体材料(例如单晶硅)和/或由单晶半导体材料(例如单晶硅)组成。氢植入层130的深度可介于从10nm到300nm的范围内，但也可使用更小的厚度及更大的厚度。
参照图7，可通过半导体-氧化物结合将半导体材料层40结合到绝缘层30的顶表面。举例来说，可将源衬底110设置到绝缘层30的顶表面，使得半导体材料层40接触绝缘层30的顶表面。可以第一高温执行第一退火工艺，以在半导体材料层40的半导体材料与绝缘层30的氧化硅材料之间促成半导体-氧化物结合。第一高温可介于从150摄氏度到400摄氏度的范围内(例如从250摄氏度到350摄氏度)。可选地，可施加压力以将处理衬底10、电荷捕获层20及绝缘层30的集合件压向源衬底110。
随后，可以第二高温执行第二退火工艺，以促使氢植入层130内的填充氢的腔合并成连续的腔。第二高温可介于从400摄氏度到600摄氏度的范围内。可使用通常被称为“智能切割工艺(Smart Cut process)”的工艺。可将源衬底110分成载体衬底120与半导体材料层40两个分离的部分。可移除载体衬底120，且可在载体衬底120中形成另一氢植入层时将载体衬底120重新用作另一源衬底。将半导体材料层40结合到绝缘层30，以提供绝缘体上半导体(SOI)衬底(10、20、30、40)。半导体材料层30可包含单晶硅和/或由单晶硅组成，且可具有介于从10nm到300nm的范围内的厚度，但也可使用更小的厚度或更大的厚度。一般来说，半导体材料层40的厚度可被选择成使得能够在半导体材料层40上形成适当的半导体器件。在一个实施例中，半导体材料层40的厚度可介于从30nm到100nm的范围内，但也可采用更小的厚度及更大的厚度。
参照图8，可例如通过抛光对SOI衬底(10、20、30、40)的半导体材料层40进行可选地薄化。可通过薄化工艺来降低半导体材料层40的顶表面的均方根(root-mean-square，RMS)粗糙度。在薄化工艺之后，半导体材料层40的厚度可介于从50nm到500nm的范围内，但也可使用更小的厚度及更大的厚度。
参照图9，可在半导体材料层40中形成各种浅沟槽隔离结构140。举例来说，可在各种半导体器件区的边界处形成穿过半导体材料层40的在垂直方向上延伸到绝缘层30的顶表面的浅沟槽。举例来说，浅沟槽可被形成为在侧向上包围随后形成的场效晶体管的本体区、源极区及漏极区的每一组合。此外，浅沟槽可形成在双极晶体管及随后形成的无源器件的每一外围处。可在浅沟槽中沉积介电材料(例如氧化硅)，且可将介电材料的过多的部分从包括半导体材料层40的顶表面的水平面上方移除。介电材料的剩余部分包括浅沟槽隔离结构140。浅沟槽隔离结构140可在侧向上封闭半导体材料层40的离散图案化部分且可接触绝缘层30的顶表面。可将p型掺杂剂和/或n型掺杂剂植入到半导体材料层40的相应的离散图案化部分中，以在互补金属氧化物半导体(CMOS)器件区中形成至少一个p阱42和/或至少一个n阱44。
参照图10，可例如通过对半导体材料层40的表面部分(包括p阱42及n阱44的表面部分)进行热氧化来形成栅极介电层。可在栅极介电层之上沉积栅极电极材料层(可包含多晶硅和/或至少一种金属材料)。在其中栅极电极材料层包含多晶硅的实施例中，用作栅极电极的多晶硅材料的材料区可适当地植入p型掺杂剂或n型掺杂剂。随后可通过例如以下方式将栅极电极材料层及栅极介电层图案化：在栅极电极材料层之上施加光刻胶层并将所述光刻胶层图案化成栅极电极的图案，且对栅极电极材料层及栅极介电层的未被掩蔽的部分进行各向异性蚀刻。栅极介电层的每一图案化部分包括栅极介电质52，且栅极电极材料层的每一图案化部分包括栅极电极54。
可在包括栅极介电质52及栅极电极54的每一栅极结构(52、54)的侧壁上形成栅极间隔件56。可在形成栅极间隔件56之前和/或形成栅极间隔件56之后将p型掺杂剂植入到n阱44的未被栅极结构(52、54)掩蔽的部分中，以形成包括p掺杂源极区及p掺杂漏极区的p掺杂有源区64。在形成栅极间隔件56之前和/或形成栅极间隔件56之后，可将n型掺杂剂植入到p阱42的未被栅极结构(52、54)掩蔽的部分中，以形成包括n掺杂源极区及n掺杂漏极区的n掺杂有源区62。可在CMOS器件区中形成NPN晶体管162及PNP晶体管164。
与使用无氮多晶硅作为电荷捕获层的比较示例性样本相比，对包括本公开实施例的包含经氮掺杂的多晶硅的电荷捕获层20的样本的晶片变形测量显示，晶片翘曲显著减少了约80％。晶片翘曲的减少可归因于抑制电荷捕获层20中的晶粒生长，且使得由电荷捕获层20产生且施加到半导体材料层40的应力的减少。此外，使用本公开实施例的方法对场效晶体管进行的测试显示了各种场效晶体管的更紧密的阈值电压分布，此归因于用于对场效晶体管的栅极结构进行图案化的光刻图案及预先存在的对准图案的增强的重叠对齐(registration)。
参照图11，可在场效晶体管(162、164)之上形成接触级介电层70，且可将接触级介电层70平坦化以提供水平顶表面。可将接触通孔结构(78、178)形成到可选的双极晶体管122及场效晶体管(162、164)的各个节点。举例来说，接触通孔结构(78、178)可包括与场效晶体管(162、164)的各个节点接触的CMOS器件接触通孔结构78以及与可选的双极晶体管122的各个节点接触的双极器件接触通孔结构178。可使用绝缘衬层176将每一双极器件接触通孔结构178与周围的导电材料部分或半导体材料部分电隔离，导电材料部分或半导体材料部分可包括半导体材料层40及电荷捕获层20。可在半导体材料层中、半导体材料层上或半导体材料层上方形成无源器件66(例如电阻器、二极管及晶闸管)。
参照图12，可在接触级介电层70上方形成内连级介电层80。可在内连级介电层80内形成金属内连结构88。内连级介电层可从下到上包括第一线级介电层、第一通孔级介电层、第二线级介电层、第二通孔级介电层、第三线级介电层、第三通孔级介电层，等等。金属内连结构88可包括形成在第一线级介电层内的第一金属线、形成在第一通孔级介电层内的第一通孔结构、形成在第二线级介电层内的第二金属线、形成在第二通孔级介电层内的第二通孔结构、形成在第三线级介电层内的第三金属线、形成在第三通孔级介电层内的第三通孔结构，等等。可在内连级介电层80的最顶级处形成结合结构(例如金属焊盘)。
可在内连级介电层80内形成附加的无源器件(92、94)。附加的无源器件(92、94)可包括例如电容器、变容二极管、电感器及天线。具体来说，可提供电感器及电容器，以使谐振电路能够与天线一起操作。
一般来说，可在半导体材料层40上和/或半导体材料层40中形成至少一个半导体器件。所述至少一个半导体器件可包括场效晶体管，场效晶体管被配置成在从1GHz到100GHz的频率范围内操作。此外，所述至少一个半导体器件可包括射频电路，射频电路包括至少一个电容器及至少一个电感器且被配置成在从1GHz到100GHz的频率范围内操作。电荷捕获层20中的氮原子的原子浓度可为实质上均匀的。举例来说，在最终器件中，电荷捕获层20中的氮原子的原子浓度可处于从电荷捕获层20中的氮原子的平均原子浓度的70％到氮原子的平均原子浓度的130％的范围内。在一个实施例中，在最终器件中，电荷捕获层20中的氮原子的原子浓度可处于从电荷捕获层20中的氮原子的平均原子浓度的85％到氮原子的平均原子浓度的115％的范围内。
参照图13，流程图示出根据本公开实施例的可用于形成RFSOI半导体结构的本公开实施例的工艺步骤。参照步骤1310，可在处理衬底10的顶表面上沉积多晶硅材料层22。参照步骤1320，可将氮离子植入到多晶硅材料层22中，以形成包含经氮掺杂的多晶硅的电荷捕获层20。参照步骤1330，可在电荷捕获层20之上形成绝缘层30。参照步骤1340，可在绝缘层30的顶表面上贴合半导体材料层40。参照步骤1350，可在半导体材料层40中或半导体材料层40上形成至少一个半导体器件。
参照所有图式且根据本公开的各种实施例，提供一种绝缘体上半导体(SOI)衬底(10、20、30、40)，绝缘体上半导体衬底(10、20、30、40)包括：处理衬底10；电荷捕获层20(其为经氮掺杂的多晶硅层)，位于处理衬底10之上且包含经氮掺杂的多晶硅；绝缘层30，位于电荷捕获层20之上；以及半导体材料层40，位于绝缘层30之上。
根据本公开的另一实施例，提供一种半导体结构，所述半导体结构包括：绝缘体上半导体(SOI)衬底(10、20、30、40)，包括从下到上包含处理衬底10、包含经氮掺杂的多晶硅的电荷捕获层20(其为经氮掺杂的多晶硅层)、绝缘层30及半导体材料层40的堆叠；以及至少一个半导体器件，位于半导体材料层40内或半导体材料层40上。
根据本公开的另一实施例，提供一种形成半导体结构的方法。所述实施例方法可包括在处理衬底10的顶表面之上沉积多晶硅材料层的步骤。所述方法还包括以下步骤：将多晶硅材料层转换成经氮掺杂的多晶硅电荷捕获层20；在经氮掺杂的多晶硅电荷捕获层20之上形成绝缘层30；在绝缘层30的顶表面上贴合半导体材料层40；以及在半导体材料层40中或半导体材料层40上形成至少一个半导体器件。
本公开的各种实施例在电荷捕获层20的晶界处将自由电荷载流子固定在处理衬底10中。此外，电荷捕获层20中的电荷可被捕获在晶界处的局域态中。因此，可从绝缘层30之下移除可对高频率电场作出响应的自由电荷，且处理衬底10与电荷捕获层20的组合的有效电阻率可介于从3.0×102Ω-cm到3.0×104Ω-cm的范围内，此不仅是针对直流器件特性，而且还针对高于1GHz(例如处于从1GHz到100GHz的范围内)的操作频率。通过减少处理衬底10及电荷捕获层20中的自由电荷载流子，可显著降低处理衬底10及电荷捕获层20中的涡电流。可将半导体器件中的信号的串扰及非线性失真最小化，且可增强半导体材料层40上的半导体电路中的信号保真度，尤其是高频率操作的信号保真度。另外，通过将氮离子植入电荷捕获层20，在后续退火工艺期间电荷捕获层20中的晶粒生长可得到抑制。在后续退火工艺期间抑制晶粒生长会减少结构变形(例如SOI衬底的卷翘(翘曲))，且使得在后续工艺步骤中能够在相对于先前图案化结构的减小的重叠偏差内对各种器件特征进行光刻图案化。因此，SOI可为热稳定的，且会减少结构变形(例如SOI衬底的卷翘(翘曲))，所述结构变形可能在使衬底经受更高的热温度的后续工艺步骤期间发生。
根据本公开的一些实施例，一种绝缘体上半导体衬底包括：处理衬底；经氮掺杂的多晶硅层，位于所述处理衬底之上；绝缘层，位于所述经氮掺杂的多晶硅层之上；以及半导体材料层，位于所述绝缘层之上。
在一些实施例中，所述经氮掺杂的多晶硅层以介于1.0×1016/cm3到1.0×1020/cm3的范围内的平均原子浓度包含氮原子。在一些实施例中，所述经氮掺杂的多晶硅层中的氮原子的原子浓度处于从所述氮原子的平均原子浓度的70％到所述氮原子的所述平均原子浓度的130％的范围内。在一些实施例中，所述处理衬底包括单晶硅层，所述单晶硅层具有介于从3.0×102Ω-cm到3.0×104Ω-cm的范围内的直流电阻率，且所述处理衬底具有介于从100微米到2mm的范围内的厚度。在一些实施例中，所述绝缘层包含热氧化硅且具有介于50nm到500nm的范围内的厚度；且所述半导体材料层包含单晶硅且具有介于从10nm到300nm的范围内的厚度。在一些实施例中，所述绝缘层与所述经氮掺杂的多晶硅层之间的界面包括沿着晶界朝所述处理衬底延伸的向下突出的热氧化硅部分。
在一些实施例中，一种半导体结构包括：绝缘体上半导体衬底，包括从下到上包含处理衬底、经氮掺杂的多晶硅层、绝缘层及半导体材料层的堆叠；以及至少一个半导体器件，位于所述半导体材料层内或所述半导体材料层上。
在一些实施例中，所述经氮掺杂的多晶硅层以介于1.0×1016/cm3到1.0×1020/cm3的范围内的平均原子浓度包含氮原子。在一些实施例中，所述经氮掺杂的多晶硅层具有介于从500nm到3,000nm的范围内的厚度。在一些实施例中，所述处理衬底包括单晶硅层，所述单晶硅层具有介于从3.0×102Ω-cm到3.0×104Ω-cm的范围内的直流电阻率，且所述处理衬底具有介于从100微米到2mm的范围内的厚度。在一些实施例中，所述绝缘层包含热氧化硅且具有介于50nm到500nm的范围内的厚度；所述半导体材料层包含单晶硅且具有介于从10nm到300nm的范围内的厚度；且所述绝缘层与所述经氮掺杂的多晶硅层之间的界面包括沿着晶界朝所述处理衬底延伸的向下突出的热氧化硅部分。在一些实施例中，所述至少一个半导体器件包括被配置成在从1GHz到100GHz的频率范围内操作的场效晶体管。在一些实施例中，所述至少一个半导体器件包括射频电路，所述射频电路包括至少一个电容器及至少一个电感器且被配置成在从1GHz到100GHz的频率范围内操作。在一些实施例中，还包括双极晶体管，所述双极晶体管包括形成在所述处理衬底内的集电极区、与所述集电极区的顶表面接触且形成在所述经氮掺杂的多晶硅层内的外延基极区以及与所述外延基极区的顶表面接触且在侧向上被所述经氮掺杂的多晶硅层环绕的发射极区。
在一些实施例中，一种半导体结构的形成方法包括：在处理衬底的顶表面上沉积多晶硅材料层；将所述多晶硅材料层转换成经氮掺杂的多晶硅层；在所述经氮掺杂的多晶硅层之上形成绝缘层；在所述绝缘层的顶表面上贴合半导体材料层；以及在所述半导体材料层中或所述半导体材料层上形成至少一个半导体器件。
在一些实施例中，将所述多晶硅材料层转换成经氮掺杂的多晶硅层包括：将氮离子植入到所述多晶硅材料层中。在一些实施例中，植入到所述多晶硅材料层中的氮离子的总剂量被选择成使得所述经氮掺杂的多晶硅层以介于1.0×1016/cm3到1.0×1020/cm3的范围内的平均原子浓度包含氮原子。在一些实施例中，使用具有不同的平均离子植入深度的多个氮植入工艺将所述氮离子植入到所述多晶硅材料层中。在一些实施例中，还包括：在所述半导体材料层中或所述半导体材料层上形成所述至少一个半导体器件之前，以介于从900摄氏度到1,100摄氏度的范围内的高温对所述经氮掺杂的多晶硅层进行退火达介于从10秒到120分钟的范围内的持续时间。在一些实施例中，所述绝缘层是通过将所述经氮掺杂的多晶硅层的顶部部分热氧化成热氧化硅层来形成。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (10)

1.一种绝缘体上半导体衬底，其特征在于包括：
处理衬底；
经氮掺杂的多晶硅层，位于所述处理衬底之上；
绝缘层，位于所述经氮掺杂的多晶硅层之上；以及
半导体材料层，位于所述绝缘层之上。
2.根据权利要求1所述的绝缘体上半导体衬底，其中所述经氮掺杂的多晶硅层以介于1.0×1016/cm3到1.0×1020/cm3的范围内的平均原子浓度包含氮原子。
3.根据权利要求1所述的绝缘体上半导体衬底，其中所述经氮掺杂的多晶硅层中的氮原子的原子浓度处于从所述氮原子的平均原子浓度的70％到所述氮原子的所述平均原子浓度的130％的范围内。
4.根据权利要求1所述的绝缘体上半导体衬底，其中所述处理衬底包括单晶硅层，所述单晶硅层具有介于从3.0×102Ω-cm到3.0×104Ω-cm的范围内的直流电阻率，且所述处理衬底具有介于从100微米到2mm的范围内的厚度。
5.根据权利要求1所述的绝缘体上半导体衬底，其中：
所述绝缘层包含热氧化硅且具有介于50nm到500nm的范围内的厚度；且
所述半导体材料层包含单晶硅且具有介于从10nm到300nm的范围内的厚度。
6.根据权利要求5所述的绝缘体上半导体衬底，其中所述绝缘层与所述经氮掺杂的多晶硅层之间的界面包括沿着晶界朝所述处理衬底延伸的向下突出的热氧化硅部分。
7.一种半导体结构，其特征在于包括：
绝缘体上半导体衬底，包括从下到上包含处理衬底、经氮掺杂的多晶硅层、绝缘层及半导体材料层的堆叠；以及
至少一个半导体器件，位于所述半导体材料层内或所述半导体材料层上。
8.根据权利要求7所述的半导体结构，其中所述至少一个半导体器件包括射频电路，所述射频电路包括至少一个电容器及至少一个电感器且被配置成在从1GHz到100GHz的频率范围内操作。
9.根据权利要求7所述的半导体结构，还包括双极晶体管，所述双极晶体管包括形成在所述处理衬底内的集电极区、与所述集电极区的顶表面接触且形成在所述经氮掺杂的多晶硅层内的外延基极区以及与所述外延基极区的顶表面接触且在侧向上被所述经氮掺杂的多晶硅层环绕的发射极区。
10.一种半导体结构的形成方法，其特征在于包括：
在处理衬底的顶表面上沉积多晶硅材料层；
将所述多晶硅材料层转换成经氮掺杂的多晶硅层；
在所述经氮掺杂的多晶硅层之上形成绝缘层；
在所述绝缘层的顶表面上贴合半导体材料层；以及
在所述半导体材料层中或所述半导体材料层上形成至少一个半导体器件。
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