KR100886809B1 - 깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자 및 그제조 방법 - Google Patents

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Abstract

본 발명의 고전압 반도체 소자는, 제1 도전형의 고농도 컬렉터 영역, 제1 도전형의 저농도 컬렉터 영역 및 제2 도전형의 저농도 베이스 영역이 순차적으로 적층된 구조를 갖는다. 그리고 이 고전압 반도체 소자는, 베이스 영역 및 저농도 컬렉터 영역을 관통하여 상기 고농도 컬렉터 영역의 일정 깊이까지 뚫는 트랜치를 포함하는데, 이 트랜치는 스크라이브 라인을 포함하는 소자의 최외각에 위치한다.

Description

깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자 및 그 제조 방법{High voltage semiconductor device having deep trench terminations and method for fabricating the same}
도 1은 종래의 복수개의 필드 리미팅 링을 사용한 고전압 반도체 소자의 접합 터미네이션을 나타내 보인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 고전압 반도체 소자를 나타내 보인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 고전압 반도체 소자를 나타내 보인 단면도이다.
도 4a 내지 도 4e는 도 2의 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5a 내지 도 5e는 도 3의 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6은 유도성 결합 플라즈마를 이용한 반응성 이온 식각 장비의 일 예를 나타내 보인 도면이다.
본 발명은 고전압 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 깊은 트랜치 터미네이션(deep trench termination)을 갖는 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.
고전압 반도체 소자의 브레이크다운 전압(breakdown voltage)은 소자의 내부 혹은 소자의 가장자리에서의 고전계 발생에 의해 감소될 수 있다. 따라서 소자의 내부 혹은 소자의 가장자리에서의 고전계 발생은 억제되어야 한다. 소자의 가장자리에서의 고전계 발생을 억제시키는 대표적인 방법으로는 플로팅 필드 링(floating field ring)(또는 필드 리미팅 링(field limiting ring)이라고도 함)을 사용하는 방법이다. 이 플로팅 필드 링은 어떠한 전기적인 접촉 없이 주 접합(main junction) 부근에 형성하는 것으로서, 주 접합에 역 바이어스가 인가됨에 따라 형성되는 디플리션 영역의 경계가 표면을 따라 연장되도록 함으로써, 특히 원통형 접합(cylindrical junction)에서의 전계 집중을 완화시켜 준다. 이와 같은 플로팅 필드 링은 그 효과를 증대시키기 위하여 복수개를 형성할 수도 있는데 이를 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 복수개의 플로팅 필드 링을 사용한 고전압 반도체 소자의 접합 터미네이션을 나타내 보인 단면도이다.
도 1을 참조하면, n+형 컬렉터 영역(10) 위에 n_형 컬렉터 영역(11)이 형성되며, 이 n_형 컬렉터 영역(11)의 상부 표면에는 p형 베이스 영역(12)이 형성된다. p 형 베이스 영역(12) 표면에는 n+형 에미터 영역(13)이 형성된다. 한편 n_형 컬렉터 영역(11)의 상부 표면에는 p형 베이스 영역(12)과 이격된 복수개의 플로팅 필드 링들(14a, 14b, 14c)이 형성된다. 도면에는 세 개의 플로팅 필드 링들만이 도시되어 있지만 더 많은 플로팅 필드 링들이 형성될 수도 있다는 것은 당연하다. 또한 n_형 컬렉터 영역(11)의 상부 표면에는 n+형 채널 정지 영역(channel stopper)(15)이 최외각의 플로팅 필드 링(14c)과 일정 간격 이격되도록 형성된다. 그리고 에미터 전극(16), 베이스 전극(17), 컬렉터 전극(18) 및 등전위 전극(19)은 각각 에미터 영역(13), 베이스 영역(12), 컬렉터 영역(10) 및 채널 정지 영역(15)과 전기적으로 연결되도록 형성되며, 각 전극들은 절연막(20)에 의해 상호 절연된다. 한편, 플로팅 필드 링들(14a, 14b, 14c) 위의 절연막(20) 위에는 복수개의 필드 플레이트들(21a, 21b, 21c)들이 형성된다.
이와 같은 구조의 고전압 반도체 소자에 있어서, n_형 컬렉터 영역(11)과 p형 베이스 영역(12)에 의해 형성되는 pn 정션에 역 바이어스가 인가되는 경우, 디플리션 영역은 각 영역으로 확장하면서 형성되는데, 이때 플로팅 필드 링들(14a, 14b, 14c)의 존재로 인하여 이 디플리션 영역의 경계가 플로팅 필드 링들(14a, 14b, 14c)의 주위로 연장되게 되고, 이에 따라 원통형 접합에 의한 전계 집중이 완화되어 소자의 브레이크다운 전압이 증가된다.
그러나 상기와 같은 복수개의 플로팅 필드 링들을 사용하는 방법은 소자의 브레이크다운 전압 향상에 대해서는 많은 효과를 나타내지만 필연적으로 소자의 보다 많은 접합 터미네이션 면적을 요구한다는 단점이 있다.
상기 플로팅 필드 링을 사용하는 방법 이외에도, 접합 터미네이션에서의 고전계 인가를 억제시키는 방법으로서, 필드 플레이트를 사용하는 방법, 에치 칸투어(etch contour) 기술, 베벌 에지 터미네이션(bevel edge termination) 기술, 접합 터미네이션 연장(junction termination extension) 기술, 가변 수평 도핑(variation lateral doping) 기술 및 반절연 폴리실리콘막을 사용하는 방법 등이 잘 알려져 있다. 그러나 이와 같은 방법들은 모두 높은 브레이크다운 전압을 얻기 위하여 넓은 접합 터미네이션 면적을 요구한다는 공통적인 단점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 비교적 작은 접합 터미네이션 면적으로도 높은 브레이크다운 전압을 얻을 수 있도록 깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 반도체 소자는, 제1 도전형의 고농도 컬렉터 영역, 제1 도전형의 저농도 컬렉터 영역 및 제2 도전형의 저농도 베이스 영역이 순차적으로 적층된 고전압 반도체 소자에 있어서, 상기 베이스 영역 및 저농도 컬렉터 영역을 관통하여 상기 고농도 컬렉터 영역의 일정 깊이까지 뚫는 트랜치를 포함하되, 상기 트랜치는 스크라이브 라인을 포함하는 소자의 최외각에 위치하는 것을 특징으로 한다.
상기 트랜치의 폭은 40-200㎛인 것이 바람직하다.
상기 트랜치를 덮는 보호막을 더 구비하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 반도체 소자의 제조 방법은, 제1 도전형의 고농도 컬렉터 영역 위에 저농도의 컬렉터 영역을 형성하는 단계; 상기 저농도 컬렉터 영역 위에 제2 도전형의 베이스 영역을 형성하는 단계; 상기 베이스 영역의 상부 일정 영역에 제1 도전형의 고농도 에미터 영역을 형성하는 단계; 및 결합성 유도 플라즈마를 이용한 반응성 이온 식각 공정을 수행하여, 상기 에미터 영역과 일정 간격 이격된 소자의 최외각 부분에 상기 베이스 영역 및 상기 저농도 컬렉터 영역을 관통하여 상기 고농도 컬렉터 영역의 일정 깊이까지 뚫는 트랜치를 형성하는 단계를 포함한다.
상기 결합성 유도 플라즈마를 이용한 반응성 이온 식각 공정은 C4F8 가스또는 SF6 가스와 아르곤(Ar) 가스를 사용하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명의 일 실시예에 따른 고전압 반도체 소자를 나타내 보인 단면도이다.
도 2를 참조하면, 고농도의 제1 도전형, 예컨대 n+형 컬렉터 영역(200) 위에 저농도의 제1 도전형, 예컨대 n-형 컬렉터 영역(210)이 형성된다. 이 n-형 컬렉터 영역(210) 위에는 제2 도전형, 예컨대 p형 베이스 영역(220)이 형성된다. p형 베이스 영역(220)의 상부 일정 영역에는 n+형 에미터 영역(230)이 형성된다. p형 베이스 영역(220)과 n+형 에미터 영역(230) 위에는 층간 절연막(240)이 형성되며, 전극(250)이 층간 절연막(240) 상부에서 연장된다.
상기 고전압 반도체 소자의 가장자리인 접합 터미네이션(JT)에는 트랜치(260)가 형성된다. 이 트랜치(260)는 p형 베이스 영역(220)과 n-형 컬렉터 영역(210)을 관통하여 n+형 컬렉터 영역(200)의 일정 깊이까지 형성된다. 상기 트랜치(260)가 만들어지는 위치는 칩의 스크라이브 라인(scribe line)이 포함되는 최외각 부분이며, 따라서 충분한 폭, 예컨대 40-200㎛ 폭의 트랜치(260)를 형성할 수 있다. 접합 터미네이션(JT)에서의 노출 부분, 즉 상기 트랜치(260) 표면, p형 베이스 영역(220)의 상부 표면, 층간 절연막(240) 상부 표면 위에는 보호막(passivation layer)(270)이 형성된다. 상기 보호막(270)의 일부는 층간 절연막(240)과 전극(250) 사이에 개재되는데, 이는 전극(250) 형성을 위한 금속 배선 공정 이전에 트랜치(260) 및 보호막(270) 형성 공정을 수행한 결과이다.
상기 접합 터미네이션(JT)에서의 트랜치(260) 존재로 인하여, 소정 크기의 컬렉터 전압 인가에 따라 n-형 컬렉터 영역(210) 방향으로 확장되면서 형성되는 디플리션 영역이 평평한 형상을 갖게되며, 이에 따라 브레이크다운 전압이 가장 높게 나타나는 플래너 접합(planar junction) 효과가 나타난다.
도 3은 본 발명의 다른 실시예에 따른 고전압 반도체 소자를 나타내 보인 단면도이다. 본 실시예에 따른 고전압 반도체 소자는 금속 배선 공정 후에 트랜치 및 보호막 형성 공정을 진행한 결과 구조를 갖는다는 점에서 앞서 설명한 실시예와 다소 상이하다.
도 3을 참조하면, 고농도의 제1 도전형, 예컨대 n+형 컬렉터 영역(300) 위에 저농도의 제1 도전형, 예컨대 n-형 컬렉터 영역(310)이 형성된다. 이 n-형 컬렉터 영역(310) 위에는 제2 도전형, 예컨대 p형 베이스 영역(320)이 형성된다. p형 베이스 영역(320)의 상부 일정 영역에는 n+형 에미터 영역(330)이 형성된다. p형 베이스 영역(320)과 n+형 에미터 영역(330) 위에는 층간 절연막(340)이 형성되며, 전극(350)이 층간 절연막(340) 상부에서 연장된다.
상기 고전압 반도체 소자의 가장자리인 접합 터미네이션(JT)에는 트랜치(360)가 형성된다. 이 트랜치(360)는 p형 베이스 영역(320)과 n-형 컬렉터 영역(310)을 관통하여 n+형 컬렉터 영역(300)의 일정 깊이까지 형성된다. 상기 트랜치(360)가 만들어지는 위치는 칩의 스크라이브 라인(scribe line)이 포함되는 최외각 부분이며, 따라서 충분한 폭, 예컨대 40-200㎛ 폭의 트랜치(360)를 형성할 수 있다. 접합 터미네이션(JT)에서의 노출 부분, 즉 상기 트랜치(360) 표면, p형 베이스 영역(320)의 상부 표면, 층간 절연막(340) 상부 표면 위에는 보호막(passivation layer)(370)이 형성된다. 상기 보호막(370)의 일부는 전극(350) 위에도 형성되는데, 이는 전극(350) 형성을 위한 금속 배선 공정 이후에 트랜치(360) 및 보호막(370) 형성 공정을 수행한 결과이다.
본 실시예에 따른 고전압 반도체 소자 구조에 있어서도, 상기 접합 터미네이션(JT)에서의 트랜치(360) 존재로 인하여, 소정 크기의 컬렉터 전압 인가에 따라 n-형 컬렉터 영역(310) 방향으로 확장되면서 형성되는 디플리션 영역이 평평한 형상을 갖게되며, 이에 따라 브레이크다운 전압이 가장 높게 나타나는 플래너 접합(planar junction) 효과가 나타난다.
도 4a 내지 도 4e는 도 2의 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4a를 참조하면, 고농도의 제1 도전형, 예컨대 n+형 반도체 기판(200)을 고농도 컬렉터 영역으로 사용하고, 상기 n+형 반도체 기판(200) 위에 저농도의 제1 도전형, 예컨대 n_형 컬렉터 영역(210)을 형성한다. 상기 n_형 컬렉 터 영역(210)은 에피택셜 성장법을 사용하여 소망하는 브레이크다운 전압에 적당한 대략 50-200㎛의 두께를 갖도록 형성하는 것이 바람직하다. 만약 삼중 확산형 트랜지스터 구조인 경우에는, n_형 저농도 컬렉터 기판의 뒷면에 n+형의 고농도 컬렉터 영역을 확산에 의해 형성함으로써 상기와 같은 구조를 만들 수 있다. 다음에 n_형 컬렉터 영역(210) 전면에 제1 도전형과 반대인 제2 도전형, 예컨대 p형의 불순물 이온들을 주입하고, 이어서 드라이브-인 확산 공정을 수행한다. 그러면, n_형 컬렉터 영역(210)의 상부 영역에 p형 베이스 영역(220)이 만들어진다. 상기 드라이브-인 확산 공정은 대략 1200?? 이상의 고온에서 장시간동안 수행하여 주입된 불순물 이온들을 확산시킨다. p형 베이스 영역(220)을 형성한 후, 열산화 공정을 진행하여 표면에 제1 실리콘 산화막(281)을 형성한다.
다음에 도 4b를 참조하면, p형 베이스 영역(220)과 제1 실리콘 산화막(281) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴(미도시)을 형성한다. 다음에 상기 포토레지스트막 패턴(미도시)을 식각 마스크로 한 식각 공정을 통하여, n+형 에미터 영역(230)이 형성될 부분의 p형 베이스 영역(220)을 노출시킨다. 다음에 불순물 이온 주입 공정을 수행하여 n형 불순물들을 노출된 p형 베이스 영역(220) 내부로 주입시킨다.
다음에 도 4c를 참조하면, p형 베이스 영역(220) 내에 주입된 n형 불순물들을 드라이브-인 확산시켜 n+형 에미터 영역(230)을 형성하고, 열산화 공정을 통하여 표면에 실리콘 산화막을 다시 성장시킨다. 그러면, n+형 에미터 영역(230) 상부에서는 얇은 두께를 갖고 p형 베이스 영역(220) 상부에서는 상대적으로 두꺼워진 두께를 갖는 제2 실리콘 산화막(282)이 만들어진다.
다음에 도 4d를 참조하면, 소정의 마스크막 패턴, 예컨대 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴(미도시)은 스크라이브 라인이 만들어지는 부분을 포함한 소자의 최외각을 노출시킨다. 다음에 상기 포토레지스트막 패턴(미도시)을 식각 마스크로 한 식각 공정을 수행하여, p형 베이스 영역(220)과 n-형 컬렉터 영역(210)을 관통하여 n+형 컬렉터 영역(200)의 일정 깊이까지 형성된 트랜치(260)를 형성한다. 트랜치(260)를 형성한 후에는, 상기 포토레지스트막 패턴(미도시)을 제거한다.
상기 트랜치(260) 형성을 위한 식각 공정으로는 유도성 결합 플라즈마(inductively coupled plasma)를 이용한 반응성 이온 식각(RIE; Reactive Ion Etching) 방법을 사용한다. 유도성 결합 플라즈마는 대면적의 균일한 플라즈마와 비교적 낮은 압력하에서 높은 밀도의 플라즈마를 얻는 것이 가능하다.
도 6은 유도성 결합 플라즈마를 이용한 반응성 이온 식각 장비의 일 예를 나타내 보인 도면이다.
도 6을 참조하면, 상기 반응성 이온 식각 장비는 케이스(600)에 의해 내부 공간이 한정되며, 케이스(600) 내의 내부 공간에는 반도체 웨이퍼(620)를 안착하는 서셉터(susceptor)(610)가 배치된다. 이 서셉터(610)에는 RF(Radio Frequency) 파 워(630)가 연결된다. 상기 케이스(600) 상부에는 코일로 이루어진 유도성 결합 플라즈마 안테나(640)가 배치되며, 이 코일(640)에도 RF 파워(630)가 연결된다. 그리고 도면에 도시되지는 않았지만, 장비 내부로 반응 가스를 공급하기 위한 가스 공급 통로도 또한 존재한다.
이와 같은 구조의 반응성 이온 식각 장비에 있어서, 유도성 결합 플라즈마 안테나(640)에 RF 전력이 인가됨에 따라 유도 전기장이 장비 내부에 형성되고, 이 유도 전기장에 의해 전자가 가속되어 에너지를 전달받음으로써 장비 내부에는 플라즈마(650)가 만들어진다. 이때 시간에 따라 변화된 자기장으로 인해 수직인 방향으로 전기장이 발생되고, 공급된 반응 가스를 반도체 웨이퍼와 반응해서 식각이 이루어지게 된다. 상기 반응 가스로는 C4F8 가스 또는 SF6 가스와 아르곤(Ar) 가스가 사용될 수 있으며, 식각률은 대략 3㎛/분이다.
다음에 도 4e를 참조하면, 상기 트랜치(260) 표면, p형 베이스 영역(220)의 상부 표면, 층간 절연막(240) 상부 표면 위에 보호막(270)을 형성한다. 다음에 통상의 금속 배선 공정을 수행하여, 도 2에 도시된 바와 같이, 전극(250)을 형성한다.
도 5a 내지 도 5e는 도 3의 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5a를 참조하면, 고농도의 제1 도전형, 예컨대 n+형 반도체 기판(300)을 고농도 컬렉터 영역으로 사용하고, 상기 n+형 반도체 기판(300) 위에 저농도의 제1 도전형, 예컨대 n_형 컬렉터 영역(310)을 형성한다. 상기 n_형 컬렉터 영역(310)은 에피택셜 성장법을 사용하여 소망하는 브레이크다운 전압에 적당한 대략 50-200㎛의 두께를 갖도록 형성하는 것이 바람직하다. 만약 삼중 확산형 트랜지스터 구조인 경우에는, n_형 저농도 컬렉터 기판의 뒷면에 n+형의 고농도 컬렉터 영역을 확산에 의해 형성함으로써 상기와 같은 구조를 만들 수 있다. 다음에 n_형 컬렉터 영역(310) 전면에 제1 도전형과 반대인 제2 도전형, 예컨대 p형의 불순물 이온들을 주입하고, 이어서 드라이브-인 확산 공정을 수행한다. 그러면, n_형 컬렉터 영역(310)의 상부 영역에 p형 베이스 영역(320)이 만들어진다. 상기 드라이브-인 확산 공정은 대략 1200?? 이상의 고온에서 장시간동안 수행하여 주입된 불순물 이온들을 확산시킨다. p형 베이스 영역(320)을 형성한 후, 열산화 공정을 진행하여 표면에 제1 실리콘 산화막(381)을 형성한다.
다음에 도 5b를 참조하면, p형 베이스 영역(320)과 제1 실리콘 산화막(381) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴(미도시)을 형성한다. 다음에 상기 포토레지스트막 패턴(미도시)을 식각 마스크로 한 식각 공정을 통하여, n+형 에미터 영역(330)이 형성될 부분의 p형 베이스 영역(320)을 노출시킨다. 다음에 불순물 이온 주입 공정을 수행하여 n형 불순물들을 노출된 p형 베이스 영역(320) 내부로 주입시킨다.
다음에 도 5c를 참조하면, p형 베이스 영역(320) 내에 주입된 n형 불순물들 을 드라이브-인 확산시켜 n+형 에미터 영역(330)을 형성하고, 열산화 공정을 통하여 표면에 실리콘 산화막을 다시 성장시킨다. 그러면, n+형 에미터 영역(330) 상부에서는 얇은 두께를 갖고 p형 베이스 영역(320) 상부에서는 상대적으로 두꺼워진 두께를 갖는 제2 실리콘 산화막(382)이 만들어진다.
다음에 도 5d를 참조하면, 통상의 금속 배선 공정을 수행하여 제2 실리콘 산화막(382) 위에 전극(350)을 형성한다.
다음에 도 5e를 참조하면, 소정의 마스크막 패턴, 예컨대 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴(미도시)은 스크라이브 라인이 만들어지는 부분을 포함한 소자의 최외각을 노출시킨다. 다음에 상기 포토레지스트막 패턴(미도시)을 식각 마스크로 한 식각 공정을 수행하여, p형 베이스 영역(320)과 n-형 컬렉터 영역(310)을 관통하여 n+형 컬렉터 영역(300)의 일정 깊이까지 형성된 트랜치(360)를 형성한다. 트랜치(360)를 형성한 후에는, 상기 포토레지스트막 패턴(미도시)을 제거한다. 상기 트랜치(360) 형성을 위한 식각 공정으로는, 앞서 설명한 바와 같이, 유도성 결합 플라즈마(inductively coupled plasma)를 이용한 반응성 이온 식각(RIE; Reactive Ion Etching) 방법을 사용한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 고전압 반도체 소자 및 그 제조 방법에 의하면, 유도성 결합 플라즈마를 이용한 반응성 이온 식각 공정을 사용하여, p형 베이스 영역 및 n_형 컬렉터 영역을 관통하여 n+형 컬렉터 영역의 일정 깊이까지 트랜치를 형성함으로써, 접합 터미네이션에서의 접합을 이상적인 플래너 접합 구조에 가깝게 할 수 있으며, 이로 인하여 브레이크다운 전압을 향상시킬 수 있다. 특히 트랜치를 스크라이브 라인을 포함하는 소자의 최외각 부분에 형성함으로써 충분한 폭의 트랜치를 형성할 수 있으며, 그 형성 방법에 있어서의 여러 제약들을 제거할 수 있다는 이점도 또한 제공한다.

Claims (5)

  1. 제1 도전형의 고농도 컬렉터 영역, 제1 도전형의 저농도 컬렉터 영역 및 제2 도전형의 저농도 베이스 영역이 순차적으로 적층된 고전압 반도체 소자에 있어서,
    상기 베이스 영역 및 저농도 컬렉터 영역을 관통하여 상기 고농도 컬렉터 영역의 일정 깊이까지 뚫는 트랜치를 포함하되, 상기 트랜치는 스크라이브 라인을 포함하는 소자의 최외각에 위치하고, 상기 트렌치는 40-200㎛의 폭을 갖는 것을 특징으로 하는 고전압 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 트랜치를 덮는 보호막을 더 구비하는 것을 특징으로 하는 고전압 반도체 소자.
  4. 제1 도전형의 고농도 컬렉터 영역 위에 저농도의 컬렉터 영역을 형성하는 단계;
    상기 저농도 컬렉터 영역 위에 제2 도전형의 베이스 영역을 형성하는 단계;
    상기 베이스 영역의 상부 일정 영역에 제1 도전형의 고농도 에미터 영역을 형성하는 단계; 및
    결합성 유도 플라즈마를 이용한 반응성 이온 식각 공정을 수행하여, 상기 에미터 영역과 일정 간격 이격된 스크라이브 라인을 포함하는 소자의 최외각에 상기 베이스 영역 및 상기 저농도 컬렉터 영역을 관통하여 상기 고농도 컬렉터 영역의 일정 깊이까지 뚫는 트랜치를 형성하는 단계를 포함하되,
    상기 트렌치는 40-200㎛의 폭을 갖는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 결합성 유도 플라즈마를 이용한 반응성 이온 식각 공정은 C4F8 가스또는 SF6 가스와 아르곤(Ar) 가스를 사용하여 수행하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04323832A (ja) * 1991-04-23 1992-11-13 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06232149A (ja) * 1993-02-02 1994-08-19 Nippondenso Co Ltd 半導体装置
JPH07142566A (ja) * 1993-11-17 1995-06-02 Nippondenso Co Ltd 絶縁物分離半導体装置
KR19990066467A (ko) * 1998-01-26 1999-08-16 김덕중 고내압 트랜지스터 제조방법
JP2001036071A (ja) * 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
KR20010039202A (ko) * 1999-10-29 2001-05-15 김덕중 트렌치형 게이트를 갖는 전력용 반도체 소자 및 그 제조방법
KR100393199B1 (ko) * 2001-01-15 2003-07-31 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04323832A (ja) * 1991-04-23 1992-11-13 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06232149A (ja) * 1993-02-02 1994-08-19 Nippondenso Co Ltd 半導体装置
JPH07142566A (ja) * 1993-11-17 1995-06-02 Nippondenso Co Ltd 絶縁物分離半導体装置
KR19990066467A (ko) * 1998-01-26 1999-08-16 김덕중 고내압 트랜지스터 제조방법
JP2001036071A (ja) * 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
KR20010039202A (ko) * 1999-10-29 2001-05-15 김덕중 트렌치형 게이트를 갖는 전력용 반도체 소자 및 그 제조방법
KR100393199B1 (ko) * 2001-01-15 2003-07-31 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조방법

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