TWI469352B - 碳化矽半導體裝置及其製造方法 - Google Patents

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Description

碳化矽半導體裝置及其製造方法
本發明係關於碳化矽半導體裝置及其製造方法者。
本案係基於2011年3月9日於日本提出之特願2011-051598號主張優先權，並引用其中之內容。
碳化矽半導體係具有絕緣破壞電壓比矽半導體大且能帶間隙寬，並且熱傳導率高等之優良特徵，所以，對在發光元件、大功率電力裝置、耐高溫元件、耐放射線元件、高頻元件等方面的應用，受到廣泛之期待。
另外，碳化矽半導體係應用於蕭特基二極體(Schottky-barrier diode)。以往既已知曉，於此碳化矽(SiC)蕭特基二極體流通順向突波電流時，即使是較低之突波電流亦可能引起元件破壞。
因此，為了解決此問題，提出一種元件構造(例如，參照非專利文獻1)，其建構成：於SiC半導體元件之一表面並排地配置n型區及p型區，且於導通大電流時能自p型區誘發少數載子，即電洞之注入。於作成此種元件構造之情況下，可提高突波承受量。此種元件構造被稱為MPS(Merged P-i-N Schottky)構造。
於MPS構造中，於半導體裝置之一表面交互地配置蕭特基二極體及pn型二極體。因此，需要於半導體元件之一表面上設置由可在n型半導體區進行良好之蕭特基接合、且於p型半導體區進行良好之歐姆接合的接面材料所構成之接面層。作為對p型碳化矽形成歐姆性電極之金 屬，已知有鈦-鋁(Ti-Al)合金或鎳(Ni)。
為了形成半導體裝置，以覆蓋此歐姆電極之方式形成蕭特基電極，並於此蕭特基電極上形成表面銲墊電極，於此表面銲墊電極上進行打線接合。有關此打線接合，已知利用超音波振動之摩擦熱所進行的方法。於此方法中，以壓接頭按壓引線，藉由其荷重及超音波振動使引線熔融而接合於表面銲墊電極上。在此，荷重係施加於連結引線與表面銲墊電極的方向，相對於此，超音波振動係施加於和連結引線與表面銲墊電極之方向正交的方向。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開平5-75099號公報
[專利文獻2]日本特開2009-94433號公報
[非專利文獻]
[非專利文獻1]IEEE Electron Device Letters Vol.EDL8 No.9 1987,P407~409
第22圖顯示習知之碳化矽半導體裝置50。
碳化矽半導體裝置50具備：碳化矽基板51；n型碳化矽層52，其形成於碳化矽基板51上；p型雜質區53，其形成於n型碳化矽層52之表面附近；p型歐姆電極54，其形成於p型雜質區上；蕭特基電極55，其以覆蓋p型歐姆電極54之方式形成於n型碳化矽層52上；表面銲墊電極56 ，其形成於蕭特基電極55上；及背面歐姆電極57，其形成於碳化矽基板51之背面。
利用超音波振動進行打線接合係一種優異的技術，但具有p型歐姆電極54突出於n型碳化矽層52(p型雜質區53)上的構造，所以，於打線接合之超音波振動時，會有p型歐姆電極54於p型雜質區53被摩擦，乃至p型歐姆電極遭受破壞之問題。
本發明者等經過刻意研究之結果，推測出此歐姆電極之破壞係因為於TiAl歐姆電極之情況下，Al因合金化熱處理而融解，會形成堅硬之Al的反應生成物，此反應生成物因超音波振動而摩擦到n型碳化矽層(p型雜質區)的表面，因而會刮傷碳化矽層之表面所造成。
本發明係鑑於上述情形而提出並完成者，其目的在於提供一種碳化矽半導體裝置及其製造方法，可於利用超音波振動進行打線接合時，不會破壞歐姆電極。
本發明提供以下之手段。
(1)一種碳化矽半導體裝置，其特徵為具備：碳化矽基板；n型碳化矽層，其形成於該碳化矽基板上；p型雜質區，其形成於該n型碳化矽層之表面附近；p型歐姆電極，其形成於該p型雜質區上；及蕭特基電極，其以覆蓋該p型歐姆電極之方式形成於該n型碳化矽層上；該p型歐姆電極係形成於該p型雜質區之表面所設的凹部內，且該p型歐姆電極之上表面係位於比該n型碳化矽層之表面低的位置。
(2)一種碳化矽半導體裝置，其特徵為具備：碳化矽基板；n型碳化矽層，其形成於該碳化矽基板上；p型雜質區，其形成於該n型碳化矽層之表面所設的凹陷部的下方，並配置於比該表面低之位置；p型歐姆電極，其形成於該p型雜質區上；及蕭特基電極，其以覆蓋該p型歐姆電極之方式形成於該n型碳化矽層上；該p型歐姆電極係形成於該p型雜質區之表面所設的凹部內，且該p型歐姆電極之上表面係位於比該n型碳化矽層之表面低的位置。
(3)一種碳化矽半導體裝置，其特徵為具備：碳化矽基板；n型碳化矽層，其形成於該碳化矽基板上；p型雜質區，其形成於該n型碳化矽層之表面所設的凹陷部的下方，並配置於比該表面低之位置；p型歐姆電極，其形成於該p型雜質區上；及蕭特基電極，其以覆蓋該p型歐姆電極之方式形成於該n型碳化矽層上；該p型歐姆電極之上表面係位於比該n型碳化矽層之表面低的位置。
(4)如(1)至(3)中任一項所記載之碳化矽半導體裝置，其中該p型雜質區係由相互隔離而形成之複數個區域所構成。
(5)如(1)至(4)中任一項所記載之碳化矽半導體裝置，其中於該蕭特基電極上具有表面銲墊電極。
(6)如(1)至(5)中任一項所記載之碳化矽半導體裝置，其中該p型歐姆電極係直線狀。
(7)如(1)至(6)中任一項所記載之碳化矽半導體裝置，其中該p型歐姆電極係由含鈦及鋁之合金所構成。
(8)一種碳化矽半導體裝置之製造方法，其特徵為具 備：於碳化矽基板上形成n型碳化矽層之製程；於該n型碳化矽層之表面注入摻雜物而形成p型雜質區的製程；於該p型雜質區之表面形成凹部的製程；於該凹部內以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程；及以覆蓋該p型歐姆電極之方式於該n型碳化矽層上形成蕭特基電極的製程。
(9)一種碳化矽半導體裝置之製造方法，其特徵為具備：於碳化矽基板上形成n型碳化矽層之製程；於該n型碳化矽層之表面形成凹陷部的製程；朝該凹陷部內注入摻雜物而形成p型雜質區之製程；於該p型雜質區之表面形成凹部的製程；於該凹部內以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程；及以覆蓋該p型歐姆電極之方式於該n型碳化矽層上形成蕭特基電極的製程。
(10)一種碳化矽半導體裝置之製造方法，其特徵為具備：於碳化矽基板上形成n型碳化矽層之製程；於該n型碳化矽層之表面形成凹陷部的製程；朝該凹陷部內注入摻雜物而形成p型雜質區之製程；於該p型雜質區上以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程；及以覆蓋該p型歐姆電極之方式於該n型碳化矽層上形成蕭特基電極的製程。
(11)如(8)至(10)中任一項所記載之碳化矽半導體裝置之製造方法，其中形成該p型歐姆電極之製程，包含依序堆積鈦層、鋁層，並藉由熱處理將其等進行合金化。
根據本發明之碳化矽半導體裝置，其採用具有形成於n型碳化矽層之表面附近的p型雜質區，及形成於p型雜質區上之p型歐姆電極，且p型歐姆電極係形成於p型雜質區之表面所設的凹部內，p型歐姆電極之上表面係位於比n型碳化矽層之表面低的位置的構成，所以，於利用超音波振動進行打線接合時，p型歐姆電極不會因超音波振動而於p型雜質區之表面上產生搖動，從而不會有破壞p型歐姆電極之情況。
根據本發明之碳化矽半導體裝置，其採用具有形成於n型碳化矽層之表面所設的凹陷部之下方並配置於比該表面低之位置的p型雜質區，及形成於p型雜質區上之p型歐姆電極，且p型歐姆電極係形成於p型雜質區之表面所設的凹部內，p型歐姆電極之上表面係位於比n型碳化矽層之表面低的位置的構成，所以，於利用超音波振動進行打線接合時，p型歐姆電極不會因超音波振動而於p型雜質區之表面上產生搖動，從而不會有破壞p型歐姆電極之情況。。
根據本發明之碳化矽半導體裝置，其採用具有形成於n型碳化矽層之表面所設的凹陷部之下方並配置於比該表面低之位置的p型雜質區，及形成於p型雜質區上之p型歐姆電極，且p型歐姆電極之上表面係位於比n型碳化矽層之表面低的位置的構成，所以，於利用超音波振動進行打線接合時，p型歐姆電極不會因超音波振動而於p型雜質區之表面上產生搖動，從而不會有破壞p型歐姆電極之情況。
根據本發明之碳化矽半導體裝置之製造方法，其採用具有於p型雜質區之表面形成凹部的製程，及於該凹部內以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程的構成，所以，於利用超音波振動進行打線接合時，p型歐姆電極不會因超音波振動而於p型雜質區之表面上產生搖動，從而可製造不會破壞p型歐姆電極之碳化矽半導體裝置。
根據本發明之碳化矽半導體裝置之製造方法，其採用具有於p型雜質區之表面形成凹部的製程，及於該凹部內以配置成比n型碳化矽層之表面低的方式形成p型歐姆電極之製程的構成，所以，於利用超音波振動進行打線接合時，p型歐姆電極不會因超音波振動而於p型雜質區之表面上產生搖動，從而可製造不會破壞P型歐姆電極之碳化矽半導體裝置。
根據本發明之碳化矽半導體裝置之製造方法，其採用具有於n型碳化矽層之表面形成凹陷部的製程，朝該凹陷部內注入摻雜物而形成p型雜質區之製程，於該p型雜質區之表面形成凹部的製程，及於該凹部內以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程的構成，所以，於利用超音波振動進行打線接合時，p型歐姆電極不會因超音波振動而於p型雜質區之表面上產生搖動，從而可製造不會破壞p型歐姆電極之碳化矽半導體裝置。
根據本發明之碳化矽半導體裝置之製造方法，其採用具有於n型碳化矽層之表面形成凹陷部的製程；朝該凹 陷部內注入摻雜物而形成p型雜質區之製程；於該p型雜質區上以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程的構成，所以，於利用超音波振動進行打線接合時，p型歐姆電極不會因超音波振動而於p型雜質區之表面上產生搖動，從而可製造不會破壞p型歐姆電極之碳化矽半導體裝置。
 [實施發明之形態]
以下，針對應用本發明之實施形態的碳化矽半導體裝置及其製造方法，使用圖面說明其構成。又，以下之說明所使用的圖面，有為了便於理解特徵而適當地放大顯示作為特徵部分的情況，各構成要素之尺寸比率等不一定與實際尺寸相同。另外，以下之說明中所例示的材料、尺寸等僅屬一例而已，本發明不受這些之限制，可在未變更其實質內容之範圍內，適宜地變更而實施。
[碳化矽半導體裝置(第1實施形態)]
第1圖為顯示本發明之碳化矽半導體裝置的一例之剖面模式圖。
第1圖所示之碳化矽半導體裝置10，其具備：碳化矽基板1；n型碳化矽層2，其形成於碳化矽基板1上；p型雜質區3，其形成於n型碳化矽層2之表面附近；p型歐姆電極4，其形成於p型雜質區上；及蕭特基電極5，其以覆蓋p型歐姆電極4之方式形成於n型碳化矽層2上；p型歐姆電極4係形成於該p型雜質區3之表面所設的凹部3a內，且p型歐姆電極之上表面係位於比n型碳化矽層之表面2a低 的位置。另外，於蕭特基電極5上具有表面銲墊電極6，於碳化矽基板1之背面具有背面歐姆電極7。
又，未圖示之引線係形成於表面銲墊電極6上。
碳化矽基板1係例如4H-SiC單結晶基板。另外，面方位可使用Si面，亦可使用C面，還可設置斷開角。以此碳化矽基板1係高濃度地摻雜n型雜質的n型半導體基板較為適宜。
於碳化矽基板1上形成有n型磊晶層(n型碳化矽層)2，且於n型磊晶層2上形成有複數個p型雜質區3。藉此，於p型雜質區3與n型磊晶層2之界面形成有pn接面區，從而可提高蕭特基二極體之整流性。另外，藉由縮窄pn接面區之間隔，可減少漏電流。
又，如在後述之碳化矽半導體裝置之製造方法中所作的說明，p型雜質區3亦可由基於p型雜質濃度之差異所形成之高濃度p型雜質區及圍繞此高濃度p型雜質區之低濃度p型雜質區所構成者。另外，p型雜質區3亦能以磊晶生長形成。
第2圖為p型歐姆電極4周邊之放大圖，且為後述之合金化前的部分。如第2圖所示，p型歐姆電極4具有設於p型雜質區3側之第1合金層4a、及隔著第1合金層4a而設在p型雜質區3之相反側的第2合金層4b之二層構造。又，在電極之截面觀察中，被觀察有二層構造的p型歐姆電極4成為歐姆特性良好且表面狀態良好之電極。這如同在後述之碳化矽半導體裝置之製造方法中所作的說明，是與在p型歐姆電極4之形成中成為於蒸鍍鈦之後沉積鋁的順 序相關。因此，在與該沉積順序不同之情況下，未觀察到明確的層。
又，第1合金層4a與第2合金層4b之交界，可於使用電子顯微鏡對截面進行觀察時，由對比度不同之交界所確定。
p型歐姆電極4係至少包含鈦、鋁之二元系的合金層。另外，此合金層之鈦與鋁的比例，以鋁(Al)為40~70質量%，鈦(Ti)為20~50質量%較為適宜。若鋁未滿40質量%時，則無法顯示其歐姆性，故而不理想，若鋁超過70質量%時，則剩餘之鋁會形成液相而朝周圍飛散，乃至與SiO2 等之保護膜發生反應，故而不理想。另外，若鈦未滿20%時，則剩餘之鋁會朝周圍飛散，乃至與SiO2 保護膜發生反應，故而不理想，若超過50質量%時，則無法顯示其歐姆性，故而不理想。
如第1圖所示，於p型雜質區3及n型磊晶層2與蕭特基金屬部5之界面形成有依金屬與半導體之接合所產生的蕭特基障壁，從而形成有蕭特基接面區。藉此，可減低碳化矽半導體裝置(蕭特基二極體)10之順向的電壓下降，可加快切換速度。
又，藉由於電極整體增大該蕭特基接面區所佔面積的比例，以減少順向流動電流時之電壓下降，可減少電力損失。
如以上之說明，根據本實施形態之碳化矽半導體裝置10，p型歐姆電極4係形成於p型雜質區3之表面所設的凹部3a內，p型歐姆電極4之上表面4c係位於比n型碳化矽 層2之表面2a低的位置，所以，即使於利用超音波振動對此碳化矽半導體裝置10之表面銲墊電極6進行打線接合時，p型歐姆電極4亦不會因超音波振動而於p型雜質區3之表面上產生搖動，從而不會有破壞p型歐姆電極4之情況。
[碳化矽半導體裝置之製造方法(第1實施形態)]
其次，針對本發明之實施形態的碳化矽半導體裝置10之製造方法進行說明。
第3~第8圖為用以說明本實施形態之碳化矽半導體裝置10之製造方法的一例之製程剖面圖。又，有關與第1及第2圖所示之構件相同的構件，則賦予相同之元件符號。
(n型碳化矽層形成製程)
首先，於碳化矽基板1上形成n型磊晶層(n型碳化矽層)2。
(p型雜質區形成製程) <遮罩形成製程>
其次，如第3圖所示，形成用以注入p型摻雜物之遮罩。
首先，藉由CVD法於n型碳化矽層2上形成氧化膜。
接著，於此氧化膜上塗布抗蝕劑之後，藉由步進式曝光機形成光阻圖案。藉由使用步進式曝光機，可形成由微細圖案構成之光阻圖案。然後，對氧化膜進行乾式蝕刻而形成窗部11a。
亦可使用抗蝕劑遮罩作為p型雜質之離子植入用遮 罩。
於以高溫進行離子植入之情況下，因不可使用抗蝕劑遮罩，所以，可使用SiO2 等之氧化膜遮罩或SiN等的氮化膜遮罩及其他之離子植入用的遮罩。
<摻雜物注入製程>
接著，如第4圖所示，使用形成有窗部11a之氧化膜11作為遮罩，將作為p型雜質之鋁或硼以離子植入方式植入n型磊晶層2，以形成p型雜質區3。
離子植入可在室溫~高溫(600℃程度)下進行。Al之離子植入量可為1018 ~1020 /cm2 。這是因為若過多地植入，則對結晶之損害大，若過少，則Nd 變少的緣故。
於遮罩為抗蝕劑之情況下，藉由有機清洗或灰化處理而予除去。於SiO2 等之情況下，藉由HF等之酸而予蝕刻除去。
離子之活性化係在1700~1850℃之溫度下進行。並以環境氣體為Ar，處理時間為數分鐘~數十分鐘左右較為適宜。可藉由表面保護膜防止表面粗化。於活性化後帶有保護遮罩之情況，要除去保護遮罩。於保護遮罩為碳化膜之情況，可進行氧化。
(凹部形成製程)
接著，如第5及第6圖所示，於p型雜質區3形成用以形成p型歐姆電極之凹部3a。
<遮罩形成製程>
首先，如第5圖所示，於全面塗布抗蝕劑之後，形成具有與形成於p型雜質區3之凹部對應的窗部12a之光阻 圖案。
<乾式蝕刻製程>
接著，如第6圖所示，使用具有窗部12a之抗蝕劑遮罩12，藉由乾式蝕刻而於p型雜質區3之表面形成深度為100~300nm左右之凹部3a。原因在於：若深度比100nm淺時，則難以形成上表面是處於比n型碳化矽層2之表面還低的位置之p型歐姆電極4，若深度比300nm深時，則會耗費過多時間於蝕刻上。
抗蝕劑遮罩亦可作成反錐型。
有關乾式蝕刻之條件方面，可在例如蝕刻氣體為SF6 、稀釋氣體為Ar、壓力為1Pa、RF輸出為500W左右的條件下進行。
亦可使用SiO2 等之氧化膜遮罩或SiN等的氮化膜遮罩進行乾式蝕刻。
(p型歐姆電極形成製程)
接著，如第7圖所示，使用抗蝕劑遮罩12，於p型雜質區3之凹部3a內形成p型歐姆電極4。此時，以p型歐姆電極4之上表面4c位於比n型碳化矽層2之表面2a低的位置之方式形成p型歐姆電極4。
p型歐姆電極形成製程，係大致上由在形成了p型雜質區3之n型磊晶層2上形成鈦層的製程(鈦層形成製程)、於鈦層上形成鋁層之製程(鋁層形成製程)、及藉由熱處理進行合金化之製程(熱處理製程)所構成。
以使用電子束蒸鍍等之蒸鍍法或濺鍍法所形成的TiAl之厚度分別為30nm、80nm左右較為適宜。於該遮罩 上堆積TiAl，並掀離遮罩而形成電極。亦可於除去該遮罩且堆積TiAl後，進行光微影處理，藉由蝕刻形成電極。於蝕刻之情況下，以溶劑或灰化處理除去殘留之抗蝕劑。
合金化熱處理係以於900℃左右且Ar環境氣體中進行數分鐘~數十分鐘較為適宜。
<鈦層形成製程>
首先，作為前處理係使用例如硫酸+過氧化氫、氨水+過氧化氫、氫氟酸、鹽酸+過氧化氫、氫氟酸等對基板進行RCA清洗。
接著，使用濺鍍法或蒸鍍法，於形成了p型雜質區3之n型磊晶層2上形成鈦層。藉此，形成鈦層4a。
<鋁層形成製程>
接著，使用濺鍍法或蒸鍍法，於鈦層4a上形成鋁層。藉此，形成鋁層4b。
在此，以鈦層4a及鋁層4b之膜厚分別為1~200nm較為適宜，尤其以10~100nm更為適宜。若鈦層4a及鋁層4b之膜厚未滿1nm，則無法於歐姆接面形成充分之電極層，故而不理想，若超過200nm，則恐有對周圍之絕緣膜造成影響之虞，故而不理想。鈦層4a及鋁層4b之合計膜厚，係作成不超過凹部3a之深度的膜厚。
<熱處理製程>
接著，藉由熱處理將所沉積之鈦層4a及鋁層4b合金化。
熱處理可使用紅外線燈管加熱裝置(RTA裝置)等。熱 處理溫度以880~930℃較為適宜，尤其以890~910℃更為適宜。若熱處理溫度未滿880℃，則無法充分地促進合金化反應，故而不理想，若超過930℃，則擴散之控制變得困難，無法獲得所需之合金組成，故而不理想。熱處理時間以1~5分鐘較為適宜，尤其以1~3分鐘更為適宜。若熱處理時間未滿1分鐘，則無法充分地促進合金化反應，故而不理想，若超過5分鐘，則與基板之反應過多，使得電極表面粗糙化，故而不理想。又，熱處理以在惰性氣體之環境氣體下進行較為適宜，又以在氬氣環境氣體下進行更為適宜。藉此，形成由鈦-鋁構成之二元系的合金膜。
接著，除去抗蝕劑遮罩12。
(蕭特基電極形成製程)
其次，如第8圖所示，以覆蓋p型歐姆電極4之方式於n型碳化矽層2上形成蕭特基電極5。蕭特基電極5之膜厚以100~數百nm較為適宜。然後，為了適宜地控制蕭特基障壁高度而進行蕭特基熱處理。蕭特基熱處理係依蕭特基電極金屬而異，而在Ti之情況，係在500℃左右的溫度下進行。
<遮罩形成製程>
首先，於形成了p型歐姆電極4之n型磊晶層2上塗布抗蝕劑之後，形成光阻圖案。
<金屬膜形成製程>
接著，使用濺鍍法或蒸鍍法，於形成有窗部之抗蝕劑上形成例如由鈦或鉬等所構成的金屬膜。
然後，藉由除去(掀離)此抗蝕劑，能僅殘留形成於窗部之金屬膜，以覆蓋p型歐姆電極4。
<熱處理製程>
接著，於惰性氣體之環境氣體下進行用以控制蕭特基障壁的熱處理(例如，在600℃的熱處理)，形成蕭特基電極5。蕭特基電極5係連接於碳化矽基板1而形成蕭特基接觸。
(表面銲墊電極形成製程)
接著，如第8圖所示，於蕭特基電極5上形成表面銲墊電極6。銲墊電極可使用鋁等，其厚度係依需要而異，通常設為數μm~10μm。
<遮罩形成製程>
首先，於形成了蕭特基金屬部8之n型磊晶層2上塗布抗蝕劑之後，藉由曝光及顯像而形成光阻圖案。
<金屬膜形成製程>
接著，使用濺鍍法於形成有窗部之抗蝕劑上形成例如由鋁所構成的金屬膜。
然後，藉由除去(掀離)此抗蝕劑，能僅殘留形成於窗部之金屬膜，以覆蓋蕭特基電極5。
藉此，形成電性連接於蕭特基電極5之表面銲墊電極6。
(背面歐姆電極形成製程)
接著，如第8圖所示，於碳化矽基板1之背面形成背面歐姆電極。
背面歐姆電極係使用例如Ni等，且在1000℃左右、 數分鐘~數十分鐘、Ar環境氣體的條件下進行熱處理。此熱處理之溫度係比該蕭特基熱處理溫度高，所以，以於蕭特基電極形成前進行此熱處理、或者在不對表面側產生影響的條件下使用雷射退火而於蕭特基電極形成後進行此熱處理較為適宜。
<保護膜形成製程>
首先，藉由CVD法於表面銲墊電極6上形成例如由氧化矽膜(SiO2 )所構成之保護膜(未圖示)。
然後，亦可藉由CMP(Chemical Mechanical Polishing；化學機械研磨)法進行保護膜之平坦化處理。
<背面歐姆電極形成製程>
使用濺鍍法或蒸鍍法，於形成了p型雜質區3之碳化矽基板1的背面形成例如由Ni所構成之金屬膜。
接著，於惰性氣體之環境氣體下或者真空中進行熱處理(例如，在950℃的熱處理)，作成背面歐姆電極7。藉此，背面歐姆電極7係與碳化矽基板1之背面形成良好的歐姆接觸。
然後除去保護膜。
藉由以上之製程，可製造本實施形態之碳化矽半導體裝置10。
如以上之說明，根據本實施形態之碳化矽半導體裝置10的製造方法，其具有於p型雜質區3之表面形成凹部3a的製程，及於凹部3a內以配置成比n型碳化矽層2之表面2a低的方式形成p型歐姆電極4之製程，所以，即使利用超音波振動對表面銲墊電極進行打線接合，p型歐姆電 極亦不會因超音波振動而於p型雜質區之表面上產生搖動，從而可製造不會破壞p型歐姆電極之碳化矽半導體裝置。
[碳化矽半導體裝置(第2實施形態)]
第9圖為顯示本發明之碳化矽半導體裝置的一例之剖面模式圖。
有關與第1實施形態所示之構件相同的構件，則賦予相同之元件符號，並省略其說明。
第9圖所示之碳化矽半導體裝置20，其具備：碳化矽基板1；n型碳化矽層2，其形成於碳化矽基板1上；p型雜質區23，其形成於該n型碳化矽層2之表面2a所設的凹陷部2b的下方，並配置於比表面2a低之位置；p型歐姆電極24，其形成於該p型雜質區23上；及蕭特基電極5，其以覆蓋p型歐姆電極24之方式形成於n型碳化矽層2上；p型歐姆電極24係形成於p型雜質區23之表面所設的凹部23a內，且p型歐姆電極24之上表面24a係位於比n型碳化矽層2之表面2a低的位置。另外，於蕭特基電極5上具有表面銲墊電極6，於碳化矽基板1之背面具有背面歐姆電極7。
本實施形態與第1實施形態，係在p型雜質區23之最上面23a是形成於比n型碳化矽層2之表面2a低的位置這點有所不同。於第9圖所示之事例中，p型歐姆電極24之表面24a係位於比p型雜質區23之最上面23a更高的位置，但亦可位於比最上面23a低的位置。
又，未圖示之引線係形成於表面銲墊電極6上。
如以上之說明，根據本實施形態之碳化矽半導體裝置20，其具有形成於n型碳化矽層2之表面2a所設的凹陷部2b之下方並配置於比表面2a低之位置的p型雜質區23，且p型歐姆電極24係形成於p型雜質區23之表面所設的凹部23a內，p型歐姆電極24之上表面24a係位於比n型碳化矽層2之表面2a低的位置，所以，即使利用超音波振動對此碳化矽半導體裝置20之表面銲墊電極6進行打線接合，p型歐姆電極24亦不會因超音波振動而於p型雜質區23之表面上產生搖動，從而不會有破壞p型歐姆電極24之情況。
[碳化矽半導體裝置之製造方法(第2實施形態)]
其次，針對本發明之實施形態的碳化矽半導體裝置20之製造方法進行說明。
第10~第15圖為用以說明本實施形態之碳化矽半導體裝置20之製造方法的一例之製程剖面圖。
(n型碳化矽層形成製程)
首先，於碳化矽基板1上形成n型磊晶層(n型碳化矽層)2。
(凹陷部形成製程) <遮罩形成製程>
其次，於n型磊晶層2之表面形成凹陷部2b，並注入p型摻雜物，形成用以形成p型雜質區23之遮罩。
此遮罩係與利用第3圖所作之說明相同，藉由CVD法於n型磊晶層2上形成氧化膜。
接著，於此氧化膜上塗布抗蝕劑之後，藉由步進式 曝光機形成光阻圖案。藉由使用步進式曝光機，可形成由微細圖案構成之光阻圖案。然後，對氧化膜進行乾式蝕刻而形成窗部21a。
亦可使用由抗蝕劑構成之遮罩。
<乾式蝕刻製程>
接著，如第10圖所示，使用形成有窗部21a之氧化膜21作為遮罩，藉由乾式蝕刻而於n型磊晶層2之表面形成深度為50~100nm左右之凹陷部2b。原因在於：若深度比50nm淺，則難以形成上表面是處於比n型碳化矽層2之表面低的位置之p型歐姆電極24，而若深度比100nm深，則會耗費過多時間於蝕刻上。
關於乾式蝕刻之條件方面，可在例如蝕刻氣體為SF6 、稀釋氣體為Ar、壓力為1Pa、RF輸出為500W左右的條件下進行。
亦可使用SiO2 等之氧化膜遮罩或SiN等的氮化膜遮罩進行乾式蝕刻。
(p型雜質區形成製程)
其次，如第11圖所示，使用形成有窗部21a之氧化膜21作為遮罩，將作為p型雜質之鋁或硼以離子植入方式植入n型磊晶層2的凹陷部2b之下方部分，以形成p型雜質區23。於除去氧化膜21之後，進行用以使植入之離子活性化之熱處理。
(凹部形成製程)
接著，如第12及第13圖所示，於p型雜質區23形成用以形成p型歐姆電極24之凹部23a。
<遮罩形成製程>
首先，如第12圖所示，於全面塗布抗蝕劑之後，形成具有與形成於p型雜質區23之凹部23a對應的窗部之光阻圖案。
<乾式蝕刻製程>
接著，如第13圖所示，使用具有窗部22a之抗蝕劑遮罩22，藉由乾式蝕刻而於p型雜質區23之表面形成深度為50~100nm左右之凹部23a。原因在於：若深度比50nm淺，則難以形成上表面是處於比n型碳化矽層2之表面低的位置之p型歐姆電極24，若深度比100nm深，則會耗費過多時間於蝕刻上。
關於乾式蝕刻之條件方面，可在例如蝕刻氣體為SF6 、稀釋氣體為Ar、壓力為1Pa、RF輸出為500W左右的條件下進行。
亦可使用SiO2 等之氧化膜遮罩或SiN等的氮化膜遮罩進行乾式蝕刻。
(p型歐姆電極形成製程)
接著，如第14圖所示，於p型雜質區23之凹部23a內形成p型歐姆電極24。此時，以p型歐姆電極24之上表面24a位於比n型碳化矽層2之表面2a低的位置之方式形成p型歐姆電極24。
p型歐姆電極形成製程係與第1實施形態相同，大致上由在形成了p型雜質區23之n型磊晶層2上形成鈦層的製程(鈦層形成製程)、於鈦層上形成鋁層之製程(鋁層形成製程)、及藉由熱處理進行合金化之製程(熱處理製程) 所構成。
各製程係與第1實施形態相同。p型歐姆電極24之膜厚(鈦層及鋁層之合計膜厚)係作成不超過凹陷部2b之深度與凹部23a的深度之合計深度之膜厚。
(蕭特基電極形成製程)
其次，如第15圖所示，以覆蓋p型歐姆電極24之方式於n型碳化矽層2上形成蕭特基電極5。此製程係與第1實施形態相同。
(表面銲墊電極形成製程)
接著，如第15圖所示，於蕭特基電極5上形成表面銲墊電極6。此製程係與第1實施形態相同。
(背面歐姆電極形成製程)
接著，如第15圖所示，於碳化矽基板1之背面形成背面歐姆電極7。此製程係與第1實施形態相同。
藉由以上之製程，可製造本實施形態之碳化矽半導體裝置20。
如以上之說明，根據本實施形態之碳化矽半導體裝置20的製造方法，其具有於n型碳化矽層2之表面形成凹陷部2b的製程，於p型雜質區23之表面形成凹部23a的製程，及於凹部23a內以配置成比n型碳化矽層2之表面2a低的方式形成p型歐姆電極24之製程，所以，即使利用超音波振動對表面銲墊電極進行打線接合，p型歐姆電極亦不會因超音波振動而於p型雜質區之表面上產生搖動，從而可製造不會破壞p型歐姆電極之碳化矽半導體裝置。
[碳化矽半導體裝置(第3實施形態)]
第16圖為顯示本發明之碳化矽半導體裝置的一例之剖面模式圖。
有關與第1實施形態所示之構件相同的構件，則賦予相同之元件符號，並省略其說明。
第16圖所示之碳化矽半導體裝置30，其具備：碳化矽基板1；n型碳化矽層2，其形成於碳化矽基板1上；p型雜質區33，其形成於該n型碳化矽層2之表面2a所設的凹陷部2c的下方，並配置於比表面2a低之位置；p型歐姆電極34，其形成於該p型雜質區33上；及蕭特基電極5，其以覆蓋p型歐姆電極34之方式形成於n型碳化矽層2上；p型歐姆電極34之上表面34a係位於比n型碳化矽層2之表面2a低的位置。另外，於蕭特基電極5上具有表面銲墊電極6，於碳化矽基板1之背面具有背面歐姆電極7。
本實施形態與第1實施形態，係在有關p型雜質區33之最上面33a是形成於比n型碳化矽層2之表面2a低的位置這點上有所不同，且與第2實施形態在有關p型雜質區33上不具有用以形成p型歐姆電極34之凹部這點上有所不同。
p型歐姆電極34之膜厚(鈦層及鋁層之合計膜厚)係作成不超過凹陷部2c之深度的膜厚。
又，未圖示之引線係形成於表面銲墊電極6上。
如以上之說明，根據本實施形態之碳化矽半導體裝置30，其具有形成於n型碳化矽層2之表面2a所設的凹陷部2c並配置於比表面2a低之位置的p型雜質區33，且p型歐姆電極34之上表面34a係位於比n型碳化矽層2之表面 2a低的位置，所以，即使利用超音波振動對此碳化矽半導體裝置30之表面銲墊電極6進行打線接合，p型歐姆電極34亦不會因超音波振動而於p型雜質區33之表面上產生搖動，從而不會有破壞p型歐姆電極34之情況。
[碳化矽半導體裝置之製造方法(第3實施形態)]
其次，針對本發明之實施形態的碳化矽半導體裝置30之製造方法進行說明。
第17~第21圖為用以說明本實施形態之碳化矽半導體裝置30之製造方法的一例之製程剖面圖。
(n型碳化矽層形成製程)
首先，於碳化矽基板1上形成n型磊晶層(n型碳化矽層)2。
(凹陷部形成製程) <遮罩形成製程>
其次，於n型磊晶層2之表面形成凹陷部2c，並注入p型摻雜物，形成用以形成p型雜質區33之遮罩。
此遮罩係與利用第3圖所作之說明相同，藉由CVD法於n型磊晶層2上形成氧化膜。
接著，於此氧化膜上塗布抗蝕劑之後，藉由步進式曝光機形成光阻圖案。藉由使用步進式曝光機，可形成由微細圖案構成之光阻圖案。然後，對氧化膜進行乾式蝕刻而形成窗部31a。
<乾式蝕刻製程>
接著，如第17圖所示，使用形成有窗部31a之氧化膜31作為遮罩，藉由乾式蝕刻而於n型磊晶層2之表面形成 深度為100~1000nm左右之凹陷部2c。原因在於：若深度比100nm淺，則難以形成上表面是處於比n型碳化矽層2之表面低的位置之p型歐姆電極34，若深度比1000nm深，則會耗費過多時間於蝕刻上。
關於乾式蝕刻之條件方面，可在例如蝕刻氣體為SF6 、稀釋氣體為Ar、壓力為1Pa、RF輸出為500W左右的條件下進行。
亦可使用SiO2 等之氧化膜遮罩或SiN等的氮化膜遮罩進行乾式蝕刻。
(p型雜質區形成製程)
其次，如第18圖所示，使用形成有窗部31a之氧化膜31作為遮罩，將作為p型雜質之鋁或硼以離子植入方式植入n型磊晶層2的凹陷部2c之下方部分，以形成p型雜質區33。於除去氧化膜31之後，進行用以使植入之離子活性化之熱處理。
(p型歐姆電極形成製程)
接著，如第19圖所示，於n型磊晶層2之凹陷部2c內的p型雜質區33上形成p型歐姆電極34。此時，以p型歐姆電極34之上表面34a位於比n型碳化矽層2之表面2a低的位置之方式形成p型歐姆電極34。
<遮罩形成製程>
首先，如第19圖所示，於全面塗布抗蝕劑之後，形成具有與形成於p型雜質區33之p型歐姆電極34的範圍對應的窗部32a之光阻圖案。
<p型歐姆電極形成製程>
接著，使用具有窗部32a之抗蝕劑遮罩32，於n型磊晶層2之凹陷部2c內的p型雜質區33上形成p型歐姆電極34。
p型歐姆電極形成製程係與第1實施形態相同，大致上由在形成了p型雜質區33之n型磊晶層2上形成鈦層的製程(鈦層形成製程)、於鈦層上形成鋁層之製程(鋁層形成製程)、及藉由熱處理進行合金化之製程(熱處理製程)所構成。各製程係與第1實施形態相同。
(蕭特基電極形成製程)
其次，如第21圖所示，以覆蓋p型歐姆電極34之方式於n型碳化矽層2上形成蕭特基電極5。此製程係與第1實施形態相同。
(表面銲墊電極形成製程)
接著，如第21圖所示，於蕭特基電極5上形成表面銲墊電極6。此製程係與第1實施形態相同。
(背面歐姆電極形成製程)
接著，如第21圖所示，於碳化矽基板1之背面形成背面歐姆電極7。此製程係與第1實施形態相同。
藉由以上之製程，可製造本實施形態之碳化矽半導體裝置30。
如以上之說明，根據本實施形態之碳化矽半導體裝置30的製造方法，其具有於n型碳化矽層2之表面形成凹陷部2c的製程，於p型雜質區33上以配置成比n型碳化矽層2之表面2a低的方式形成p型歐姆電極34之製程，所以，即使利用超音波振動對表面銲墊電極進行打線接合，p 型歐姆電極34亦不會因超音波振動而於p型雜質區33之表面上產生搖動，從而可製造不會破壞p型歐姆電極34之碳化矽半導體裝置。
[實施例]
以下，利用實施例，針對本發明之效果具體地進行說明。又，本發明未受限於這些實施例。
(第1實施例)
第1實施例係第1實施形態之具有MPS構造的碳化矽半導體裝置及第1實施形態的碳化矽半導體裝置之製造方法之實施例。
首先，使用CVD法於SiC單結晶基板(碳化矽基板)上，藉由一般所採用之通常的成膜條件形成n型磊晶層。接著，藉由CVD法於n型磊晶層上形成氧化膜。接著，於氧化膜上塗布抗蝕劑之後，形成光阻圖案。然後，形成與對氧化膜進行乾式蝕刻而形成之p型雜質區圖案(複數條線寬為10μm之線狀圖案)對應的窗部。
接著，使用形成有窗部之氧化膜作為遮罩，且以離子植入量為2×1019 /cm2 及植入深度為300nm的條件進行作為p型雜質之鋁的離子植入，以形成p型雜質區。接著，於除去氧化膜之後，於真空中進行3分鐘之1800℃的熱處理，以使鋁離子活性化。
接著，使用具有窗部之光阻圖案的抗蝕劑遮罩，於蝕刻氣體為SF6 、稀釋氣體為Ar、壓力為1Pa、RF輸出為500W的條件下進行3分鐘之乾式蝕刻，於p型雜質區之表面形成用以形成p型歐姆電極的150nm之深度的凹部。
然後，繼續使用抗蝕劑遮罩，藉由濺鍍法於形成了p型雜質區之n型磊晶層上，形成膜厚30nm的Ti。接著，於Ti膜上形成膜厚80nm的Al。然後，於900℃下進行5分鐘之熱處理，形成p型歐姆電極。
接著，使用具有窗部之抗蝕劑遮罩，以覆蓋p型歐姆電極4之方式於n型碳化矽層2全面，藉由蒸鍍法形成膜厚100nm之由鉬構成之金屬膜。然後，為了控制蕭特基障壁高度(B)，而於氬氣環境中且600℃的溫度下進行熱處理，作成蕭特基電極。
接著，於蕭特基電極上藉由濺鍍法形成Al膜，並使用由抗蝕劑圖案所構成之遮罩進行蝕刻，形成膜厚為5μm之表面銲墊電極。
接著，除去抗蝕劑遮罩，形成背面歐姆電極。具體而言，首先藉由CVD法於形成了p型歐姆電極之n型磊晶層2上形成由氧化矽膜(SiO2 )所構成的保護膜，然後以電子束(EB)蒸鍍法，於形成了p型雜質區之SiC單結晶基板的背面形成由Ni構成之膜厚為100nm的金屬膜，然後進行雷射退火，作成背面歐姆電極。藉由此熱處理，背面歐姆電極係與SiC單結晶基板的背面形成良好之歐姆接觸。
然後除去保護膜。
依照上述製作方法，可獲得第1實施例之碳化矽半導體裝置。
(特性評價)
針對依上述方法製作之碳化矽半導體裝置，使用直 徑為250μm之鋁線且利用超音波進行打線接合。然後，針對接合了引線之碳化矽半導體裝置，使用測定機調查順向之電流(If)電壓(Vf)特性、及逆向之電流(Ir)電壓(Vr)特性。
在以超音波之輸出為1.9W及施加時間為220msec、輸出為4.7W及施加時間為110msec、輸出為6.5W及施加時間為110msec、輸出為7.4W及施加時間為110msec、輸出為10.5W及施加時間為110msec之5個條件的任一條件下進行打線接合的情況下，順向施加0.5V之電壓(Vf)時的順向電流(If)均為10-7 A/cm2 ，逆向施加200V之電壓(Vr)時的逆向電流(Ir)均為10-8 A/cm2 ，順向之電流電壓特性及逆向之電流電壓特性均為良好。
依此結果，可確認於利用超音波振動進行打線接合時，元件不會受到破壞，亦無短路發生。
又，本實施形態係具有合併蕭特基二極體(SBD)與PN二極體(PND)之MPS構造者，SBD與PND係電性地並聯配置。於通常動作中，僅SBD(例如，If=20A@1.5V的動作、Ir=10-8A@200V)動作。因此，在此部分的構造上沒有差異之第1~第3實施形態(本發明係有關防止PND之部位的元件破壞的構成者)中，If與Ir相同。
(第2實施例)
第2實施例係第2實施形態之具有MPS構造的碳化矽半導體裝置及第2實施形態的碳化矽半導體裝置之製造方法之實施例。
首先，使用CVD法於SiC單結晶基板(碳化矽基板)上 ，藉由一般所採用之通常的成膜條件形成n型磊晶層。接著，藉由CVD法於n型磊晶層上形成氧化膜。接著，於氧化膜上塗布抗蝕劑之後，形成光阻圖案。然後，形成與對氧化膜進行乾式蝕刻而形成之p型雜質區圖案(複數條線寬為10μm之線狀圖案)對應的窗部。
接著，使用形成有窗部之氧化膜作為遮罩，於蝕刻氣體為SF6 、稀釋氣體為Ar、壓力為1Pa、RF輸出為500W的條件下進行乾式蝕刻，藉此，於n型磊晶層之表面形成深度為100nm左右的凹陷部。接著，使用相同之遮罩，且以離子植入量為2×1019 /cm-2 及植入深度為300nm的條件進行作為p型雜質之鋁的離子植入，以形成p型雜質區。接著，除去氧化膜之後，於真空中進行1800℃的熱處理，以使鋁離子活性化。
接著，使用具有窗部之光阻圖案的抗蝕劑遮罩，於蝕刻氣體為SF6 、稀釋氣體為Ar、壓力為1Pa、RF輸出為500W的條件下進行乾式蝕刻，藉此，於凹陷部下方之p型雜質區的表面形成用以形成p型歐姆電極的50nm左右之深度的凹部。
然後，繼續使用抗蝕劑遮罩，藉由濺鍍法於凹部內之p型雜質區上，形成膜厚30nm的Ti。接著，於Ti膜上形成膜厚80nm的Al。然後，於900℃下進行5分鐘之熱處理，形成p型歐姆電極。
接著，除去抗蝕劑遮罩，以與第1實施例相同之條件形成背面歐姆電極。
接著，使用具有窗部之抗蝕劑遮罩，以與第1實施例 相同之條件形成蕭特基電極。
接著，於蕭特基電極上以與第1實施例相同之條件形成表面銲墊電極。
依照上述製作方法，可獲得第2實施例之碳化矽半導體裝置。
(特性評價)
進行與第1實施例相同之評價。
在以超音波之輸出為1.9W及施加時間為220msec、輸出為4.7W及施加時間為110mscc、輸出為6.5W及施加時間為110msec、輸出為7.4W及施加時間為110msec、輸出為10.5W及施加時間為110msec之5個條件的任一條件下進行打線接合的情況，順向施加0.5V之電壓(Vf)時的順向電流(If)均為10-7 A/cm2 ，逆向施加200V之電壓(Vr)時的逆向電流(Ir)均為10-8 A/cm2 ，順向之電流電壓特性及逆向之電流電壓特性均為良好。依此結果，可確認於利用超音波振動進行打線接合時，元件不會受到破壞，亦無短路發生。
又，在SBD之部分的構造上沒有差異之本實施形態中，If及Ir亦與第1實施形態相同。
(第3實施例)
第3實施例係第3實施形態之具有MPS構造的碳化矽半導體裝置及第3實施形態的碳化矽半導體裝置之製造方法之實施例。
首先，使用CVD法於SiC單結晶基板(碳化矽基板)上，藉由一般所採用之通常的成膜條件形成n型磊晶層。接 著，藉由CVD法於n型磊晶層上形成氧化膜。接著，於氧化膜上塗布抗蝕劑之後，形成光阻圖案。然後，形成與對氧化膜進行乾式蝕刻而形成之p型雜質區圖案(複數條線寬為10μm之線狀圖案)對應的窗部。
接著，使用形成有窗部之氧化膜作為遮罩，於蝕刻氣體為SF6 、稀釋氣體為Ar、壓力為1Pa、RF輸出為500W的條件下進行乾式蝕刻，藉此，於n型磊晶層之表面形成深度為150nm左右的凹陷部。接著，使用相同之遮罩，且以離子植入量為2×1019 /cm-2 及植入深度為300nm的條件進行作為p型雜質之鋁的離子植入，以形成p型雜質區。接著於除去氧化膜之後，於真空中進行1800℃的熱處理，以使鋁離子活性化。
接著，使用具有窗部之光阻圖案的抗蝕劑遮罩，藉由濺鍍法於形成了p型雜質區之n型磊晶層上，形成膜厚30nm的Ti。接著，於Ti膜上形成膜厚80nm的Al。然後，於900℃下進行5分鐘之熱處理，形成p型歐姆電極。
接著，除去抗蝕劑遮罩，以與第1實施例相同之條件形成背面歐姆電極。
接著，使用具有窗部之抗蝕劑遮罩，以與第1實施例相同之條件形成蕭特基電極。
接著，於蕭特基電極上以與第1實施例相同之條件形成表面銲墊電極。
依照上述製作方法，可獲得第3實施例之碳化矽半導體裝置。
(特性評價)
進行與第1實施例相同之評價。
在以超音波之輸出為1.9W及施加時間為220msec、輸出為4.7W及施加時間為110msec、輸出為6.5W及施加時間為110msec、輸出為7.4W及施加時間為110msec、輸出為10.5W及施加時間為110msec之5個條件的任一條件下進行打線接合的情況下，順向施加0.5V之電壓(Vf)時的順向電流(If)均為10-7 A/cm2 ，逆向施加200V之電壓(Vr)時的逆向電流(Ir)均為10-8 A/cm2 ，順向之電流電壓特性及逆向之電流電壓特性均為良好。依此結果，可確認於利用超音波振動進行打線接合時，元件不會受到破壞，亦無短路發生。
又，在SBD之部分的構造上沒有差異之本實施形態中，If及Ir亦與第1及第2實施形態相同。
(比較例)
比較例係不具有本發明之凹陷部、凹部而具有MPS構造的習知碳化矽半導體裝置及其製造方法之一例。
首先，使用CVD法於SiC單結晶基板(碳化矽基板)上，藉由一般所採用之通常的成膜條件形成n型磊晶層。接著，藉由CVD法於n型磊晶層上形成氧化膜。接著，於氧化膜上塗布抗蝕劑之後，形成光阻圖案。然後，形成與對氧化膜進行乾式蝕刻而形成之p型雜質區圖案(複數條線寬為10μm之線狀圖案)相對應的窗部。
接著，使用形成有窗部之氧化膜作為遮罩，進行作為p型雜質之鋁的離子植入。接著，於除去氧化膜之後，於真空中進行1800℃的熱處理，形成p型雜質區。
接著，使用具有窗部之光阻圖案的抗蝕劑遮罩，以與第1實施例相同之條件形成p型歐姆電極。
接著，除去抗蝕劑遮罩，以與第1實施例相同之條件形成背面歐姆電極。
接著，使用具有窗部之抗蝕劑遮罩，以與第1實施例相同之條件形成蕭特基電極。
接著，於蕭特基電極上以與第1實施例相同之條件形成表面銲墊電極。
依照上述製作方法，可獲得比較例之碳化矽半導體裝置。
(特性評價)
進行與第1實施例相同之評價。
於超音波之輸出為1.9W及施加時間為220msec、輸出為4.7W及施加時間為110msec、輸出為6.5W及施加時間為110msec、輸出為7.4W及施加時間為110msec、輸出為10.5W及施加時間為110msec之5個條件中，在輸出為7.4W及施加時間為110msec的情況下，順向施加0.5V之電壓(Vf)時的順向電流(If)為10-3 A/cm2 以上，逆向施加200V之電壓(Vr)時的逆向電流(Ir)為10-3 A/cm2 以上之試樣，係3個中就有一個，於輸出為10.5W及施加時間為110msec所進行的情況下，全部試樣(全部為5個)皆為順向施加0.5V之電壓(Vf)時的順向電流(If)為10-3 A/cm2 以上，逆向施加200V之電壓(Vr)時的逆向電流(Ir)為10-3 A/cm2 以上。
如此，發生順向電流(If)比實施例之情況要增大4位數，逆向電流(Ir)比實施例之情況要增大5位數的情況， 因而會有元件受到破壞而發生短路的情況。亦即，這是因為當搭接受到破壞時，電流流動於原本SBD的部位時，會產生兩端短路之部分，而使得電流流向此部分的緣故。
於比較例之情況下，順向之電流電壓特性及逆向之電流電壓特性存在異常，確認是PND部位之p型歐姆電極的劣化。
又，於除了不具有p型歐姆電極以外其餘與比較例相同之條件下製作碳化矽半導體裝置，並針對此碳化矽半導體裝置進行特性評價時，未確認出有p型歐姆電極的劣化。
[產業上之可利用性]
本發明係可應用於碳化矽半導體裝置及其製造方法。
1‧‧‧碳化矽基板
2‧‧‧n型碳化矽層
2a‧‧‧n型碳化矽層之表面
2b‧‧‧凹陷部
2c‧‧‧凹陷部
3、23、33‧‧‧p型雜質區
3a、23a、33a‧‧‧凹部
4、24、34‧‧‧p型歐姆電極
4a‧‧‧第1合金層
4b‧‧‧第2合金層
4c‧‧‧p型歐姆電極之上表面
5‧‧‧蕭特基電極
6‧‧‧表面銲墊電極
7‧‧‧背面歐姆電極
8‧‧‧蕭特基金屬部
10、20、30‧‧‧碳化矽半導體裝置
11、21、31‧‧‧氧化膜
11a、21a、31a‧‧‧窗部
12‧‧‧抗蝕劑遮罩
12a‧‧‧窗部
24a‧‧‧p型歐姆電極之上表面
34a‧‧‧p型歐姆電極之上表面
第1圖為顯示本發明之第1實施形態的碳化矽半導體裝置之剖面模式圖。
第2圖為第1圖所示之碳化矽半導體裝置的p型歐姆電極周邊之放大圖。
第3圖為用以說明本發明之第1實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第4圖為用以說明本發明之第1實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第5圖為用以說明本發明之第1實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第6圖為用以說明本發明之第1實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第7圖為用以說明本發明之第1實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第8圖為用以說明本發明之第1實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第9圖為顯示本發明之第2實施形態的碳化矽半導體裝置之剖面模式圖。
第10圖為用以說明本發明之第2實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第11圖為用以說明本發明之第2實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第12圖為用以說明本發明之第2實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第13圖為用以說明本發明之第2實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第14圖為用以說明本發明之第2實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第15圖為用以說明本發明之第2實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第16圖為顯示本發明之第3實施形態的碳化矽半導體裝置之剖面模式圖。
第17圖為用以說明本發明之第3實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第18圖為用以說明本發明之第3實施形態的碳化矽 半導體裝置之製造方法的剖面模式圖。
第19圖為用以說明本發明之第3實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第20圖為用以說明本發明之第3實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第21圖為用以說明本發明之第3實施形態的碳化矽半導體裝置之製造方法的剖面模式圖。
第22圖為用以說明習知之碳化矽半導體裝置的剖面模式圖。
1‧‧‧碳化矽基板
2‧‧‧n型碳化矽層
2a‧‧‧n型碳化矽層之表面
3‧‧‧p型雜質區
3a‧‧‧凹部
4‧‧‧p型歐姆電極
5‧‧‧蕭特基電極
6‧‧‧表面銲墊電極
7‧‧‧背面歐姆電極
10‧‧‧碳化矽半導體裝置

Claims (13)

  1. 一種碳化矽半導體裝置，其特徵為具備：碳化矽基板；n型碳化矽層，其形成於該碳化矽基板上；p型雜質區，其係以具有與該n型碳化矽層的表面連續的平坦上表面之方式，形成於該n型碳化矽層之表面附近；p型歐姆電極，其形成於該p型雜質區上；及蕭特基電極，其以覆蓋該p型歐姆電極之方式形成於該n型碳化矽層上；該p型歐姆電極係形成於該p型雜質區之表面所設的凹部內，且該p型歐姆電極之上表面係位於比該n型碳化矽層之表面低的位置。
  2. 一種碳化矽半導體裝置，其特徵為具備：碳化矽基板；n型碳化矽層，其形成於該碳化矽基板上；p型雜質區，其形成於該n型碳化矽層之表面所設的凹陷部，並配置於比該表面低之位置；p型歐姆電極，其形成於該p型雜質區上；及蕭特基電極，其以覆蓋該p型歐姆電極之方式形成於該n型碳化矽層上；該p型歐姆電極係形成於該p型雜質區之表面所設的凹部內，且該p型歐姆電極之上表面係位於比該n型碳化矽層 之表面低的位置。
  3. 一種碳化矽半導體裝置，其特徵為具備：碳化矽基板；n型碳化矽層，其形成於該碳化矽基板上；p型雜質區，其形成於該n型碳化矽層之表面所設的凹陷部，並配置於比該表面低之位置；p型歐姆電極，其形成於該p型雜質區上；及蕭特基電極，其以覆蓋該p型歐姆電極之方式形成於該n型碳化矽層上；該p型歐姆電極係形成於該p型雜質區的平坦上表面上；該p型歐姆電極之上表面係位於比該n型碳化矽層之表面低的位置；於該蕭特基電極上具有表面銲墊電極。
  4. 如申請專利範圍第1至3項中任一項之碳化矽半導體裝置，其中該p型雜質區係由相互隔離而形成之複數個區域所構成。
  5. 如申請專利範圍第1或2項之碳化矽半導體裝置，其中於該蕭特基電極上具有表面銲墊電極。
  6. 如申請專利範圍第1至3項中任一項之碳化矽半導體裝置，其中該p型歐姆電極係直線狀。
  7. 如申請專利範圍第1至3項中任一項之碳化矽半導體裝置，其中該p型歐姆電極係由含鈦及鋁之合金所構成。
  8. 如申請專利範圍第1至3項中任一項之碳化矽半導體裝置，其中該p型歐姆電極係依序堆積鈦層、鋁層，並藉 由利用熱處理將其等進行合金化而獲得的電極。
  9. 如申請專利範圍第1至3項中任一項之碳化矽半導體裝置，其中p型歐姆電極係至少包含鈦、鋁之二元系的合金層，關於合金層之鈦與鋁的比例，鋁為40~70質量%，鈦為20~50質量%。
  10. 一種如申請專利範圍第1項之碳化矽半導體裝置之製造方法，其特徵為具備：於碳化矽基板上形成n型碳化矽層之製程；於該n型碳化矽層之表面注入摻雜物而形成p型雜質區的製程；於該p型雜質區之表面形成凹部的製程；於該凹部內以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程；及以覆蓋該p型歐姆電極之方式於該n型碳化矽層上形成蕭特基電極的製程。
  11. 一種如申請專利範圍第2項之碳化矽半導體裝置之製造方法，其特徵為具備：於碳化矽基板上形成n型碳化矽層之製程；於該n型碳化矽層之表面形成凹陷部的製程；朝該凹陷部內注入摻雜物而形成p型雜質區之製程；於該p型雜質區之表面形成凹部的製程；於該凹部內之p型雜質區上以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程；及以覆蓋該p型歐姆電極之方式於該n型碳化矽層上 形成蕭特基電極的製程。
  12. 一種如申請專利範圍第3項之碳化矽半導體裝置之製造方法，其特徵為具備：於碳化矽基板上形成n型碳化矽層之製程；於該n型碳化矽層之表面形成凹陷部的製程；朝該凹陷部內注入摻雜物而形成p型雜質區之製程；於該p型雜質區的平坦上表面上，以配置成比該n型碳化矽層之表面低的方式形成p型歐姆電極之製程；以覆蓋該p型歐姆電極之方式於該n型碳化矽層上形成蕭特基電極的製程；及於該蕭特基電極上形成表面銲墊電極的製程。
  13. 如申請專利範圍第10至12項中任一項之碳化矽半導體裝置之製造方法，其中形成該p型歐姆電極之製程，包含依序堆積鈦層、鋁層，並藉由熱處理將其等進行合金化。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013010187A1 (de) 2012-06-27 2014-01-02 Fairchild Semiconductor Corp. Schottky-Barriere-Vorrichtung mit lokal planarisierter Oberfläche und zugehöriges Halbleitererzeugnis
JP6363541B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118399A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007036052A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体整流素子
JP2009521816A (ja) * 2005-12-27 2009-06-04 キュースピード セミコンダクター インコーポレーテッド 高速回復整流器構造体の装置および方法
JP2010050267A (ja) * 2008-08-21 2010-03-04 Showa Denko Kk 半導体装置および半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629557A (ja) * 1992-07-07 1994-02-04 Fuji Electric Co Ltd 半導体装置の製造方法
JP4857484B2 (ja) * 2001-04-20 2012-01-18 富士電機株式会社 半導体装置およびその製造方法
JP2008160024A (ja) * 2006-12-26 2008-07-10 Sumitomo Electric Ind Ltd 半導体装置
JP2009224485A (ja) * 2008-03-14 2009-10-01 Toyota Central R&D Labs Inc ダイオードとその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118399A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007036052A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体整流素子
JP2009521816A (ja) * 2005-12-27 2009-06-04 キュースピード セミコンダクター インコーポレーテッド 高速回復整流器構造体の装置および方法
JP2010050267A (ja) * 2008-08-21 2010-03-04 Showa Denko Kk 半導体装置および半導体装置の製造方法

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