JP2020174167A - ダイオード構造及びその製造方法 - Google Patents

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Abstract

【課題】マージ型ＰＩＮショットキーダイオード構造を小型化し、リーク特性を向上し、高周波要件を満たす。【解決手段】ダイオード構造１は、第１金属層１０、第１導電型半導体層１１、第２導電型半導体層１２、トレンチ部１３及び第２金属層１４を備える。第１導電型半導体層は、第１金属層上に形成される。第２導電型半導体層は第１導電型半導体層上に形成される。第１導電型半導体層と第２導電型半導体層とは逆の導電型を有し、それらの間にＰＮ接合が形成される。トレンチ部は、第２導電型半導体層及び第１導電型半導体層の中に形成される。第１接触面は、トレンチ部と第１導電型半導体層との間に形成され、第２接触面は、トレンチ部と第２導電型半導体層との間に形成される。第２金属層は、第２導電型半導体層及びトレンチ部の上に形成される。【選択図】図１

Description

本開示はダイオード構造に関するものであり、より具体的には、トレンチマージ型ＰＩＮショットキーダイオード構造及びその製造方法に関するものである。
ダイオードは回路システムにおける一般的な部品の１つであり、様々な種類の製品機器において広く使用されている。ダイオード構造は実用上の要求に応じて変更できる。例えば、ＰＩＮダイオード及びショットキーダイオードの両方をパワーダイオードとして使用することができる。ＰＩＮダイオードは降伏耐圧が高く且つ逆電流が低いが、スイッチング速度は遅い。一方、ショットキーダイオードはスイッチング速度が速く、導通電圧降下が低く、且つ順方向導通電流が高いが、リーク特性が劣る。従って、ＰＩＮダイオード及びショットキーダイオードを１つのダイオード構造に一体化することで、マージ型ＰＩＮショットキーダイオード構造を形成し、最良のスイッチング特性を実現することができる。しかしながら、従来のマージ型ＰＩＮショットキーダイオード構造では、ＰＩＮダイオードとショットキーダイオードとが相互に複雑に積層されている。従って、従来のマージ型ＰＩＮショットキーダイオード構造は全体の体積が大きく、構造を小型化するうえで適さない。さらに、従来のマージ型ＰＩＮショットキーダイオード構造のリーク特性は、高周波要件を満たすことができない。
従って、先行技術における上述の問題に対処するためのトレンチマージ型ＰＩＮショットキーダイオード構造及びその製造方法を提供する必要がある。同時に、全体構造を単純化し、プロセスの精度を向上させ、ダイオード構造の特性を最適化するという目的を達成する。
本開示の目的は、ダイオード構造及びその製造方法を提供することである。トレンチマージ型ＰＩＮショットキーダイオード構造を形成するために、トレンチ部はダイオード構造内に構築される。これは全体構造のサイズの最小化とダイオード構造の特性の最適化を同時に行ううえで有益である。これにより、ダイオード構造の単位密度が増大し、スナップバックの問題が解消され、高周波要件が満たされる。これは、高速回復時間（低スイッチング損失）及びソフトリカバリー（低ピーク電圧、低ＥＭＩ、及び高システム効率）の特性の最適化という目的を達成するうえで有益である。
本開示の別の目的は、ダイオード構造及びその製造方法を提供することである。トレンチ部をダイオード構造内に導入することは、異なる導電性半導体層間の界面の精度を向上させダイオード構造の性能を最適化するよう、製造プロセスにおいて導電性半導体材料のドープを制御するうえで有益である。一方、トレンチ部の設計は、実用上の要求に応じて、半導体ユニットとしての領域を取り囲むよう変更できる。これにより、ダイオード構造の単位密度が増大し、スナップバックの問題が解消され、高周波要件が満たされる。これは、高速回復時間（低スイッチング損失）及びソフトリカバリー（低ピーク電圧、低ＥＭＩ、及び高システム効率）の特性を最適化するという目的を達成するうえで有益である。
本開示の一態様によれば、ダイオード構造が提供される。ダイオード構造は、第１金属層、第１導電型半導体層、第２導電型半導体層、少なくとも１つのトレンチ部、及び第２金属層を備える。第１導電型半導体層は第１金属層上に形成される。第２導電型半導体層は第１導電型半導体層上に形成される。第１導電型半導体層と第２導電型半導体層とは逆の導電型を有する。第１導電型半導体層と第２導電型半導体層との間にＰＮ接合が形成される。少なくとも１つのトレンチ部は第２導電型半導体層及び第１導電型半導体層の中に入り込むように配置される。少なくとも１つのトレンチ部と第１導電型半導体層との間に第１接触面が形成され、少なくとも１つのトレンチ部と第２導電型半導体層との間に第２接触面が形成される。第２金属層は、第２導電型半導体層及び少なくとも１つのトレンチ部の上に形成される。
一実施形態において、トレンチ部はポリシリコン材料層により形成され、ポリシリコン材料層と第１導電型半導体層との間、及びポリシリコン材料層と第２導電型半導体層との間に酸化物層が配置される。
一実施形態において、トレンチ部は導電材料層により形成され、導電材料層と第１導電型半導体層との間、及び導電材料層と第２導電型半導体層との間に酸化物層が配置される。
一実施形態において、第１導電型半導体層はＮ型半導体層であり、第２導電型半導体層はＰ＋型半導体層である。
一実施形態において、第１接触面の面積は第２接触面の面積よりも小さい。
一実施形態において、第２導電型半導体層は、少なくとも１つのトレンチ部の側壁から少なくとも１つのトレンチ部の底部に向かって延びる。
一実施形態において、第１金属層はカソード電極であり、第２金属層はアノード電極である。
一実施形態において、ダイオード構造は、第１金属層と第１導電型半導体層との間に配置された第１導電型ドープ半導体層をさらに備える。
一実施形態において、少なくとも１つのトレンチ部は、少なくとも１つの領域を取り囲み半導体ユニットを画定する。
本開示の別の態様によれば、ダイオード構造の製造方法が提供される。製造方法は、以下の工程（ａ）〜（ｅ）を含む。（ａ）基板を提供する工程であって、基板は第１金属層及び第１導電型半導体層を備え、第１導電型半導体層は第１金属層上に形成される、工程、（ｂ）第１導電型半導体層の表面から第１導電型半導体層の中に入り込むように配置された少なくとも１つのトレンチを形成する工程、（ｃ）第１導電型半導体層の表面を通して第１導電型半導体層の一部の中に第２導電型半導体材料をドープし、第２導電型半導体層を形成する工程であって、第１導電型半導体層と第２導電型半導体層とは逆の導電型を有し、第１導電型半導体層と第２導電型半導体層との間にＰＮ接合が形成される、工程、（ｄ）少なくとも１つのトレンチ内に導電材料を充填し、少なくとも１つのトレンチ部を形成する工程であって、少なくとも１つのトレンチ部と第１導電型半導体層との間に第１接触面が形成され、少なくとも１つのトレンチ部と第２導電型半導体層との間に第２接触面が形成される、工程、（ｅ）第２導電型半導体層及び少なくとも１つのトレンチ部の上に第２金属層を形成する工程。
一実施形態において、前記工程（ｂ）は、以下の工程（ｂ１）及び（ｂ２）を含む。（ｂ１）第１導電型半導体層をエッチングして少なくとも１つのトレンチを形成する工程、（ｂ２）少なくとも１つのトレンチの内壁上に酸化物層を形成する工程。
一実施形態において、導電材料はポリシリコン材料又は金属材料である。
一実施形態において、第１導電型半導体層はＮ型半導体層であり、第２導電型半導体層はＰ＋型半導体層である。
一実施形態において、第１接触面の面積は第２接触面の面積よりも小さい。
一実施形態において、第２導電型半導体層は、少なくとも１つのトレンチ部の側壁から少なくとも１つのトレンチ部の底部に向かって延びる。
一実施形態において、第２導電型半導体層は拡散法又はイオン注入法により形成される。
一実施形態において、第１金属層はカソード電極であり、第２金属層はアノード電極である。
一実施形態において、基板は、第１金属層と第１導電型半導体層との間に配置された第１導電型ドープ半導体層をさらに備える。
一実施形態において、少なくとも１つのトレンチ部は、少なくとも１つの領域を取り囲み半導体ユニットを画定する。
本開示の上述の内容は、以下の詳細な説明及び添付図面を参照した後に、当業者にとってより容易に明らかとなるであろう。
図１は、本開示の第１実施形態に係るダイオード構造を示す断面図である。 図２Ａは、本開示の第１実施形態に係る製造段階におけるダイオード構造を示す断面図である。 図２Ｂは、本開示の第１実施形態に係る製造段階におけるダイオード構造を示す断面図である。 図２Ｃは、本開示の第１実施形態に係る製造段階におけるダイオード構造を示す断面図である。 図２Ｄは、本開示の第１実施形態に係る製造段階におけるダイオード構造を示す断面図である。 図２Ｅは、本開示の第１実施形態に係る製造段階におけるダイオード構造を示す断面図である。 図２Ｆは、本開示の第１実施形態に係る製造段階におけるダイオード構造を示す断面図である。 図３は、本開示の第１実施形態に係るダイオード構造の製造方法を示すフローチャートである。 図４は、本開示の第２実施形態に係るダイオード構造を示す断面図である。 図５は、本開示の実施形態に係るトレンチの例示的な構造を示している。
本開示を、以下の実施形態を参照してより具体的に説明する。本開示の好ましい実施形態に関する以下の説明は、例示及び説明のみを目的として、本明細書に提示されることに留意されたい。包括的であること、又は開示された形態に正確に限定されることを意図するものではない。
図１は、本開示の第１実施形態に係るダイオード構造を示す断面図である。この実施形態において、ダイオード構造１は、例えば、高速回復エピタキシャルダイオード（ＦＲＥＤ）であるが、これに限定されるものではない。ダイオード構造１は、第１金属層１０、第１導電型半導体層１１、第２導電型半導体層１２、少なくとも１つのトレンチ部１３、及び第２金属層１４を備える。好ましくは、第１導電型半導体層１１はＮ型半導体層であり、第１金属層１０上に形成されるが、これに限定されるものではない。好ましくは、第２導電型半導体層１２はＰ＋型半導体層であり、第１導電型半導体層１１上に形成されるが、これに限定されるものではない。第１導電型半導体層１１と第２導電型半導体層１２とは、逆の導電型を有する。第１導電型半導体層１１と第２導電型半導体層１２との間には、ＰＮ接合Ｊが形成される。この実施形態において、ダイオード構造１は、第１金属層１０と第１導電型半導体層１１との間に配置された第１導電型ドープ半導体層１１ａをさらに備える。好ましくは、第１導電型ドープ半導体層１１ａはＮ＋型半導体層であるが、これに限定されるものではない。少なくとも１つのトレンチ部１３は、第２導電型半導体層１２及び第１導電型半導体層１１の中に入り込むように配置される。少なくとも１つのトレンチ部１３と第１導電型半導体層１１との間に第１接触面Ｍ１が形成され、少なくとも１つのトレンチ部１３と第２導電型半導体層１２との間に第２接触面Ｍ２が形成される。第２金属層１４は、第２導電型半導体層１２及び少なくとも１つのトレンチ部１３の上に形成される。この実施形態において、トレンチ部１３はポリシリコン材料層１３ａにより形成され、ポリシリコン材料層１３ａと第１導電型半導体層１１との間、及びポリシリコン材料層１３ａと第２導電型半導体層１２との間に酸化物層１３ｂが配置される。好ましくは、第１金属層１０はカソード電極であり、第２金属層１４はアノード電極である。このように、ダイオード構造１はトレンチマージ型ＰＩＮショットキーダイオードを形成するように構成されている。トレンチ部１３の構造を利用することにより、ダイオード構造１の逆バイアスでの降伏電圧の高電圧領域が向上する。例えば、ダイオード構造１は、１２００Ｖから１８００Ｖの範囲の降伏電圧を有する。同時に、スナップバックの問題が解消され、高周波要件が満たされる。これは、高速回復時間（低スイッチング損失）及びソフトリカバリー（低ピーク電圧、低ＥＭＩ、及び高システム効率）の特性を最適化するという目的を達成するうえで有益である。
上述のダイオード構造１によれば、本開示は、ダイオード構造の製造方法をさらに提供する。図２Ａ〜２Ｆは、本開示の第１実施形態に係るいくつかの製造段階におけるダイオード構造を示す断面図である。図３は、本開示の第１実施形態に係るダイオード構造の製造方法を示すフローチャートである。まず、工程Ｓ０１において、基板１０ａが提供される。図２Ａに示すように、この実施形態において、基板１０ａは第１金属層１０及び第１導電型半導体層１１を備え、第１導電型半導体層１１は第１金属層１０上に形成される。好ましくは、第１導電型半導体層１１はＮ型半導体層であるが、これに限定されるものではない。この実施形態において、ダイオード構造１は、第１金属層１０と第１導電型半導体層１１との間に配置された第１導電型ドープ半導体層１１ａをさらに備える。好ましくは、第１導電型ドープ半導体層１１ａはＮ＋型半導体層であるが、これに限定されるものではない。もちろん、本開示はこのような構成に限定されるものではない。次に、工程Ｓ０２において、第１導電型半導体層１１をエッチングして少なくとも１つのトレンチ１３'が形成される。図２Ｂに示すように、少なくとも１つのトレンチ１３'は、第１導電型半導体層１１の表面Ｓ１１から第１導電型半導体層１１の中に入り込むように配置される。その後工程Ｓ０３において、図２Ｃに示すように、少なくとも１つのトレンチ１３'の内壁上に酸化物層１３ｂが形成される。工程Ｓ０４において、図２Ｄに示すように、第１導電型半導体層１１の表面Ｓ１１（図２Ｃ参照）を通して第１導電型半導体層１１の一部の中に第２導電型半導体材料をドープし、第２導電型半導体層１２を形成する。この実施形態において、第２導電型半導体層１２は拡散法又はイオン注入法により形成される。好ましくは、第２導電型半導体層１２はＰ＋型半導体層であり、第１導電型半導体層１１上に形成されるが、これに限定されるものではない。第１導電型半導体層１１と第２導電型半導体層１２とは、逆の導電型を有する。第１導電型半導体層１１と第２導電型半導体層１２との間には、ＰＮ接合Ｊが形成される。もちろん、第１導電型半導体層１１及び第２導電型半導体層１２の導電性は実用上の要求に応じて変更でき、本開示はこのような構成に限定されるものではない。その後工程Ｓ０５において、少なくとも１つのトレンチ１３'内に導電材料層１３ｃを充填し、第１導電型半導体層１１及び第２導電型半導体層１２の中に入り込むように配置される少なくとも１つのトレンチ部１３を形成する。従って、少なくとも１つのトレンチ部１３と第１導電型半導体層１１との間に第１接触面Ｍ１が形成され、少なくとも１つのトレンチ部１３と第２導電型半導体層１２との間に第２接触面Ｍ２が形成される。最後に、工程Ｓ０６において、第２導電型半導体層１２及び少なくとも１つのトレンチ部１３の上に第２金属層１４が形成される。このようにして、本開示のダイオード構造１が得られる。この実施形態において、導電材料層１３ｃは、ポリシリコン材料又は金属材料により形成されるが、これに限定されるものではない。一実施形態において、図１に示すように、導電材料層１３ｃはポリシリコン材料層１３ａで置き換えることができる。別の実施形態において、第１金属層１０、第２金属層１４、及び導電材料層１３ｃの材料は、実用上の要求に応じて調整可能である。本開示はこのような構成に限定されるものではなく、本明細書において重複して説明しない。
トレンチ部１３はダイオード構造１内に導入され、これは、製造プロセスにおいて導電性半導体材料のドープを制御するうえで有益である。これにより、第１導電型半導体層１１と第２導電型半導体層１２との間のＰＮ接合Ｊの界面の精度が向上し、ダイオード構造１の性能が最適化される。さらに、ダイオード構造１はトレンチマージ型ＰＩＮショットキーダイオードを形成し、これにより、逆バイアスにおける降伏電圧の高電圧領域が向上する。例えば、ダイオード構造１は、１２００Ｖから１８００Ｖの範囲の降伏電圧を有する。同時に、スナップバックの問題が解消され、高周波要件が満たされる。これは、高速回復時間（低スイッチング損失）及びソフトリカバリー（低ピーク電圧、低ＥＭＩ、及び高システム効率）の特性を最適化するという目的を達成するうえで有益である。
図４は、本開示の第２実施形態に係るダイオード構造を示す断面図である。この実施形態において、ダイオード構造１ａの構造、要素、及び機能は、図１におけるダイオード構造１のものと同様であり、本明細書において重複して説明しない。図１のダイオード構造１とは異なり、この実施形態において、第２導電型半導体層１２は少なくとも１つのトレンチ部１３の側壁から少なくとも１つのトレンチ部１３の底部に向かってさらに延びる。これにより、少なくとも１つのトレンチ部１３と第１導電型半導体層１１との間に形成される第１接触面Ｍ１の面積は、少なくとも１つのトレンチ部１３と第２導電型半導体層１２との間に形成される第２接触面Ｍ２の面積よりも小さくなる。例えば、ショットキーチャネルモードを制御して、ダイオード構造１ａの特性をさらに最適化することが可能である。これは、高速回復時間（低スイッチング損失）及びソフトリカバリー（低ピーク電圧、低ＥＭＩ、及び高システム効率）の特性を最適化するという目的を達成するうえで有益である。
図５は、本開示の実施形態に係るトレンチの例示的な構造を示している。この実施形態において、トレンチ１３'は２次元に配置されている。例えば、トレンチ１３'の一部はＸ軸に平行な方向に沿って配置され、トレンチ１３'の一部はＹ軸に平行な方向に沿って配置される。トレンチ１３'は、少なくとも１つの領域を取り囲み少なくとも１つの半導体ユニット１ｃを画定する。つまり、トレンチ１３'の設計により、少なくとも１つのトレンチ部１３は少なくとも１つの領域をさらに取り囲み、半導体ユニット１ｃを画定する。上述のように製造プロセスにおいてドープの制御が容易であることに加え、ダイオード構造の単位密度を増大し全体構造を最小化することでより有利となる。トレンチ１３'の設計は、実用上の要求に応じて調整可能であることを強調しなければならない。この実施形態において、少なくとも１つの半導体ユニット１ｃの上面の輪郭は四角である。別の実施形態において、トレンチ１３'で取り囲むことで、少なくとも１つの半導体ユニット１ｃの上面の輪郭は、例えば、円形、六角形、又はひし形とすることが可能であるが、これに限定されるものではない。本開示はこのような構成に限定されるものではなく、本明細書において重複して説明しない。さらに、この実施形態において、トレンチ１３'により画定される半導体ユニット１ｃは、例えば、ＰＩＮダイオードユニット又はショットキーダイオードユニットでもよい。別の実施形態において、トレンチ１３'の設計を利用することは、ＰＩＮダイオードユニット又はショットキーダイオードユニットの割合及び配置を電気的性能に応じて設定するうえで有益である。本開示はこのような構成に限定されるものではなく、本明細書において重複して説明しない。
要約すると、本開示は、ダイオード構造及びその製造方法を提供する。トレンチマージ型ＰＩＮショットキーダイオード構造を形成するために、トレンチ部はダイオード構造内に形成される。これは、全体構造のサイズの最小化、及びダイオード構造の特性の最適化を同時に行ううえで有益である。さらに、トレンチ部をダイオード構造内に導入することは、異なる導電性半導体層間の界面の精度を向上させダイオード構造の性能を最適化するよう、製造プロセスにおいて導電性半導体材料のドープを制御するうえで有益である。一方、実用上の要求に応じてトレンチ部の設計を変更して半導体ユニットを画定することができ、これにより、ダイオード構造の単位密度が増大し、スナップバックの問題が解消され、高周波要件が満たされる。これは、高速回復時間（低スイッチング損失）及びソフトリカバリー（低ピーク電圧、低ＥＭＩ、及び高システム効率）の特性を最適化するという目的を達成するうえで有益である。
本開示を、現時点で最も実用的且つ好ましい実施形態と考えられるものに関して説明したが、本開示を開示された実施形態に限定する必要は無いことを理解されたい。逆に、添付の請求項の精神及び範囲内に含まれる様々な変更及び類似する構成を包含することが意図され、添付の請求項はそのような変更及び類似する構造全てを包含するように最も広い解釈をされるべきものである。

Claims (19)

  1. ダイオード構造であって、
    第１金属層と、
    前記第１金属層上に形成された第１導電型半導体層と、
    前記第１導電型半導体層上に形成された第２導電型半導体層と、
    前記第２導電型半導体層及び前記第１導電型半導体層の中に入り込むように配置された少なくとも１つのトレンチ部と、
    前記第２導電型半導体層及び前記少なくとも１つのトレンチ部の上に形成された第２金属層とを備え、
    前記第１導電型半導体層と前記第２導電型半導体層とは逆の導電型を有し、前記第１導電型半導体層と前記第２導電型半導体層との間にＰＮ接合が形成され、
    前記少なくとも１つのトレンチ部と前記第１導電型半導体層との間に第１接触面が形成され、前記少なくとも１つのトレンチ部と前記第２導電型半導体層との間に第２接触面が形成される、
    ダイオード構造。
  2. 請求項１に記載のダイオード構造であって、前記トレンチ部はポリシリコン材料層により形成され、前記ポリシリコン材料層と前記第１導電型半導体層との間、及び前記ポリシリコン材料層と前記第２導電型半導体層との間に酸化物層が配置される、ダイオード構造。
  3. 請求項１に記載のダイオード構造であって、前記トレンチ部は導電材料層により形成され、前記導電材料層と前記第１導電型半導体層との間、及び前記導電材料層と前記第２導電型半導体層との間に酸化物層が配置される、ダイオード構造。
  4. 請求項１に記載のダイオード構造であって、前記第１導電型半導体層はＮ型半導体層であり、前記第２導電型半導体層はＰ＋型半導体層である、
    ダイオード構造。
  5. 請求項１に記載のダイオード構造であって、前記第１接触面の面積は前記第２接触面の面積よりも小さい、ダイオード構造。
  6. 請求項１に記載のダイオード構造であって、前記第２導電型半導体層は、前記少なくとも１つのトレンチ部の側壁から前記少なくとも１つのトレンチ部の底部に向かって延びる、ダイオード構造。
  7. 請求項１に記載のダイオード構造であって、前記第１金属層はカソード電極であり、前記第２金属層はアノード電極である、ダイオード構造。
  8. 請求項１に記載のダイオード構造であって、前記第１金属層と前記第１導電型半導体層との間に配置された第１導電型ドープ半導体層をさらに備える、ダイオード構造。
  9. 請求項１に記載のダイオード構造であって、前記少なくとも１つのトレンチ部は、少なくとも１つの領域を取り囲み半導体ユニットを画定する、ダイオード構造。
  10. 以下の工程（ａ）〜（ｅ）を含む、ダイオード構造の製造方法。
    （ａ）基板を提供する工程であって、前記基板は第１金属層及び第１導電型半導体層を備え、前記第１導電型半導体層は前記第１金属層上に形成される、工程
    （ｂ）前記第１導電型半導体層の表面から前記第１導電型半導体層の中に入り込むように配置された少なくとも１つのトレンチを形成する工程
    （ｃ）前記第１導電型半導体層の前記表面を通して前記第１導電型半導体層の一部の中に第２導電型半導体材料をドープし、第２導電型半導体層を形成する工程であって、前記第１導電型半導体層と前記第２導電型半導体層とは逆の導電型を有し、前記第１導電型半導体層と前記第２導電型半導体層との間にＰＮ接合が形成される、工程
    （ｄ）前記少なくとも１つのトレンチ内に導電材料を充填し、少なくとも１つのトレンチ部を形成する工程であって、第１接触面が前記少なくとも１つのトレンチ部と前記第１導電型半導体層との間に形成され、第２接触面が前記少なくとも１つのトレンチ部と前記第２導電型半導体層との間に形成される、工程
    （ｅ）前記第２導電型半導体層及び前記少なくとも１つのトレンチ部の上に第２金属層を形成する工程
  11. 請求項１０に記載のダイオード構造の製造方法であって、前記工程（ｂ）は、以下の工程（ｂ１）及び（ｂ２）を含む、製造方法。
    （ｂ１）前記第１導電型半導体層をエッチングして前記少なくとも１つのトレンチを形成する工程
    （ｂ２）前記少なくとも１つのトレンチの内壁上に酸化物層を形成する工程
  12. 請求項１０に記載のダイオード構造の製造方法であって、前記導電材料はポリシリコン材料又は金属材料である、製造方法。
  13. 請求項１０に記載のダイオード構造の製造方法であって、前記第１導電型半導体層はＮ型半導体層であり、前記第２導電型半導体層はＰ＋型半導体層である、製造方法。
  14. 請求項１０に記載のダイオード構造の製造方法であって、前記第１接触面の面積は前記第２接触面の面積よりも小さい、製造方法。
  15. 請求項１０に記載のダイオード構造の製造方法であって、前記第２導電型半導体層は、前記少なくとも１つのトレンチ部の側壁から前記少なくとも１つのトレンチ部の底部に向かって延びる、製造方法。
  16. 請求項１０に記載のダイオード構造の製造方法であって、前記第２導電型半導体層は拡散法又はイオン注入法により形成される、製造方法。
  17. 請求項１０に記載のダイオード構造の製造方法であって、前記第１金属層はカソード電極であり、前記第２金属層はアノード電極である、製造方法。
  18. 請求項１０に記載のダイオード構造の製造方法であって、前記基板は、前記第１金属層と前記第１導電型半導体層との間に配置された第１導電型ドープ半導体層をさらに備える、製造方法。
  19. 請求項１０に記載のダイオード構造の製造方法であって、前記少なくとも１つのトレンチ部は、少なくとも１つの領域を取り囲み半導体ユニットを画定する、製造方法。
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