CN113054011B - 功率半导体器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种功率半导体器件及其制造方法，该功率半导体器件具有相邻的元胞区与终端区，功率半导体器件包括：半导体层，具有相对的第一表面与第二表面；多个沟槽结构，位于元胞区，每个沟槽结构沿半导体层的厚度方向延伸；分压环，位于终端区，分压环围绕元胞区；以及第一掺杂区，自终端区的部分分压环向元胞区延伸，与元胞区内的部分沟槽结构的底部接触，第一掺杂区部分位于分压环暴露的台面下方，部分位于元胞区内的部分沟槽结构的底部，第一掺杂区的掺杂浓度大于分压环的掺杂浓度，通过设置第一掺杂区，减少因电场作用产生的碰撞离化电荷对沟槽结构底部的冲击，提高了器件的二次雪崩耐量。

Description

功率半导体器件及其制造方法
技术领域
本申请涉及半导体制造技术领域，更具体地，涉及一种功率半导体器件及其制造方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)是近年来最令人注目及发展最快的一种功率半导体器件，它同时具有栅极高输入阻抗，开通和关断时具有较宽的安全工作区的优点，因此IGBT在电机驱动、电焊机、电磁炉、UPS电源等方面有很广泛的应用。随着IGBT器件的不断发展，单位面积上电流密度提升的要求也日趋紧迫，因此出现了沟槽栅的IGBT器件。与最初的平面栅IGBT器件相较，传统的沟槽型IGBT器件虽然在单位面积上的电流密度大幅度提高，器件的面积也相应的下降，但是传统的沟槽型IGBT导通时，载流子浓度从集电极到发射极逐渐降低，沟槽附近的载流子浓度不是很高。
为进一步降低IGBT器件的饱和压降，提升导通效率，一方面，沟槽型IGBT器件的沟槽结构的密度不断提升，另一方面沟槽型IGBT器件的纵向基区宽度在不断的降低。随着沟槽型IGBT器件的纵向基区宽度设计的越来越窄，沟槽型IGBT器件的沟槽结构底部所承受的电场强度也变得越来越强，特别是处于靠近终端区的沟槽结构的底部会承受最高的电场强度。这种高强的电场将会降低沟槽型IGBT器件的鲁棒性，尤其是当器件发生雪崩击穿时，由碰撞离化效应所产生的离化电荷在电场作用下向沟槽型IGBT器件的两端漂移。其中，向器件发射极漂移的电荷一部分会冲击沟槽结构的底部，另一部分会积累在靠近终端区的沟槽结构的底部，进一步提升其电场强度，从而达到二氧化硅材料所能承受的最高电场强度，击穿沟槽结构的底部的栅介质层引起器件失效，降低沟槽型IGBT器件的二次雪崩耐量。
因此，希望提供一种功率半导体器件及其制造方法，以提高功率半导体器件的性能。
发明内容
鉴于上述问题，本发明的目的在于提供一种功率半导体器件及其制造方法，以提高功率半导体器件的二次雪崩耐量。
根据本发明实施例的一方面，提供了的一种功率半导体器件，具有相邻的元胞区与终端区，所述功率半导体器件包括：半导体层，具有相对的第一表面与第二表面；多个沟槽结构，位于所述元胞区，每个所述沟槽结构沿所述半导体层的厚度方向延伸，所述厚度方向为自所述第一表面向所述第二表面的延伸方向；分压环，位于所述终端区，所述分压环围绕所述元胞区；以及第一掺杂区，自所述终端区的部分分压环向所述元胞区延伸，所述第一掺杂区与所述元胞区内的部分沟槽结构的底部接触，所述第一掺杂区部分位于所述分压环暴露的台面下方，部分位于所述元胞区内的部分沟槽结构的底部，所述第一掺杂区的掺杂浓度大于所述分压环的掺杂浓度。
可选地，所述第一掺杂区呈闭合环状围绕所述多个沟槽结构。
可选地，所述半导体层包括：阱区，位于所述元胞区，所述阱区靠近所述第一表面；发射区，位于所述元胞区，发射区所述与所述阱区接触，所述发射区相对于所述阱区更靠近所述第一表面，所述发射区与所述阱区均位于相邻的所述沟槽结构之间；集电区，靠近所述第二表面；以及第二掺杂区，位于所述阱区与所述集电区之间，并分别与所述阱区和所述集电区接触，所述多个沟槽结构的底部位于所述第二掺杂区中。
可选地，还包括局部氧化层，位于所述终端区，所述局部氧化层分别与所述分压环、所述第一掺杂区接触。
可选地，所述第一表面包括凸面与凹面，所述局部氧化层位于所述凹面上，所述局部氧化层与所述凸面平齐。
可选地，所述第一掺杂区暴露于所述凸面，所述分压环暴露于所述凹面，所述局部氧化层覆盖所述分压环。
可选地，还包括：介质层，位于所述半导体层的第一表面上；发射极，位于所述介质层表面上；以及多个第一导电部，穿过所述介质层，至少连接所述发射极，部分所述第一导电部与所述发射区连接；以及多个第二导电部，穿过所述介质层，连接部分所述沟槽结构与所述发射极。
可选地，与所述第一掺杂区接触的所述部分沟槽结构连接所述第二导电部，对应于所述第一掺杂区的第一导电部不与所述发射区接触。
可选地，每个所述沟槽结构沿第一方向平行排布，并且沿第二方向延伸，其中，所述第一方向与所述第二方向垂直，并且所述第一方向与所述第二方向均与所述半导体层的厚度方向垂直。
可选地，在所述第一方向上，相邻的所述沟槽结构之间的距离不大于1um。
可选地，每个所述第一导电部沿所述第二方向延伸，在所述第二方向上，至少一个所述第一导电部被分隔为具有第一预设距离的多段结构。
可选地，相邻的两个与所述第二导电部连接的所述沟槽结构以及该两个沟槽结构之间的结构构成待用元胞，其中，具有多段结构的所述第一导电部位于所述待用元胞中。
可选地，所述发射区沿所述第二方向延伸，在所述第二方向上，至少一个所述发射区被分隔为具有第二预设距离的多段结构。
可选地，相邻的两个未与所述第二导电部连接的所述沟槽结构以及该两个沟槽之间的结构构成有效元胞，其中，具有多段结构的所述发射区位于所述有效元胞中。
可选地，还包括集电极，位于所述半导体层的第二表面上，所述集电极与所述集电区接触。
可选地，所述第二掺杂区包括：缓冲区，靠近所述第二表面，所述缓冲区与所述集电区接触；以及漂移区，分别与所述缓冲区和所述阱区接触，其中，所述缓冲区的掺杂浓度大于所述漂移区的掺杂浓度。
可选地，每个所述沟槽结构包括：位于沟槽内表面的栅介质层；以及填充在所述沟槽内的栅极导体，其中，所述沟槽沿所述半导体层的厚度方向延伸，所述沟槽的底部位于所述第二掺杂区中。
可选地，所述功率半导体器件包括IGBT器件与MOS器件中的至少一种。
可选地，所述第一掺杂区的结深比所述沟槽结构的底部至少大0.1um。
可选地，所述第一掺杂区比所述分压环的掺杂浓度的梯度差值至少大1E2。
可选地，所述第一掺杂区在垂直于所述沟槽结构的延伸方向上，至少包围一个所述沟槽结构。
可选地，所述第一掺杂区在平行于所述沟槽结构的延伸方向上，与所述沟槽结构交叠的区域尺寸不小于0.5um。
可选地，所述第二掺杂区与所述发射区为第一掺杂类型，所述阱区、所述集电区、所述分压环以及所述第一掺杂区为第二掺杂类型。
根据本发明实施例的另一方面，提供了的一种功率半导体器件的制造方法，所述功率半导体器件具有相邻的元胞区与终端区，所述制造方法包括：形成半导体层，所述半导体层具有相对的第一表面与第二表面；以及在所述元胞区形成多个沟槽结构，每个所述沟槽结构沿所述半导体层的厚度方向延伸，所述厚度方向为自所述第一表面向所述第二表面的延伸方向；在所述终端区形成分压环，所述分压环围绕所述元胞区；以及形成自所述终端区的部分分压环向所述元胞区延伸的第一掺杂区，所述第一掺杂区与所述元胞区内的部分所述沟槽结构的底部接触，其中，所述第一掺杂区部分位于所述分压环暴露的台面下方，部分位于所述元胞区内的部分沟槽结构的底部，所述第一掺杂区的掺杂浓度大于所述分压环的掺杂浓度。
可选地，所述第一掺杂区呈闭合环状围绕所述多个沟槽结构。
可选地，形成所述半导体层的步骤包括：在所述元胞区形成阱区，所述阱区靠近所述第一表面；在所述元胞区形成发射区，所述发射区与所述阱区接触，所述发射区相对于所述阱区更靠近所述第一表面，所述发射区与所述阱区均位于相邻的所述沟槽结构之间；形成靠近所述第二表面的集电区；以及形成位于所述阱区与所述集电区之间的第二掺杂区，所述第二掺杂区分别与所述阱区和所述集电区接触，所述多个沟槽结构的底部位于所述第二掺杂区中。
可选地，还包括在所述终端区形成局部氧化层，所述局部氧化层分别与所述分压环、所述第一掺杂区接触。
可选地，所述第一表面包括凸面与凹面，所述局部氧化层位于所述凹面上，并与所述凸面平齐。
可选地，形成所述多个沟槽结构的步骤包括：在所述元胞区形成多个沟槽，每个所述沟槽沿所述半导体层的厚度方向延伸，所述沟槽的底部位于所述第二掺杂区中；在所述沟槽的内表面上形成栅介质层；在所述第一表面上与所述沟槽内形成导电材料；以及采用化学机械研磨工艺去除位于第一表面上的所述导电材料，使得位于所述沟槽内的所述导电材料、所述局部氧化层均与所述第一表面平齐。
可选地，形成所述第一掺杂区的步骤包括：在所述第一表面上形成掩模，所述掩模暴露所述多个沟槽靠近所述终端区的部分，并暴露所述局部氧化层与所述多个沟槽之间的所述分压环的表面；以及向暴露的所述分压环的表面与所述多个沟槽的底部注入掺杂杂质以形成所述第一掺杂区。
可选地，所述第一掺杂区暴露于所述凸面，所述分压环暴露于所述凹面，所述局部氧化层覆盖所述分压环。
可选地，还包括：在所述第一表面上形成介质层；形成穿过介质层的多个引线孔；形成穿过所述介质层的多个第一导电部与多个第二导电部，并在所述介质层表面形成发射极，其中，所述第一导电部与所述第二导电部位于所述引线孔中，所述第一导电部至少连接所述发射极，部分所述第一导电部与相应所述发射区连接，所述第二导电部连接所述发射极与相应的所述沟槽结构。
可选地，与所述第一掺杂区接触的所述部分沟槽结构连接所述第二导电部，对应于所述第一掺杂区的第一导电部不与所述发射区接触。
可选地，每个所述沟槽结构沿第一方向平行排布，并且沿第二方向延伸，其中，所述第一方向与所述第二方向垂直，并且所述第一方向与所述第二方向均与所述半导体层的厚度方向垂直。
可选地，在所述第一方向上，相邻的所述沟槽结构之间的距离不大于1um。
可选地，每个所述第一导电部沿所述第二方向延伸，在所述第二方向上，至少一个所述第一导电部被分隔为具有第一预设距离的多段结构。
可选地，相邻的两个与所述第二导电部连接的所述沟槽结构以及该两个沟槽结构之间的结构构成待用元胞，其中，具有多段结构的所述第一导电部位于所述待用元胞中。
可选地，所述发射区沿所述第二方向延伸，在所述第二方向上，至少一个所述发射区被分隔为具有第二预设距离的多段结构。
可选地，相邻的两个未与所述第二导电部连接的所述沟槽结构以及该两个沟槽之间的结构构成有效元胞，其中，具有多段结构的所述发射区位于所述有效元胞中。
可选地，还包括在所述第二表面上形成集电极，所述集电极与所述集电区接触。
可选地，形成所述第二掺杂区的步骤包括：形成靠近所述第二表面的缓冲区，所述缓冲区与所述集电区接触；以及形成分别与所述缓冲区和所述阱区接触的漂移区，其中，所述缓冲区的掺杂浓度大于所述漂移区的掺杂浓度。
可选地，所述功率半导体器件包括IGBT器件与MOS器件中的至少一种。
可选地，所述第一掺杂区的结深比所述沟槽结构的底部至少大0.1um。
可选地，所述第一掺杂区比所述分压环的掺杂浓度的梯度差值至少大1E2。
可选地，所述第一掺杂区在垂直于所述沟槽结构的延伸方向上，至少包围一个所述沟槽结构。
可选地，所述第一掺杂区在平行于所述沟槽结构的延伸方向上，与所述沟槽结构交叠的区域尺寸不小于0.5um。
可选地，所述第二掺杂区与所述发射区为第一掺杂类型，所述阱区、所述集电区、所述分压环以及所述第一掺杂区为第二掺杂类型。
根据本发明实施例提供的功率半导体器件及其制造方法，通过在终端区设置分压环，并且设置自部分分压环延伸到元胞区并与元胞区内的部分沟槽结构的底部接触的第一掺杂区，从而减少由于在电场作用下所产生的碰撞离化电荷对沟槽结构底部的冲击，提高功率半导体器件的二次雪崩耐量。
具体地，分压环位于局部氧化层的下方，第一掺杂区的一端分别与局部氧化层和分压环接触，另一端与靠近终端区的元胞区的部分沟槽结构的底部接触，其中，第一掺杂区呈闭合环状围绕多个沟槽结构，并且第一掺杂区的掺杂浓度高于分压环的掺杂浓度，使得浓度梯度差值大于1E2以上，从而可以有效控制器件发生雪崩击穿时的耗尽层扩展宽度，减少由于在电场作用下所产生的碰撞离化电荷对沟槽底部的冲击，提高沟槽型功率半导体器件的二次雪崩耐量。
进一步的，由于增加了沟槽型功率半导体器件的二次雪崩耐量，因此可以将沟槽结构之间的距离进一步缩小，到达1um以下，从而进一步加强功率半导体器件正向导通时的载流子注入增强效应，提高沟槽型功率半导体器件沟槽结构底部附近的等离子体浓度，随着饱和压降降低，导通电阻减小，从而减小了器件的导通损耗。
通过缩小元胞台面宽度，减小了沟槽的间距，大大降低正向压降，该沟槽结构能够大大提高器件的功率密度，降低芯片面积，节约成本。
进一步的，通过将部分沟槽结构与发射极连接，从而增加了功率半导体器件发射极与集电极之间的电容Cce，能够有效的改善沟槽型功率半导体器件在短路状态下的稳定性，增强器件的鲁棒性；同时增加了器件的输出电容Cies，减小了器件的反馈电容Cres，从而减小器件的开关损耗。
进一步的，通过将局部氧化层设置在半导体层第一表面的凹面上，并使得局部氧化层与第一表面的凸面平齐，避免了局部氧化层与半导体层第一表面之间形成高度差，从而使得在形成沟槽结构的栅极导体的步骤中，可以采用化学机械研磨工艺(CMP)使得整个器件平面获得全局平坦化，有利于后续引线孔(亚微米级)的尺寸和形貌均匀性的控制。
进一步的，通过调节与发射极连接的沟槽结构的数量、位置从而满足不同应用环境下对功率半导体器件的要求，折中器件的导通损耗和关断损耗。
进一步的，通过调节多段结构的第一导电部的第一预设距离从而满足不同应用环境下对功率半导体器件的要求，折中器件的导通损耗和关断损耗。
进一步的，通过调节多段结构的发射区的第二预设距离从而满足不同应用环境下对功率半导体器件的要求，折中器件的导通损耗和关断损耗。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。
图1示出了本发明实施例的功率半导体器件的结构示意图。
图2示出了本发明实施例的功率半导体器件的部分结构立体示意图。
图3与图4示出了本发明实施例的功率半导体器件的平面示意图。
图5a示出了本发明实施例的功率半导体器件与相关技术的功率半导体器件的终端区电场分布示意图。
图5b示出了本发明实施例的功率半导体器件与相关技术的功率半导体器件的在导通时的空穴浓度分布示意图。
图6a至图6p示出了本发明实施例的功率半导体器件的制造方法在一些阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”等表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例，其中以沟槽型IGBT举例，实际上还可以用于其他沟槽型半导体器件，例如沟槽型MOS器件等，并且可以用于硅基和碳化硅基的功率半导体器件。
图1示出了本发明实施例的功率半导体器件的结构示意图，图2示出了本发明实施例的功率半导体器件的部分结构立体示意图，图3与图4示出了本发明实施例的功率半导体器件的平面示意图，其中，图1是沿图3中AA线所截的截面图，图2是沿图3中虚框中所截的立体截面图，图3与图4中沟槽结构所在的沟槽可以通过版图进行不同的设计。
如图1至图4所示，本发明实施例的功率半导体器件具有相邻的元胞区201与终端区202，终端区202围绕元胞区201。功率半导体器件包括半导体层101a、多个沟槽结构120以及位于半导体层101a中的分压环111与第一掺杂区112。
半导体层101a具有相对的第一表面10与第二表面20。多个沟槽结构120位于元胞区201。多个沟槽结构120沿半导体层101a的厚度方向延伸，其中，半导体层101a的厚度方向为自第一表面10向第二表面20的延伸方向(Z轴方向)。
在本实施例中，半导体层101a包括：阱区140、发射区150、集电区191以及第二掺杂区101b。在一些具体的实施例中，第二掺杂区101b由漂移区101和缓冲区180构成。每个沟槽结构120包括形成在沟槽内表面上的栅介质层121以及填充在沟槽中的栅极导体122。第二掺杂区101b、发射区150以及栅极导体122为第一掺杂类型，阱区140、集电区191为第二掺杂类型，其中，第一掺杂类型为N型，第二掺杂类型为P型，缓冲区180的掺杂浓度大于漂移区101的掺杂浓度。然而本领域技术人员还可以根据需要将第一掺杂类型设置为P型，第二掺杂类型设置为N型。
阱区140位于元胞区201，并且靠近第一表面10。发射区150与阱区140接触，并且相对于阱区140更靠近第一表面10，其中，发射区150与阱区140均位于相邻的沟槽结构120之间。集电区191靠近第二表面20。第二掺杂区101b位于阱区140与集电区191之间，并分别与阱区140以及集电区191接触，其中，沟槽沿Z轴方向延伸，沟槽的底部位于第二掺杂区101b中，即多个沟槽结构120的底部位于第二掺杂区101b中。
分压环111位于终端区202，且分压环111围绕元胞区201。第一掺杂区112自终端区202的部分分压环111向元胞区201延伸，与元胞区201内的部分沟槽结构120的底部接触。第一掺杂区112一部分位于分压环111暴露的台面(半导体层101a在局部氧化层102与沟槽结构120之间的第一表面10)下方，另一部分位于元胞区201内的部分沟槽结构120的底部，第一掺杂区112的掺杂浓度大于分压环111的掺杂浓度。其中，第一掺杂区112在垂直于沟槽结构120的延伸方向(X方向)上，至少要包围一个沟槽结构120；第一掺杂区112在平行于沟槽结构120的延伸方向(Y方向)上，与沟槽结构120交叠的区域尺寸不小于0.5um。分压环111与第一掺杂区112为第二掺杂类型，第一掺杂区112的掺杂浓度大于分压环111的掺杂浓度。在本实施例中，第一掺杂区112呈闭合的环状围绕多个沟槽结构120。
本发明实施例的功率半导体器件还包括：局部氧化层102、介质层104、发射极171、集电极172、多个第一导电部161以及多个第二导电部162。
局部氧化层102位于终端区202，并与分压环111和第一掺杂区112接触。在本实施例中，半导体层101a的第一表面10包括凸面与凹面，局部氧化层102位于凹面上，并与凸面平齐。其中，第一掺杂区112暴露于凸面，分压环111暴露于凹面，局部氧化层102覆盖分压环111。
介质层104位于第一表面10上，具体的，介质层104位于凸面与局部氧化层102上，覆盖局部氧化层102、第一掺杂区112、发射区150及沟槽结构120。发射极171位于介质层104上。集电极172位于第二表面20上，并与集电区191接触。多个第一导电部161穿过介质层104，至少连接发射极171，部分第一导电部161与发射区150连接。多个第二导电部162穿过介质层104，连接部分沟槽结构120的栅极导体122与发射极171。
每个沟槽结构120沿第一方向(X轴方向)平行排布，并且沿第二方向(Y轴方向)延伸，其中，第一方向与第二方向垂直，并且第一方向与第二方向均与半导体层101a的厚度方向(Z轴方向)垂直。在一些优选实施例中，在第一方向上，相邻的沟槽结构120之间的距离不大于1um。
每个第一导电部161沿第二方向(Y轴方向)延伸，在第二方向上，至少一个第一导电部161被分隔为具有第一预设距离d1的两段结构。发射区150沿第二方向延伸，在第二方向上，至少一个发射区150被分隔为具有第二预设距离d2的两段结构。需要说明的是，图2中的第一导电部161与发射区150均被分为两段结构，但在实际的制造工艺中，第一导电部161与发射区150均被分成至少为两段的多段结构。
与第一掺杂区112接触的部分沟槽结构120连接第二导电部162，对应于第一掺杂区112的第一导电部161不与发射区150接触。
与第二导电部162连接(与发射极171连接)的沟槽结构120为接地沟槽结构(DummyTrench)，相邻的两个与第二导电部162连接的沟槽结构120以及这两个沟槽结构120之间的结构构成待用元胞(Dummy Cell)TG2，具有多段结构的第一导电部161位于待用元胞TG2中。不与第二导电部162连接，而与栅极连接的沟槽结构120为接栅极信号的沟槽结构(TrenchGate)，相邻的两个未与第二导电部162连接的沟槽结构120以及这两个沟槽结构120之间的结构构成有效元胞TG1，具有多段结构的发射区150位于有效元胞TG1中。
在本实施例中，待用元胞TG2与有效元胞TG1间隔设置，本领域技术人员可以根据需要对待用元胞TG2和有效元胞TG1的数量进行设置。
图5a示出了本发明实施例的功率半导体器件与相关技术的功率半导体器件的终端电场分布示意图，图5a的纵坐标是电场强度，横坐标是从图1的最左侧到最右侧的范围。图5b示出了本发明实施例的功率半导体器件与相关技术的功率半导体器件的在导通时的空穴浓度分布示意图，图5b的横坐标表示器件沿Z方向从漂移区101的表面向漂移区101的底部延伸的距离。
图5a中传统沟槽栅功率半导体器件发生雪崩击穿时，元胞区边缘位置的沟槽结构底部的电场强度最高，高于元胞区以及分压环区域；而本发明的功率半导体器件的元胞区201边缘的电场在第一掺杂区112的作用下，电场强度最低，增强了器件的雪崩击穿能力。由图5a可以看出本发明实施例的功率半导体器件在有第一掺杂区112处的电场强度降低，从而提高二次雪崩耐量。
图5b中，在功率半导体器件导通时，本发明的功率半导体器件内的载流子浓度高于传统的沟槽栅功率半导体器件，增强了器件的电导调制效应，改善饱和压降以及导通损耗。由图5b可以看出本发明实施例的功率半导体器件的沟槽间距缩小促进载流子(空穴)浓度增加，电流增加，饱和压降降低，导通电阻减小，从而减小导通损耗。
图6a至图6p示出了本发明实施例的功率半导体器件的制造方法在一些阶段的结构图。
本发明实施例的功率半导体器件的制造方法开始于衬底101’，如图6a所示，其中，衬底101’具有相对的第一表面10与第二表面20，并且在后续步骤中，会基于衬底101’形成半导体层101a，衬底101’的第一表面和第二表面也作为半导体层101a的第一表面和第二表面。
在本实施例中，衬底101’采用<100>晶向的区熔硅衬底，衬底101’的掺杂类型为N型，掺杂浓度范围包括2E13至2E14cm-3，掺杂电阻率的范围包括20ohm*cm至200ohm*cm，衬底101’的厚度范围包括500um至900um。进一步的，在衬底101’的第一表面10上依次堆叠形成牺牲氧化层13与氮化硅层14，如图6a所示。
在该步骤中，例如采用配比为1：15的HF溶剂清洗已经生长好外延层的衬底101’表面，之后在氧气或湿氧气氛下生长牺牲氧化层13，接着再生长氮化硅层14。
在本实施例中，牺牲氧化层13的厚度范围包括200至
Figure BDA0002941665760000121
氮化硅层14的厚度范围包括200至/>
Figure BDA0002941665760000122
进一步的，在衬底101’中形成凹槽，使得衬底101’的第一表面10分为凸面11与凹面12，如图6b所示。
在该步骤中，例如通过光刻、显影、刻蚀工艺形成凹槽。其中，由凹槽构成的凹面12位于终端区202。其中，凹槽的宽度W1的范围包括100至1000um。
进一步的，在衬底101’中形成分压环111，并在衬底101’的第一表面的凹面12上形成局部氧化层102，如图6c所示。
在该步骤中，例如采用光刻、显影、离子注入工艺在衬底101’中靠近第一表面10的位置形成分压环111，然后进行退火，使得分压环111向下推结，同时形成局部氧化层102。
在本实施例中，例如采用硅局部氧化隔离(LOCOS)形成局部氧化层102，局部氧化层102位于凹面12上，并且凸出于凸面11，其中，局部氧化层102位于终端区202。分压环111位于终端区202并围绕元胞区201，分压环111的一部分被局部氧化层102覆盖，另一部分暴露于凸面11。
进一步的，在氮化硅层14上再淀积一层氧化膜并进行化学机械研磨工艺，磨去高出氮化硅层14表面的氧化膜与局部氧化层102，并在到达氮化硅层14表面(虚线处)附近停止研磨，如图6d所示。
进一步的，去除氮化硅层14，然后再腐蚀氧化层13与局部氧化层102，使得剩余的局部氧化层102与凸面11平齐，如图6e所示。
进一步的，在元胞区201形成多个沟槽103，如图6f所示。
在该步骤中，例如采用光刻、显影以及刻蚀工艺形成多个沟槽103，每个沟槽103的底部位于衬底101’中，每个沟槽103的顶部位于衬底101’的凸面，多个沟槽103的形状与排布可以参照图3或图4的沟槽结构120。
在本实施例中，多个沟槽103被分压环111围绕，靠近终端区201的沟槽103与分压环111接触，局部氧化层102与多个沟槽103之间被分压环111隔开。
进一步的，在衬底101’中形成第一掺杂区112，如图6g所示。
在该步骤中，例如先采用光刻、显影工艺在第一表面10上形成掩模，该掩模暴露多个沟槽103靠近终端区202的部分，并暴露局部氧化层102与多个沟槽103之间的分压环111的第一表面10，然后采用注入工艺向暴露的分压环111的台面与多个沟槽103的底部注入掺杂杂质以形成第一掺杂区112，该第一掺杂区112一部分位于分压环111暴露的台面下方，另一部分包围部分沟槽103的底部，其中，第一掺杂区112的结深不小于0.2um，第一掺杂区112的结深比沟槽103的底部至少大0.1um。在形成第一掺杂区112后，去除掩模。
在本实施例中，第一掺杂区112自终端区202向元胞区201延伸，一端与局部氧化层102和分压环111接触，另一端与靠近终端区201的部分沟槽103的底部接触，第一掺杂区112的掺杂浓度大于分压环111的掺杂浓度，其中，掺杂浓度的梯度差值大于1E2以上，例如，分压环111的掺杂浓度选择1E15，则第一掺杂区112的掺杂浓度不低于1E17。在图6g中，第一掺杂区112延伸至3个沟槽103的底部，而在实际的生产中不限于此。
进一步的，在沟槽103中形成栅介质层121和栅极导体122，如图6h所示。
在该步骤中，例如先在沟槽103的内表面上形成栅介质层121，然后沉积导电材料，导电材料会填充在沟槽103中，并且覆盖介质层102的表面以及衬底101’的第一表面10，之后例如通过化学机械研磨工艺对衬底101’的第一表面10进行平坦化，去除位于局部氧化层102以及衬底101’的第一表面10上的导电材料，剩余在沟槽103中的导电材料作为栅极导体122，栅极导体122分别与衬底101’的第一表面10和局部氧化层102平齐。沟槽103中的栅介质层121和栅极导体122组成沟槽结构120。
在本实施例中，栅介质层121的材料包括氧化硅，栅极导体122的材料包括第一掺杂类型的多晶硅，栅介质层121的厚度范围包括
Figure BDA0002941665760000141
至/>
Figure BDA0002941665760000142
导电材料的沉积厚度范围包括/>
Figure BDA0002941665760000143
至/>
Figure BDA0002941665760000144
导电材料的掺杂电阻率范围包括：0.05Ohm/sqrt至50Ohm/sqrt。
进一步的，在元胞区201形成阱区140，如图6i所示。
在该步骤中，例如采用离子注入经第一表面10向衬底101’中注入掺杂杂质，之后经过高温退火等工艺形成阱区140。
在本实施例中，阱区140的掺杂类型为第二掺杂类型，阱区140位于相邻的沟槽结构120之间，靠近终端区202的阱区140与第一掺杂区112接触。
进一步的，在元胞区201形成发射区150，如图6j所示。
在该步骤中，例如采用离子注入经第一表面10向阱区140中注入掺杂杂质，之后经过高温退火等工艺形成发射区150。
在本实施例中，发射区150的掺杂类型为第一掺杂类型，并且覆盖了部分阱区140，使得发射区150相对于阱区140更靠近第一表面10。
进一步的，形成介质层104，如图6k所述。
在该步骤中，例如采用淀积工艺形成覆盖局部氧化层102与第一表面10的介质层104，其中，介质层104的厚度范围包括
Figure BDA0002941665760000151
至/>
Figure BDA0002941665760000152
进一步的，在元胞区201形成穿过介质层104的多个引线孔15，部分引线孔15延伸到阱区140中，部分引线孔15延伸到栅极导体122中，如图6l所示。
进一步的，在多个引线孔15中形成第一导电部161与第二导电部162，并在介质层104表面形成发射极171，如图6m所示。
在该步骤中，例如采用淀积工艺在介质层104表面形成金属层，该金属层同时填充在引线孔15中，其中，金属层的材料包括铝。之后通过光刻、显影、刻蚀等工艺去除介质层104表面的部分金属层，介质层104表面剩余的金属层作为发射极171，引线孔15中的金属层作为第一导电部161与第二导电部162，其中，每个第一导电部161自介质层104表面延伸至阱区140中，每个第二导电部162自介质层104表面延伸至栅极导体122中。发射极171与每个第一导电部161和每个第二导电部162连接。
进一步的，在衬底101’中形成缓冲区180，如图6n所示。
在该步骤中，例如先从第二表面20对衬底101’进行研磨，研磨至设计所需厚度停止，然后例如采用选择性离子注入经第二表面20向衬底101’中注入掺杂杂质，之后经过低温退火等工艺形成缓冲区180。位于缓冲区180上的部分衬底101’作为漂移区101。
在本实施例中，缓冲区180与漂移区101为第一掺杂类型，缓冲区180与漂移区101组成第二掺杂区101b。
进一步的，形成靠近第二表面20的集电区191，如图6o所示。
在该步骤中，例如采用离子注入经第二表面20向缓冲区180中注入掺杂杂质，之后经过低温退火等工艺形成集电区191。
在本实施例中，集电区191的掺杂类型为第二掺杂类型，并且覆盖缓冲区180，使得集电区191相对于缓冲区180更靠近第二表面20。
进一步的，在第二表面20上形成与集电区191接触的集电极172，如图6p所示。
根据本发明实施例提供的功率半导体器件及其制造方法，通过在终端区设置分压环，并且设置自部分分压环延伸到元胞区并与元胞区内的部分沟槽结构的底部接触的第一掺杂区，从而减少由于在电场作用下所产生的碰撞离化电荷对沟槽结构底部的冲击，提高功率半导体器件的二次雪崩耐量。
具体地，分压环位于局部氧化层的下方，第一掺杂区的一端分别与局部氧化层和分压环接触，另一端与靠近终端区的元胞区的部分沟槽结构的底部接触，其中，第一掺杂区呈闭合环状围绕多个沟槽结构，并且第一掺杂区的掺杂浓度高于分压环的掺杂浓度，使得浓度梯度差值大于1E2以上，从而可以有效控制器件发生雪崩击穿时的耗尽层扩展宽度，减少由于在电场作用下所产生的碰撞离化电荷对沟槽底部的冲击，提高沟槽型功率半导体器件的二次雪崩耐量。
进一步的，由于增加了沟槽型功率半导体器件的二次雪崩耐量，因此可以将沟槽结构之间的距离进一步缩小，到达1um以下，从而进一步加强功率半导体器件正向导通时的载流子注入增强效应，提高沟槽型功率半导体器件沟槽结构底部附近的等离子体浓度，随着饱和压降降低，导通电阻减小，从而减小了器件的导通损耗。
通过缩小元胞台面宽度，减小了沟槽的间距，大大降低正向压降，该沟槽结构能够大大提高器件的功率密度，降低芯片面积，节约成本。
进一步的，通过将部分沟槽结构与发射极连接，从而增加了功率半导体器件发射极与集电极之间的电容Cce，能够有效的改善沟槽型功率半导体器件在短路状态下的稳定性，增强器件的鲁棒性；同时增加了器件的输出电容Cies，减小了器件的反馈电容Cres，从而减小器件的开关损耗。
进一步的，通过将局部氧化层设置在半导体层第一表面的凹面上，并使得局部氧化层与第一表面的凸面平齐，避免了局部氧化层与半导体层第一表面之间形成高度差，从而使得在形成沟槽结构的栅极导体的步骤中，可以采用化学机械研磨工艺(CMP)使得整个器件平面获得全局平坦化，有利于后续引线孔(亚微米级)的尺寸和形貌均匀性的控制。
在功率半导体器件的实际应用中，针对不同的应用环境，对功率半导体器件的鲁棒性以及导通损耗有着不同的要求，例如在电动汽车牵引主逆变控制器中，对功率半导体器件既要兼顾导通损耗又要兼顾功率半导体器件的鲁棒性能；而在光伏的应用中，对功率半导体器件的关断损耗有着较高的需求，反而对器件的鲁棒性要求会相应降低。
本发明实施例的功率半导体器件，进一步的通过调节与发射极连接的沟槽结构的数量、位置从而满足不同应用环境下对功率半导体器件的要求，折中器件的导通损耗和关断损耗。
进一步的，通过调节多段结构的第一导电部的第一预设距离从而满足不同应用环境下对功率半导体器件的要求，折中器件的导通损耗和关断损耗。
进一步的，通过调节多段结构的发射区的第二预设距离从而满足不同应用环境下对功率半导体器件的要求，折中器件的导通损耗和关断损耗。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (47)

1.一种功率半导体器件，具有相邻的元胞区与终端区，所述功率半导体器件包括：
半导体层，具有相对的第一表面与第二表面；
多个沟槽结构，位于所述元胞区，每个所述沟槽结构沿所述半导体层的厚度方向延伸，所述厚度方向为自所述第一表面向所述第二表面的延伸方向；
分压环，位于所述终端区，所述分压环围绕所述元胞区；以及
第一掺杂区，自所述终端区的部分分压环向所述元胞区延伸，所述第一掺杂区与所述元胞区内的部分沟槽结构的底部接触，
所述第一掺杂区部分位于所述分压环暴露的台面下方，部分位于所述元胞区内的部分沟槽结构的底部，
所述第一掺杂区的掺杂浓度大于所述分压环的掺杂浓度；
所述半导体层包括：
阱区，位于所述元胞区的半导体层中并靠近所述第一表面；
其中，所述分压环、所述阱区和所述第一掺杂区的掺杂类型相同。
2.根据权利要求1所述的功率半导体器件，其中，所述第一掺杂区呈闭合环状围绕所述多个沟槽结构。
3.根据权利要求1所述的功率半导体器件，其中，所述半导体层还包括：
发射区，位于所述元胞区，发射区所述与所述阱区接触，所述发射区相对于所述阱区更靠近所述第一表面，所述发射区与所述阱区均位于相邻的所述沟槽结构之间；
集电区，靠近所述第二表面；以及
第二掺杂区，位于所述阱区与所述集电区之间，并分别与所述阱区和所述集电区接触，所述多个沟槽结构的底部位于所述第二掺杂区中。
4.根据权利要求1所述的功率半导体器件，其中，还包括局部氧化层，位于所述终端区，所述局部氧化层分别与所述分压环、所述第一掺杂区接触。
5.根据权利要求4所述的功率半导体器件，其中，所述第一表面包括凸面与凹面，所述局部氧化层位于所述凹面上，所述局部氧化层与所述凸面平齐。
6.根据权利要求5所述的功率半导体器件，其中，所述第一掺杂区暴露于所述凸面，所述分压环暴露于所述凹面，所述局部氧化层覆盖所述分压环。
7.根据权利要求3所述的功率半导体器件，其中，还包括：
介质层，位于所述半导体层的第一表面上；
发射极，位于所述介质层表面上；以及
多个第一导电部，穿过所述介质层，至少连接所述发射极，部分所述第一导电部与所述发射区连接；以及
多个第二导电部，穿过所述介质层，连接部分所述沟槽结构与所述发射极。
8.根据权利要求7所述的功率半导体器件，其中，与所述第一掺杂区接触的所述部分沟槽结构连接所述第二导电部，对应于所述第一掺杂区的第一导电部不与所述发射区接触。
9.根据权利要求7所述的功率半导体器件，其中，每个所述沟槽结构沿第一方向平行排布，并且沿第二方向延伸，
其中，所述第一方向与所述第二方向垂直，并且所述第一方向与所述第二方向均与所述半导体层的厚度方向垂直。
10.根据权利要求9所述的功率半导体器件，其中，在所述第一方向上，相邻的所述沟槽结构之间的距离不大于1um。
11.根据权利要求9所述的功率半导体器件，其中，每个所述第一导电部沿所述第二方向延伸，在所述第二方向上，至少一个所述第一导电部被分隔为具有第一预设距离的多段结构。
12.根据权利要求11所述的功率半导体器件，其中，相邻的两个与所述第二导电部连接的所述沟槽结构以及该两个沟槽结构之间的结构构成待用元胞，
其中，具有多段结构的所述第一导电部位于所述待用元胞中。
13.根据权利要求9所述的功率半导体器件，其中，所述发射区沿所述第二方向延伸，在所述第二方向上，至少一个所述发射区被分隔为具有第二预设距离的多段结构。
14.根据权利要求13所述的功率半导体器件，其中，相邻的两个未与所述第二导电部连接的所述沟槽结构以及该两个沟槽之间的结构构成有效元胞，
其中，具有多段结构的所述发射区位于所述有效元胞中。
15.根据权利要求3所述的功率半导体器件，其中，还包括集电极，位于所述半导体层的第二表面上，所述集电极与所述集电区接触。
16.根据权利要求3所述的功率半导体器件，其中，所述第二掺杂区包括：
缓冲区，靠近所述第二表面，所述缓冲区与所述集电区接触；以及
漂移区，分别与所述缓冲区和所述阱区接触，
其中，所述缓冲区的掺杂浓度大于所述漂移区的掺杂浓度。
17.根据权利要求3所述的功率半导体器件，其中，每个所述沟槽结构包括：
位于沟槽内表面的栅介质层；以及
填充在所述沟槽内的栅极导体，
其中，所述沟槽沿所述半导体层的厚度方向延伸，所述沟槽的底部位于所述第二掺杂区中。
18.根据权利要求1所述的功率半导体器件，其中，所述功率半导体器件包括IGBT器件与MOS器件中的至少一种。
19.根据权利要求1所述的功率半导体器件，其中，所述第一掺杂区的结深比所述沟槽结构的底部至少大0.1um。
20.根据权利要求1所述的功率半导体器件，其中，所述第一掺杂区比所述分压环的掺杂浓度的梯度差值至少大1E2。
21.根据权利要求1所述的功率半导体器件，其中，所述第一掺杂区在垂直于所述沟槽结构的延伸方向上，至少包围一个所述沟槽结构。
22.根据权利要求1所述的功率半导体器件，其中，所述第一掺杂区在平行于所述沟槽结构的延伸方向上，与所述沟槽结构交叠的区域尺寸不小于0.5um。
23.根据权利要求3所述的功率半导体器件，其中，所述第二掺杂区与所述发射区为第一掺杂类型，所述阱区、所述集电区、所述分压环以及所述第一掺杂区为第二掺杂类型。
24.一种功率半导体器件的制造方法，所述功率半导体器件具有相邻的元胞区与终端区，所述制造方法包括：
形成半导体层，所述半导体层具有相对的第一表面与第二表面；以及
在所述元胞区形成多个沟槽结构，每个所述沟槽结构沿所述半导体层的厚度方向延伸，所述厚度方向为自所述第一表面向所述第二表面的延伸方向；
在所述终端区形成分压环，所述分压环围绕所述元胞区；以及
形成自所述终端区的部分分压环向所述元胞区延伸的第一掺杂区，所述第一掺杂区与所述元胞区内的部分所述沟槽结构的底部接触，
其中，所述第一掺杂区部分位于所述分压环暴露的台面下方，部分位于所述元胞区内的部分沟槽结构的底部，
所述第一掺杂区的掺杂浓度大于所述分压环的掺杂浓度；
形成所述半导体层包括：
在所述元胞区形成阱区，所述阱区靠近所述第一表面；
其中，所述分压环、所述阱区、所述第一掺杂区的掺杂类型相同。
25.根据权利要求24所述的制造方法，其中，所述第一掺杂区呈闭合环状围绕所述多个沟槽结构。
26.根据权利要求24所述的制造方法，其中，形成所述半导体层的步骤包括：
在所述元胞区形成发射区，所述发射区与所述阱区接触，所述发射区相对于所述阱区更靠近所述第一表面，所述发射区与所述阱区均位于相邻的所述沟槽结构之间；
形成靠近所述第二表面的集电区；以及
形成位于所述阱区与所述集电区之间的第二掺杂区，所述第二掺杂区分别与所述阱区和所述集电区接触，所述多个沟槽结构的底部位于所述第二掺杂区中。
27.根据权利要求26所述的制造方法，其中，还包括在所述终端区形成局部氧化层，所述局部氧化层分别与所述分压环、所述第一掺杂区接触。
28.根据权利要求27所述的制造方法，其中，所述第一表面包括凸面与凹面，所述局部氧化层位于所述凹面上，并与所述凸面平齐。
29.根据权利要求27所述的制造方法，其中，形成所述多个沟槽结构的步骤包括：
在所述元胞区形成多个沟槽，每个所述沟槽沿所述半导体层的厚度方向延伸，所述沟槽的底部位于所述第二掺杂区中；
在所述沟槽的内表面上形成栅介质层；
在所述第一表面上与所述沟槽内形成导电材料；以及
采用化学机械研磨工艺去除位于第一表面上的所述导电材料，使得位于所述沟槽内的所述导电材料、所述局部氧化层均与所述第一表面平齐。
30.根据权利要求29所述的制造方法，其中，形成所述第一掺杂区的步骤包括：
在所述第一表面上形成掩模，所述掩模暴露所述多个沟槽靠近所述终端区的部分，并暴露所述局部氧化层与所述多个沟槽之间的所述分压环的表面；以及
向暴露的所述分压环的表面与所述多个沟槽的底部注入掺杂杂质以形成所述第一掺杂区。
31.根据权利要求28所述的制造方法，其中，所述第一掺杂区暴露于所述凸面，所述分压环暴露于所述凹面，所述局部氧化层覆盖所述分压环。
32.根据权利要求26所述的制造方法，其中，还包括：
在所述第一表面上形成介质层；
形成穿过介质层的多个引线孔；
形成穿过所述介质层的多个第一导电部与多个第二导电部，并在所述介质层表面形成发射极，
其中，所述第一导电部与所述第二导电部位于所述引线孔中，所述第一导电部至少连接所述发射极，部分所述第一导电部与相应所述发射区连接，所述第二导电部连接所述发射极与相应的所述沟槽结构。
33.根据权利要求32所述的制造方法，其中，与所述第一掺杂区接触的所述部分沟槽结构连接所述第二导电部，对应于所述第一掺杂区的第一导电部不与所述发射区接触。
34.根据权利要求32所述的制造方法，其中，每个所述沟槽结构沿第一方向平行排布，并且沿第二方向延伸，
其中，所述第一方向与所述第二方向垂直，并且所述第一方向与所述第二方向均与所述半导体层的厚度方向垂直。
35.根据权利要求34所述的制造方法，其中，在所述第一方向上，相邻的所述沟槽结构之间的距离不大于1um。
36.根据权利要求34所述的制造方法，其中，每个所述第一导电部沿所述第二方向延伸，在所述第二方向上，至少一个所述第一导电部被分隔为具有第一预设距离的多段结构。
37.根据权利要求36所述的制造方法，其中，相邻的两个与所述第二导电部连接的所述沟槽结构以及该两个沟槽结构之间的结构构成待用元胞，
其中，具有多段结构的所述第一导电部位于所述待用元胞中。
38.根据权利要求34所述的制造方法，其中，所述发射区沿所述第二方向延伸，在所述第二方向上，至少一个所述发射区被分隔为具有第二预设距离的多段结构。
39.根据权利要求38所述的制造方法，其中，相邻的两个未与所述第二导电部连接的所述沟槽结构以及该两个沟槽之间的结构构成有效元胞，
其中，具有多段结构的所述发射区位于所述有效元胞中。
40.根据权利要求26所述的制造方法，其中，还包括在所述第二表面上形成集电极，所述集电极与所述集电区接触。
41.根据权利要求26所述的制造方法，其中，形成所述第二掺杂区的步骤包括：
形成靠近所述第二表面的缓冲区，所述缓冲区与所述集电区接触；以及
形成分别与所述缓冲区和所述阱区接触的漂移区，
其中，所述缓冲区的掺杂浓度大于所述漂移区的掺杂浓度。
42.根据权利要求24所述的制造方法，其中，所述功率半导体器件包括IGBT器件与MOS器件中的至少一种。
43.根据权利要求24所述的制造方法，其中，所述第一掺杂区的结深比所述沟槽结构的底部至少大0.1um。
44.根据权利要求24所述的制造方法，其中，所述第一掺杂区比所述分压环的掺杂浓度的梯度差值至少大1E2。
45.根据权利要求24所述的制造方法，其中，所述第一掺杂区在垂直于所述沟槽结构的延伸方向上，至少包围一个所述沟槽结构。
46.根据权利要求24所述的制造方法，其中，所述第一掺杂区在平行于所述沟槽结构的延伸方向上，与所述沟槽结构交叠的区域尺寸不小于0.5um。
47.根据权利要求26所述的制造方法，其中，所述第二掺杂区与所述发射区为第一掺杂类型，所述阱区、所述集电区、所述分压环以及所述第一掺杂区为第二掺杂类型。
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