JP2013501367A - Ｔｊｂｓダイオードが組み込まれた電界効果トランジスタ - Google Patents

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Abstract

少なくとも１つのＭＯＳ電界効果トランジスタとダイオードとを含んでいる半導体デバイスであって、前記ダイオードはトレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）であり、モノリシックに組み込まれている構造体としてＭＯＳ電界効果トランジスタとトレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）を備えた構造が実現される。前記ＭＯＳ電界効果トランジスタおよび前記トレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）のアバランシェ電圧は、前記ＭＯＳ電界効果トランジスタがアバランシェにおいて動作可能であるように選択されている。

Description

従来技術
本発明は、半導体デバイス、殊にパワー半導体デバイスに関する。このパワー半導体デバイスは特に、トレンチジャンクションバリアショットキー（ＴＪＢＳ）ダイオードが組み込まれたパワーＭＯＳ電界効果トランジスタダイオードである。このようなパワー半導体デバイスは例えば、自動車内のジェネレータ用の同期整流器で用いられる。
パワーＭＯＳ電界効果トランジスタは数十年前から、高速スイッチとして、パワーエレクトロニクス内で使用されている。プレーナ二重拡散構造（ＤＭＯＳ）の他に、溝構造を備えたパワーＭＯＳＦＥＴ（トレンチＭＯＳ）も使用される。しかしＭＯＳＦＥＴのボディダイオードを介して短時間の電流も流れる、超高速スイッチングプロセスを使用する場合、例えば同期整流器、ＤＣ−ＤＣコンバータ等の場合には、ｐｎボディダイオードの通過損およびスイッチング損が不利に作用する。可能な措置として、例えば組み込まれている自身のｐｎボディダイオードおよびショットキーダイオードと、ＭＯＳＦＥＴを並列に接続することが提案される。
例えば、特許文献ＵＳ５１１１２５３号には、組み込まれているショットキーバリアダイオード（ＳＢＤ）とＤＭＯＳを組み合わせることが開示されている。流れる電圧が僅かであるという利点と、スイッチオフ損が小さいという利点は、ショットキーダイオードでは、逆方向電流がより高くなるという欠点によって妨害されてしまう。基本的に金属と半導体との移行部のバリアによって生じてしまう逆方向電流の他に、さらに、逆方向電圧に依存する成分も生じてしまう。これはいわゆるバリア低下（ＢＬ）によって生じるものである。ＵＳ−２００５／０１９９９１８号には、組み込まれているトレンチＭＯＳバリアショットキーダイオード（ＴＭＢＳ）とトレンチＭＯＳとを組み合わせることが提案されている。これによって、欠点であるＢＬ作用がほぼ抑圧される。
図１は、ＭＯＳバリアショットキーダイオード（ＴＭＢＳ）が組み込まれたトレンチＭＯＳの構造の簡略化された断面を示している。高濃度でｎ+型ドープされたシリコン基板１の上には、ｎ型ドープされたシリコン層２（エピ層）が設けられている。このｎ型ドープされたシリコン層２内には、多数の溝（トレンチ）３が設けられている。この溝の側面および底面には、薄い、通常は二酸化ケイ素から成る誘電層４が設けられている。溝の内部には導電性材料５、例えばドーピングされているポリシリコンが充填される。溝が複数の場合には、ｐ型ドープされた層（ｐウェル）６が溝の間に設けられる。
このｐ型ドーピングされた層において、表面には、高い濃度でｎ+型ドープされた領域８（ソース）と高い濃度でｐ+型ドープされた領域７（ｐウェルの接続のために）が設けられる。構造全体の表面は、適切な導電性層９（例えばＴｉまたはチタンケイ化物）によって覆われる。Ｐ+型ドープないしはｎ+型ドープされた層７および８と接触する領域において、この導電性層９はオーミックコンタクトとして作用する。ｐ型ドープされた層６内に埋設されていない溝の間の領域においては、導電性層９は、その下に、ｎ型ドープされた領域２を備えたショットキーコンタクトとして作用する。導電性層９の上には、一般的に、さらに、より厚い導電性金属層ないしは複数の金属層から成る層システムが設けられる。ソースコンタクトとして作用するこの金属層１０は、シリコン技術において通常の、銅成分および／またはシリコン成分を備えたアルミニウム合金またはその他の金属システムである。背面には、通常の、半田付け可能な金属システム１１が被着される。これは例えば、Ｃｒ，ＮｉＶおよびＡｇの層列から成る。金属システム１１は、ドレインコンタクトとして用いられる。ポリシリコン層５は相互に、かつ図示されていないゲートコンタクトと直流電気的に接続されている。
ショットキーダイオード、すなわち、金属層９がｎ型ドープされたシリコン２と接触している領域は電気的に、ＭＯＳＦＥＴのボディダイオード、すなわちｐ型ドープされた層６およびｎ型ドープされた層２に対して並列に接続されている。逆方向電圧が印加されると、空間電荷領域が、ショットキーダイオードに隣接するトレンチ構造の間に生じ、電界を元来のショットキーコンタクト、即ち移行部９−２から遮蔽する。ショットキーコンタクトで電界が低減されることによって、ＢＬ作用が低減される。すなわち、逆方向電圧が増すとともに生じる逆方向電流上昇が阻止される。ショットキーダイオードを流れる電圧が低減されることによって、ｐｎボディダイオードは順方向には駆動されない。従ってＭＯＳＦＥＴの反転ダイオードとしてショットキーダイオード９−２が作用する。
ショットキーダイオードでは蓄積されている電荷が少数キャリアによって除去される必要がないので、理想的な場合には、空間電荷領域の容量だけが充電されればよい。除去によって生じる、ｐｎダイオードの高い還流電流ピークは生じない。ショットキーダイオードを組み込むことによって、ＭＯＳＦＥＴのスイッチング特性が改善され、スイッチング時間およびスイッチング損が低減される。
多くの用途では、ＭＯＳＦＥＴをアバランシェ降伏においても作動させることができるのは有利である。電圧ピークは、ボディダイオードによって制限される。常に存在しているＭＯＳＦＥＴ内の寄生ＮＰＮトランジスタが原因で、不所望の、妨害作用を有する、ＮＰＮ構造の崩壊が生じる。従ってこのような作動は一般的には許されない。ＴＭＢＳダイオードが組み込まれている場合には、このような動作は基本的に可能であるが、この場合にはＴＭＢＳのＭＯＳ構造体内への電荷担体注入が生じるので、質的な理由から勧められない。
ＵＳ２００６／０２０２２６４号では、トレンチＭＯＳ内に付加的にいわゆるジャンクションバリアショットキーダイオードを組み込むことが提案されている。ジャンクションバリアショットキーダイオードは、プラナーショットキーダイオードであり、その平らな領域内には、基板ドーピングと反対の導電型が拡散されている。これは例えばｎ型ドープされた基板内のｐ型ドープされた領域である。逆方向電圧の印加時には、このｐ型ドープ領域の間には空間電荷領域が成長し、電界を例えばショットキーコンタクトから遮蔽する。ＢＬ作用はこれによって若干低減される。しかしこの作用はＴＭＢＳ構造の場合に比べて格段に低い。このような構造によって、アバランシェ降伏においてＭＯＳＦＥＴを、寄生ｎｐｎトランジスタによる影響および妨害の恐れ無しに作動させることが可能になる。
本発明の開示
本発明のパワー半導体デバイスによって、有利には、従来の素子で生じてしまうバッテリローリング作用（ＢＬ作用）が効果的に抑圧される。このために、パワーＭＯＳＦＥＴ内に付加的にＴＪＢＳダイオード（トレンチＭＯＳバリアショットキー）を組み込むことを提案する。ＴＪＢＳ構造のアバランシェ電圧は、さらに設けられているＰＮボディダイオードのアバランシェ電圧よりも大きく、または小さくなるように選択される。ＴＪＢＳ構造のアバランシェ降伏電圧（Ｚ電圧）がＮＰＮトランジスタないしはｐｎボディダイオードのアバランシェ電圧よりも小さい場合には、このデバイスはむしろ電流が高い時に、アバランシェにおいて作動される。
本発明を図示し、明細書で説明する。
従来技術による、ＴＭＢＳダイオードが組み込まれたパワートレンチＭＯＳ電界効果トランジスタの部分断面外略図 本発明の第１の構成の部分断面外略図 本発明の第２の構成の部分断面外略図 本発明のさらなる構成の部分断面外略図 ＴＪＢＳ構造が組み込まれた、本発明の別の構成の部分断面概略図
図２には、本発明の第１の実施例が概略的に、抜粋して断面図で示されている。これはモノリシックに組み込まれている構造体であり、ＭＯＳ電界効果トランジスタとＴＪＢＳダイオードを含んでいる。高い濃度でｎ+ドープされているシリコン基板１の上に、ｎドープされているシリコン層、例えばエピ層２が設けられている。このエピ層内には多数の溝（トレンチ）３が設けられている。多くのトレンチには同じように、側壁と底面に薄い、主に二酸化ケイ素から成る誘電層４が設けられている。この溝の内部はここでも、導電性材料５、例えばドーピングされたポリシリコンによって充填されている。このポリシリコン層５は相互に、かつ図示されていないゲートコンタクトと直流電気的に接続されている。
これらの溝の間には、ｐ型ドープされた層（ｐウェル）６が設けられている。このｐ型ドープされた層において表面には高い濃度でｎ+型ドープされている領域８（ソース）と高い濃度でｐ+型ドープされている領域７が、ｐウェルとの接続のために設けられている。このデバイスの幾つかの領域では溝の間にｐ型ドープされた層（ｐウェル）６ではなく、ｎ型ドープされたエピ層２のみが存在する。これらの溝には二酸化ケイ素層４も設けられておらず、ｐ型ドープされたシリコンまたはポリシリコン１２で満たされている。
これらの溝は、図２に示されているように完全に充填されるか、またはトレンチ壁部およびトレンチ底部の表面のみが覆われている。上面では、このｐ型ドープ領域は、高い濃度でｐ+ドープされているシリコンで完全にまたは部分的にのみドーピングされる。これによって、その上に位置する金属またはケイ化物９とのより良好なオーミックコンタクトが得られる。見やすくするために、この層は図示されていない。溝の深さは、（２０−４０）ボルトデバイスの場合には約１−３μｍであり、溝の間の間隔、すなわちメサ領域は、この場合には典型的に、０．５マイクロメータよりも小さい。当然ながら、サイズ設計はこの値に限定されていない。従って、例えば、より高い逆方向ＭＯＳＦＥＴの場合には、有利にはより深い溝およびより幅の広いメサ領域が選択される。それぞれ、最も外側の、ｐ型ドープされた材料が充填されている溝は、既知のｐ型ドープされている層（ｐウェル）６に接続されている。しかし、次の、二酸化ケイ素４およびポリシリコン５によって充填されている溝までの部分内にはそれぞれ、高い濃度でｎ+型ドープされている領域８と、多くの場合には高い濃度でｐ+型ドープされている領域７も存在していない。
ｐ型ドープされたシリコンが充填されているトレンチないしは溝の箇所では、エピ層２がショットキー金属９、例えばチタンケイ化物と接触する。移行部９−２は、元来のショットキーダイオードを形成する。逆方向電圧が印加されると、ショットキーコンタクトに隣接しており、ｐ型シリコンによって充填されているトレンチ構造の間に空間電荷領域が形成され、電界を、元来のショットキーコンタクト（移行部９−２）から遮蔽する。ショットキーコンタクトで電界が低減することによって、ＢＬ作用が低減される。すなわち、逆方向電圧が増すとともに逆方向電流が上昇するのが阻止される。
領域Ｉは、いわゆるトレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）を表している。ｐ型層１２のドーピングは次のように選択されている。すなわち、ｐ型層１２とｎ型ドープされたエピ層２（ＴＪＢＳ）との間のアバランシェ電圧ＵＺ＿ＴＪＢＳが、ショットキーダイオード９−２のアバランシェ電圧ＵＺ＿ＳＢＤよりも低くなるように選択されている。通常はこのアバランシェ電圧は、ｐｎ反転ダイオード６−２のアバランシェ電圧ないしは寄生ＮＰＮトランジスタのアバランシェ電圧よりも小さい。ここでこの寄生ＮＰＮトランジスタは、領域８，（７，６）および２から成る。
図１に示されている公知の構成と同様に、図２に示されている構成によって、改善されたスイッチング特性が得られる。しかも、簡単なショットキーダイオードの逆方向電流の欠点を有することはない。これに対して、この構成は、確実な電圧制限にも適している。導電性層９上には、図１の場合のように、一般的には再び、より厚い、導電性の金属層ないしは複数の金属層から成る層システム（ソースコンタクト）が設けられている。デバイスの背面では、金属システム１１がドレインコンタクトとして用いられる。ポリシリコン層５は相互に、かつ図示されていないゲートコンタクトと直流電気的に接続されている。
図３には本発明の構成の別の実施例が示されている。これは、モノリシックに組み込まれている構造体を備えている。この構造体は、ＭＯＳ電界効果トランジスタとＴＪＢＳダイオードとを含んでいる。構造、機能および名称は、図２に示されている本発明の構成を備えた内部領域を除いて同じである。図２とは異なり、内部トレンチ、すなわちＴＪＢＳのトレンチは、ｐ型ドープされたシリコンまたはポリシリコンによって充填されておらず、全部または部分的に金属によって充填されている。このトレンチの側壁および底面には、１００ｎｍよりも小さい侵入深度を備えた、平らな、高い濃度でｐ+型ドープされている領域１３が続いている。この領域は金属層９と、オーム性接触している。
領域１３は例えば、ジボラン気相コーティング、およびこれに続く拡散ステップと加熱ステップ（例えば高速熱アニール：ＲＴＰ）によって形成される。ドーピングおよび拡散ステップないしは加熱ステップは、次のように選択される。すなわち、相応のアバランシェ電圧ＵＺ＿ＴＪＢＳが得られるように選択される。本発明の構成の全ての別の形態に選択的に、ｐ型ドープされたシリコンまたはポリシリコンが充填された溝１２が設けられてもよい。
図４には、本発明による構成の別の形態が示されている。ここではゲート構造を備えたトレンチがＴＪＢＳのトレンチに対向している。ＭＯＳＦＥＴがアバランシェで作動すべき場合には、ＴＪＢＳが全ての構造体の最も低い電圧を有するようにアバランシェ電圧が再び設定される。
図２〜４に示された実施例では、ＴＪＢＳの最も外側のトレンチ構造は、図２および３に示されているようにボディ領域６と接触しているか、または図４に示されているように、ＭＯＳトレンチ構造と対向して配置されている。しかしＴＪＢＳのトレンチないし溝が、図５に示されているように、ある程度の間隔で、ｐ型ドープされたボディ領域６の間に存在していてもよい。この場合には、ＴＪＢＳ構造体は、ＭＯＳＦＥＴチップの内部に存在しているか、またはチップ縁部に配置される。
本発明による解決方法の説明において選択された半導体材料およびドーピングは例である。それぞれｎ型ドープの代わりにｐ型ドープが選択されても、ｐ型ドープの代わりにｎ型ドープが選択されてもよい。

Claims (22)

  1. 少なくとも１つのＭＯＳ電界効果トランジスタとダイオードとを含んでいる半導体デバイスであって、
    前記ダイオードはトレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）である、
    ことを特徴とする半導体デバイス。
  2. 前記ＭＯＳ電界効果トランジスタおよび前記トレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）は、モノリシックに組み込まれた構造体として構成されている、請求項１記載の半導体デバイス。
  3. 前記ＭＯＳ電界効果トランジスタおよび前記トレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）のアバランシェ電圧は、ＭＯＳ電界効果トランジスタがアバランシェにおいて動作可能であるように選択されている、請求項１または２記載の半導体デバイス。
  4. 前記トレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）のアバランシェ電圧（ＵＺ＿ＴＪＢＳ）は最も低いアバランシェ電圧として選択されており、ＵＺ＿ショットキーダイオードよりも低く、かつＵＺ＿ｐｎボディダイオードよりも低く、かつ前記半導体デバイスの寄生ｎｐｎトランジスタのアバランシェ電圧よりも低い、請求項３記載の半導体デバイス。
  5. 高濃度でｎ+型ドープされているシリコン基板（１）上に、ｎ型ドープされているシリコン層、例えばエピ層（２）が被着されており、当該シリコン層内に複数の溝ないしトレンチ（３）が設けられており、幾つかの溝ないしはトレンチ（３）の壁部および／底面には薄い導電層（４）が設けられており、内部は、導電性材料（５）から成る層で満たされており、当該層（５）が相互に、かつゲートコンタクトと直流電気的に接続されている、請求項１から４までのいずれか１項記載の半導体デバイス。
  6. 前記誘電層（４）は二酸化ケイ素から成る、請求項５記載の半導体デバイス。
  7. 前記導電性材料（５）はドーピングされたポリシリコンである、請求項５または６記載の半導体デバイス。
  8. 前記溝の間にｐ型ドープされた層（ｐウェル）（６）が設けられており、当該層の表面には高い濃度でｎ+ドープされた領域（８）がソースとして設けられており、かつ前記ｐウェルの接続に用いられる、高い濃度でｐ+ドープされた領域（７）が設けられている、請求項５、６または７記載の半導体デバイス。
  9. 前記溝の間の幾つかの領域には、ｐ型ドープされた層（ｐウェル）（６）は設けられておらず、ｎ型ドープされたエピ層（２）のみが設けられており、
    当該溝内では二酸化ケイ素層４の代わりに、ｐ型ドープされたシリコンまたはポリシリコン（１２）が当該溝を充填している、請求項８記載の半導体デバイス。
  10. 前記ｐ型ドープされたシリコンが充填されている前記トレンチないしは溝の箇所で、前記エピ層（２）はショットキーメタル（９）、殊にチタンケイ化物と接触しており、
    前記移行部（９−２）はショットキーダイオードを形成し、これによって、逆方向電圧が加わると、前記ショットキーコンタクトに隣接しており、ｐ型シリコンによって充填されている前記トレンチ構造の間に空間電荷領域が形成され、当該空間電荷領域は電界を、前記移行部（９−２）で前記元来のショットキーコンタクトから遮蔽し、このようにしてショットキーコンタクトで前記電界が低減することによってＢＬ作用が低減され、逆方向電圧が増すとともに逆方向電流が上昇することが阻止される、請求項１から９までのいずれか１項記載の半導体デバイス。
  11. 前記領域（Ｉ）は、トレンチジャンクションバリアショットキーダイオード（ＴＪＢＳ）を表している、請求項１から１０までのいずれか１項記載の半導体デバイス。
  12. 前記ｐ型層（１２）のドーピングは、当該ｐ型層（１２）と前記ｎ型ドープされたエピ層（ＴＪＢＳ）（２）との間のアバランシェ電圧（ＵＺ＿ＴＪＢＳ）が、前記ショットキーダイオード（９−２）のアバランシェ電圧（ＵＺ＿ＳＢＤ）よりも低くなるように選択されている、請求項１から１１までのいずれか１項記載の半導体デバイス。
  13. 前記アバランシェ電圧は、前記ｐｎ反転ダイオード（６−２）のアバランシェ電圧よりも低く、かつ前記寄生ＮＰＮトランジスタのアバランシェ電圧よりも低く、当該トランジスタは前記領域（８、７、６）および（２）から成る、請求項１２記載の半導体デバイス。
  14. 前記導電性層（９）の上に、厚い、導電性金属層または複数の金属層から成る層システムが設けられており、ソースコンタクトを形成しており、背面には金属システム（１１）が設けられており、当該金属システムはドレインコンタクトとして用いられ、
    当該ポリシリコン層（５）は相互に、かつゲートコンタクトと、確実な電圧制限のために接続されている、請求項１から１３までのいずれか１項記載の半導体デバイス。
  15. 領域（Ｉ）内の前記ＴＪＢＳ構造の溝は金属によって充填されており、前記溝の側壁および底面は、平らなｐ型ドープされた領域を含んでいる、請求項１から１４までのいずれか１項記載の半導体デバイス。
  16. 前記ＴＪＢＳ構造の溝が完全にｐ型領域によって充填されている場合、前記ｐ型領域の表面はｐ+型シリコンによってドーピングされており、
    当該ドーピングはトレンチ壁部から後退している、請求項１５記載の半導体デバイス。
  17. 前記内側トレンチ、すなわちＴＪＢＳのトレンチは、ｐ型ドープされたシリコンまたはポリシリコンによって充填されておらず、全部または部分的に金属によって充填されており、当該トレンチの側壁および底面に、平らな、１００ｎｍよりも浅い侵入深度を備えた、高い濃度でｐ+型ドープされた領域（１３）が続き、当該領域は前記金属層（９）とオーミック接触している、請求項１から１６までのいずれか１項記載の半導体デバイス。
  18. 前記領域（１３）は、ジボラン気相コーティング、および当該コーティングに続く拡散ステップと加熱ステップ、例えば高速熱アニール ＲＴＰによって形成され、前記ドーピングおよび拡散ステップないしは加熱ステップは、相応のアバランシェ電圧（ＵＺ＿ＴＪＢＳ）が得られるように選択される、請求項１７記載の半導体デバイス。
  19. 前記溝（１２）には選択的に、ｐ型ドープされたシリコンまたはポリシリコンが充填される、請求項１から１８までのいずれか１項記載の半導体デバイス。
  20. ゲート構造を備えたトレンチが前記ＴＪＢＳのトレンチに対向しており、前記ＭＯＳＦＥＴがアバランシェで動作されるべき場合には、ＴＪＢＳが全ての構造体の最も低い電圧を有するようにアバランシェ電圧が再び設定される、請求項１から１９までのいずれか１項記載の半導体デバイス。
  21. 前記ＴＪＢＳのトレンチないし溝はある程度の間隔で、ｐ型ドープされたボディ領域（６）の間に設けられており、
    前記ＴＪＢＳ構造は、前記ＭＯＳＦＥＴチップの内部に存在している、またはチップ縁部に配置されている、請求項１から２０までのいずれか１項記載の半導体デバイス。
  22. 全てのドーピングはそれぞれ逆の導電型で設計され、ｎ型ドープはｐ型ドープによって置き換えられる、請求項１から２１までのいずれか１項記載の半導体デバイス。
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