JP2008519448A - 半導体デバイスおよび半導体デバイスの製造方法 - Google Patents

半導体デバイスおよび半導体デバイスの製造方法 Download PDF

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Abstract

本発明は半導体デバイスおよびその製造方法に関する。本発明の半導体デバイスはＰＮダイオードの組み込まれたトレンチジャンクションバリア型ショットキーダイオードである。

Description

従来技術
本発明は請求項１の上位概念記載の半導体デバイスおよびその製造方法に関する。本発明の半導体デバイスはトレンチ構造を備えたジャンクションバリア型ショットキーダイオードである。当該の半導体デバイスは車両の搭載電源においてツェナーダイオードとして使用されるのに特に良好に適している。
こんにちの車両では電気部品によって実現される機能が多くなっている。これにより電気線路の需要もますます大きくなっている。この需要を満たすために、車両のジェネレータシステムの効率を向上させなければならない。こんにちまで一般に、車両のジェネレータシステムではツェナーダイオードとしてＰＮダイオードが使用されている。ＰＮダイオードの利点は、１つには阻止電流が低いことであり、もう１つにはローバスト性が高いことである。しかしＰＮダイオードには順方向電圧ＵＦが高いという欠点がある。室温では約０．７Ｖの順方向電圧ＵＦをかけないと電流の導通が開始されない。電流密度約５００Ａ／ｃｍ２の通常の動作条件では、順方向電圧ＵＦは１Ｖを超える。このことは効率の悪化をまねく。
理論的考察に基づいてショットキーダイオードをＰＮダイオードの代替部品とすることができる。ショットキーダイオードはＰＮダイオードよりも著しく低い順方向電圧を有する。例えば電流密度約５００Ａ／ｃｍ２のときのショットキーダイオードの順方向電圧は約０．５Ｖ〜０．６Ｖである。またショットキーダイオードは多数派キャリア素子として迅速なスイッチング動作において効果を発揮する。ただしこれまでのところ、ショットキーダイオードを車両のジェネレータシステムで使用することは行われていない。こうした適用がこれまで現れなかったのは、ショットキーダイオードに重大な欠点があるためであろう。第１にショットキーダイオードはＰＮダイオードに比べて阻止電流が高い。この阻止電流は阻止電圧に強く依存する。さらにショットキーダイオードはローバスト性が低く、特に高い温度のもとではそれが顕著である。こうした欠点が車両におけるショットキーダイオードの使用を阻んできたのである。
刊行物T.Sakai et al., "Experimental investigation of dependence of electrical characteristics on device parameters in Trench MOS Barrier Schottky Diodes", Proceedings of 1998 International Symposium on Power Semiconductors & ICs, Kyotoの293頁〜296頁、S.Kunori et al., "Low leakage current Schottky barrier diode", Proceedings of 1992 International Symposium on Power Semiconductors & ICs, Tokyoの80頁〜85頁および独国公開第１９７４９１９５号明細書から、ショットキーダイオードの特性を改善する手段、すなわち、いわゆるジャンクションバリア型ショットキーダイオードＪＢＳまたはいわゆるトレンチＭＯＳバリア型ショットキーダイオードＴＭＢＳが公知である。ＪＢＳでは、所定の構造パラメータを適切に選定することにより、高い阻止電流の原因であるショットキー効果を少なくとも部分的に遮蔽し、阻止電流を低減することができる。とはいえｐ型ドーパントをより深く拡散させることによるさらなる遮蔽は実用的ではない。なぜなら拡散領域が横方向にも拡大してしまうからである。これにより順方向での電流の流れに利用される面積が低下してしまうという欠点が生じる。また、ＴＭＢＳの利点は阻止電流が低減されることである。阻止電流は主としてダイオードのＭＯＳ構造体の擬似反転層を通り、ダイオード構造体の内部に形成されたトレンチの表面に沿って流れる。その結果、ＭＯＳ構造体はｎ型エピ層から酸化層へのいわゆる"ホットキャリア"の注入によりデグラデーションを起こし、条件が悪い場合には破壊されてしまうことさえある。反転チャネルの形成には時間がかかるので、空間電荷領域を迅速なスイッチング過程の開始時に短時間だけ拡大し、電界強度を高めることができる。しかしこのようにすると望ましくないダイオードのブレークダウン動作が短時間だけ発生する。したがって阻止電流の点で改善されたＴＭＢＳであっても、これをツェナーダイオードとして使用してブレークダウン領域で動作させることは推奨できない。
本発明の利点
本発明の請求項１記載の半導体デバイスは低い順方向電圧、低い阻止電流および高いローバスト性を有する。
本発明のデバイスによれば特に、感受性の高い酸化層がｐ型ドープされたケイ素の領域によって置換され、いわゆる"ホットキャリア"の注入がもはや生じないという利点が得られる。これにより、ブレークダウンの際に生じる高い電界強度は感受性の高い酸化層の近傍には存在しなくなる。なぜなら集積されたＰＮダイオードのブレークダウン電圧がショットキーダイオードおよびＭＯＳ構造体のブレークダウン電圧よりも低いからである。本発明により構成された半導体デバイスは特に良好なローバスト性を有するので、車両の搭載電源、特にジェネレータシステムにおいて高い信頼性をもって使用することができる。特に有利には、本発明の半導体デバイスは数１０Ｖのオーダーのブレークダウン電圧および数１００Ａ／ｃｍ２のオーダーの電流密度で確実に動作させることができる。特に有利には、半導体デバイスの第１の実施形態では、ｎ＋型基板の上にｎ型層が配置され、そこにトレンチが形成される。このトレンチはｐ型ドープ領域を形成するｐ型ドープ材料によって完全に充填される。ｎ＋型基板およびｎ型層はそれぞれ１つずつコンタクト層を支持している。
半導体デバイスの第２の実施形態では、ｎ＋型基板の上にｎ型層が配置され、そこにトレンチが形成される。このトレンチはｐ型ドープ領域によって完全にカバーされる。ｎ＋型基板およびｎ型層はそれぞれコンタクト層を支持している。
本発明のさらなる利点および実施形態は従属請求項、実施例の説明および図から得られる。
図面
以下に、添付図を参照しながら本発明の実施例について詳細に説明する。図１には従来のジャンクションバリア型ショットキーダイオードが示されている。図２には従来のトレンチＭＯＳバリア型ショットキーダイオードが示されている。図３には本発明の半導体デバイスの第１の実施例が示されている。図４には本発明の半導体デバイスの第２の実施例が示されている。図５には本発明の半導体デバイスの第３の実施例が示されている。図６には本発明の半導体デバイスの第４の実施例が示されている。図７には本発明の半導体デバイスの第５の実施例が示されている。図８には本発明の製造方法の第１の実施例のフローチャートが示されている。図９には本発明の製造方法の第２の実施例のフローチャートが示されている。図１０には本発明の製造方法の第３の実施例のフローチャートが示されている。図１１には本発明の製造方法の第４の実施例のフローチャートが示されている。
実施例の説明
本発明によって得られる利点をより良く理解してもらうために、まず公知の半導体デバイスを簡単に説明する。図１には、従来のジャンクションバリア型ショットキーダイオードＪＢＳの形態の半導体デバイス１０が示されている。この半導体デバイス１０は、ｎ＋型基板１、ｎ型層２、このｎ型層内へ拡散された少なくとも２つのｐ型ウェル３、および、チップの前面および後面のコンタクト層４，５から成る。電気的に見ると、ＪＢＳはＰＮダイオードすなわちアノードとしてのｐ型ウェル３とカソードとしてのｎ型層２とのあいだのＰＮ接合領域と、ショットキーダイオードすなわちアノードとしてのコンタクト層４とカソードとしてのｎ型層２とのあいだのショットキーバリアとのコンビネーションである。チップの後面のコンタクト層５はカソード電極として用いられ、チップの前面のコンタクト層４はｐ型ウェル３に対するオーミックコンタクトでありかつｎ型層２に対するショットキーコンタクトであるアノード電極として用いられる。ショットキーダイオードの順方向電圧がＰＮダイオードの電圧よりも小さいので、電流はショットキーダイオードの領域のみを通って順方向に流れる。そのため、ＪＢＳでの順方向電流に対する単位面積当たりの有効面積は従来のプレーナ形ショットキーダイオードでの順方向電流に対する単位面積当たりの有効面積よりも格段に小さい。阻止方向では電圧が上昇するにつれて空間電荷領域が拡大し、ＪＢＳのブレークダウン電圧よりも小さい電圧では隣接する２つのｐ型ウェル間の領域の中央付近で衝突する。これにより、高い阻止電流の原因となるショットキー効果が部分的に遮蔽され、阻止電流が低減される。こうした遮蔽作用は構造パラメータ、例えばｐ型ドーパント拡散の侵入深さＸｊｐ、ｐ型ウェル間の距離Ｗｎおよびｐ型ウェルの幅Ｗｐなどに強く依存する。ＪＢＳのｐ型ウェルを実現する技術として、通常は、ｐ型ドーパントインプランテーションおよびこれに続くｐ型ドーパント拡散が行われる。ｘ方向の水平拡散すなわちその深さがｙ方向の垂直拡散となる拡散により、２次元のｘｙ平面に対して垂直なｚ方向に有限な長さを有し、その径が侵入深さＸｊｐに相応する円筒状のｐ型ウェルが生じる。空間電荷領域が径方向に拡大するため、この形態のｐ型ウェルではショットキー効果に対して有効な遮蔽作用がほとんど得られない。また、水平拡散も相応に幅広となるので、より深くｐ型ドーパントを拡散させるのみで遮蔽作用を増大することは不可能である。また、ｐ型ウェル間の距離Ｗｎをこれ以上小さくすることもきわめて難しい。たとえそうして遮蔽作用を増大したとしても、順方向電流に対する有効面積も小さくなってしまうからである。
図２には、トレンチＭＯＳバリア型ショットキーダイオードいわゆるＴＭＢＳとしての公知の半導体デバイス２０が示されている。本発明によって得られる利点をより良く理解してもらうために、この半導体デバイス２０のＴＭＢＳの構造について説明する。半導体デバイス２０はｎ＋型基板１およびこのｎ型基板の上に配置されたｎ型層２から成る。ｎ型層２にはトレンチ７が形成される。トレンチ７の底面および壁面は酸化層６によってカバーされている。ＴＭＢＳ２０の前面の金属層４はアノード電極として用いられる。ＴＭＢＳ２０の後面の金属層５はカソード電極として用いられる。電気的に見ると、ＴＭＢＳ２０は金属層４、酸化層６およびｎ型層２から成るＭＯＳ構造体とショットキーダイオードとのコンビネーションである。ここでショットキーバリアはアノードとしての金属層４とカソードとしてのｎ型層２とのあいだに存在する。
順方向では電流はＴＭＢＳ２０のトレンチ７に包囲されたメサ領域２．１を通って流れる。トレンチ７そのものは電流には供給されない。したがってＴＭＢＳでの順方向電流に対する有効面積は従来のプレーナ形ショットキーダイオードでの順方向電流に対する有効面積よりも小さい。こうしたＴＭＢＳ２０の利点は阻止電流が低減されることである。阻止方向ではＭＯＳ構造体においてもショットキーダイオードにおいても空間電荷領域が形成される。電圧が上昇するにつれて空間電荷領域が拡大し、ＴＭＢＳ２０のブレークダウン電圧よりも小さい電圧では隣接する２つのトレンチ間のメサ領域２．１の中央付近で衝突する。これにより、高い阻止電流の原因となるショットキー効果が遮蔽され、阻止電流が低減される。こうした遮蔽作用はＴＭＢＳの構造パラメータ、例えばトレンチの深さＤｔ、トレンチ間の距離Ｗｍ、トレンチの幅Ｗｔおよび酸化層６の厚さＴｏなどに強く依存する。ＴＭＢＳでのショットキー効果の遮蔽作用は拡散されたｐ型ウェルを有するＪＢＳでの遮蔽作用に比べて格段に効果的である。しかし、公知のＴＭＢＳには、ＭＯＳ構造体の脆弱性という重大な欠点が存在する。ブレークダウンの際に酸化層６およびその直接近傍のｎ型層２内にきわめて大きな電界が発生する。阻止電流は主としてＭＯＳ構造体の擬似反転層を通り、トレンチ７の表面に沿って流れる。その結果、ＭＯＳ構造体はｎ型層２から酸化層へ６の"ホットキャリア"注入によりデグラデーションを起こし、条件が悪い場合には破壊されてしまうことさえある。反転チャネルの形成すなわちディープディプリションには時間がかかるので、空間電荷領域を迅速なスイッチング過程の開始時に短時間だけ拡大し、電界強度を高めることができる。しかしこのようにすると望ましくないダイオードのブレークダウン動作が短時間だけ発生する。したがってＴＭＢＳをツェナーダイオードとして使用してブレークダウン領域で動作させることは推奨できない。
こうした従来技術に対して、本発明は、低い順方向電圧、低い阻止電流および高いローバスト性を特長とした新規な半導体デバイスを提案する。本発明の半導体デバイスはトレンチ構造を備えたジャンクションバリア型ショットキーダイオード、すなわちトレンチジャンクションバリア型ショットキーダイオードＴＪＢＳと称される。
従来のＪＢＳのように例えばＸｊｐ＞１μｍ以上の大きな侵入深さでｐ型ドーパントを拡散させてｐ型ウェルを形成することに代えて、本発明のＴＪＢＳのトレンチはエッチングにより形成され、続いてｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填される。これに代えて、ＴＪＢＳのトレンチをエッチングにより形成し、続いて例えばＸｊｐ＜０．２μｍの平面的なホウ素拡散によりホウ素コーティングを行ってもよい。ＰＮダイオードのブレークダウン電圧ＢＶ＿ｐｎは有利にはショットキーダイオードのブレークダウン電圧ＢＶ＿ｓｃｈｏｔｔｋｙよりも低い。ＴＪＢＳは順方向では電流の高い導通性、阻止方向ではショットキー効果に対する高い遮蔽作用を有するので、ＰＮダイオードのクランプ機能およびトレンチ底部でのブレークダウンにより、低い阻止電流および高いローバスト性を呈する。したがって本発明のＴＪＢＳは車両のジェネレータシステムに配置されるツェナーダイオードとして使用するのに特に適する。
本発明の充填されたトレンチを有するＴＪＢＳの第１の実施例は半導体デバイス３０であり、これを以下に図３に則して詳細に説明する。図３に示されているように、半導体デバイス３０は、ｎ＋型基板１、このｎ＋型基板上に配置されたｎ型層２、および、このｎ型層内に形成された少なくとも２つのトレンチ７を有する。また半導体デバイス３０の前面および後面にはコンタクト層４，５が配置され、アノード電極およびカソード電極として用いられる。トレンチ７は有利にはエッチングプロセスにより形成される。コンタクト層４，５は有利には金属から成る。特に金属層４は上下に積層された２つの異なる金属層から成っていてもよい。トレンチ７はｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填され、ｐ型ドープ領域８が形成される。電気的に見ると、ＴＪＢＳすなわち半導体デバイス３０は、ＰＮダイオードすなわちアノードとしてのｐ型ドープ領域８とカソードとしてのｎ型層２とのあいだのＰＮ接合領域と、ショットキーダイオードすなわちアノードとしてのコンタクト層４とカソードとしてのｎ型層２とのあいだのショットキーバリアとのコンビネーションである。従来のジャンクションバリア型ショットキーダイオードと同様に、ダイオードの順方向電流はショットキーダイオードのみを通って流れる。しかし、ｐ型ドーパントの水平拡散が生じないので、ＴＪＢＳにおける順方向での電流に対する有効面積は、トレンチＭＯＳバリア型ショットキーダイオードＴＭＢＳと同様に、従来のジャンクションバリア型ショットキーダイオードＪＢＳよりも格段に大きくなる。阻止方向では電圧が上昇するにつれて空間電荷領域が拡大し、ＴＪＢＳのブレークダウン電圧よりも小さい電圧では隣接する２つのｐ型ドープ領域間の領域の中央付近で衝突する。これにより、ＪＢＳと同様に、高い阻止電流の原因となるショットキー効果が部分的に遮蔽され、阻止電流が低減される。こうした遮蔽作用は構造パラメータ、例えばトレンチの深さＤｔ、トレンチ間の距離Ｗｎおよびトレンチの幅Ｗｐなどに強く依存する。ＴＪＢＳにトレンチ７を実現するに際してｐ型ドーパントの拡散は行われない。したがって従来のＪＢＳで生じていたようなｐ型ドーパントの水平拡散の悪影響は存在しない。トレンチ７間のメサ領域２．１における空間電荷領域をいわば１次元のみで拡大することは、ショットキー効果の遮蔽作用にとって重要な構造パラメータであるトレンチの深さＤｔが順方向電流の有効面積に相関しないので、容易に実現可能である。本発明のＴＪＢＳでのショットキー効果に対する遮蔽作用は、ＴＭＢＳと同様に、拡散されたｐ型ウェルを有する従来のＪＢＳでの遮蔽作用に比べて格段に効果的である。さらにＴＪＢＳではＰＮダイオードによって与えられるクランプ機能から高いローバスト性が得られる。ＰＮダイオードのブレークダウン電圧ＢＶ＿ｐｎは有利にはショットキーダイオードのブレークダウン電圧ＢＶ＿ｓｃｈｏｔｔｋｙよりも低い。またここでのブレークダウンはトレンチ７の底部で発生する。ブレークダウン動作では阻止電流はＰＮダイオードのＰＮ接合領域のみを通って流れる。こうして順方向と阻止方向とがジオメトリ的に分離される。つまりＴＪＢＳはＰＮダイオード同様のローバスト性を呈するのである。ＴＪＢＳの形態の半導体デバイス３０を実現するにはＰＮ階段接合領域を形成するのが有利である。さらに"クールショットキーダイオード"におけるような電荷補償が回避される。なぜならここでは高い阻止作用を有すべきダイオードではなく、数１０Ｖのオーダー、特に約２０Ｖ〜４０Ｖのブレークダウン電圧を有するツェナーダイオードが考察されているからである。なお、ＴＪＢＳではＭＯＳ構造体が存在しないので"ホットキャリア"の注入も起こらない。したがってＴＪＢＳは車両の搭載電源、特にジェネレータシステムにおいてツェナーダイオードとして使用するのに特に良好に適する。
次に半導体デバイス３０の有利な製造方法を説明する。これについては図８に示されたフローチャートを参照されたい。まずｎ＋型基板１がステップ８０で用意される。このｎ＋型基板１の上にステップ８１でｎ型層２が被着される。これは有利にはエピタキシプロセスにより行われる。次のステップ８２でｎ型層２にトレンチ７がエッチングされる。続いてトレンチ７はステップ８３でｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填される。さらにステップ８４で、有利には金属から成るコンタクト層４，５が半導体デバイス３０の前面および後面に被着される。
以下に本発明の第２の実施例を図４に則して詳細に説明する。図４に示されているように、半導体デバイス４０は、ｎ＋型基板１、このｎ＋型基板上に配置されたｎ型層２、および、このｎ型層内に形成された少なくとも２つのトレンチ７を有する。トレンチ７の底面および壁面はｐ型ドープ領域９によってカバーされている。またチップの前面およびトレンチ表面とチップの後面とにコンタクト層４，５がアノード電極およびカソード電極として設けられている。特に金属層４は、有利には、上下に積層された２つの異なる金属層から成っていてもよい。この実施例ではトレンチ７は第２の金属層によって完全に充填される。変形実施例として、トレンチ７内部のｐ型ドープ領域９をｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉの充填によらずに実現してもよい。ｐ型ドープ領域９はトレンチ７をｐ型ドープ物質によってコーティングし、続いて平面的に拡散させることによって形成することができる。ｐ型ドープ物質として有利にはホウ素が適している。半導体デバイス４０においても第１の実施例と同様にＰＮ階段接合領域を実現するとよい。例えばトレンチ深さＤｔＯが約１μｍ〜３μｍであるとき侵入深さが０．２μｍを超えないようにきわめて平面的にドーパントを拡散させることにより、図４の第２の実施例においても、図３の充填されたトレンチ７を有する第１の実施例ときわめて類似したショットキー効果に対する遮蔽作用および阻止能力が得られる。つまり順方向電流の高い導通性および高いローバスト性が得られるので、このデバイスも車両の搭載電源、特にジェネレータシステムにおいてツェナーダイオードとして使用するのに特に良好に適する。図４の第２の実施例のデバイスは、図３の第１の実施例のデバイスでトレンチがｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉで充填されることに比べて、ｐ型ドープ領域９がドーパントのコーティングおよび拡散により簡単に製造されるという利点を有する。ただしこの第２の実施例は、侵入深さＸｊｐのｐ型ドープ物質の拡散により順方向電流に対する有効面積が幾分小さくなるという欠点を有する。しかし詳細な研究によれば、半導体デバイス４０のこうした欠点は数１０Ｖのオーダーのブレークダウン電圧では実用上無視できる程度にとどまると判明した。ブレークダウン電圧２０Ｖの半導体デバイス４０では順方向電圧は室温のもと電流密度約５００Ａ／ｃｍ２で約１０ｍＶ高くなるだけである。
次に図４の実施例の半導体デバイス４０の製造方法を図９のフローチャートに則して詳細に説明する。まずｎ＋型基板１がステップ９０で用意され、このｎ＋型基板の上にステップ９１でｎ型層２が有利にはエピタキシプロセスにより被着される。次のステップ９２でエッチングプロセスによりｎ型層２にトレンチ７がエッチングされる。続いてステップ９３でトレンチ７の底面および壁面にｐ型ドープ物質がコーティングされる。ｐ型ドープ物質として有利にはホウ素が用いられる。ドープ物質は有利にはトレンチ７に気相から析出されるか、またはイオンインプランテーションによりトレンチ内へ打ち込まれる。続いてステップ９４で拡散プロセスが行われ、ホウ素がｎ型層２内へ拡散されてｐ型ドープ領域９が形成される。ここでは特に平面的なｐ型ドーパント拡散が志向される。有利にはこの平面的な拡散はラピッドサーマルアニーリング技術ＲＴＡにより行われる。さらにステップ９５で半導体デバイス４０の前面および後面にコンタクト層４，５が被着される。
以下に本発明の第３の実施例を図５に則して詳細に説明する。図５に示されているように、半導体デバイス５０は、ｎ＋型基板１、このｎ＋型基板上に配置されたｎ型層２、および、このｎ型層内に形成された少なくとも２つのトレンチ７を有する。ｎ型層２は有利にはエピタキシプロセスにより形成される。トレンチ７は有利にはエッチングプロセスにより形成される。また半導体デバイス５０は前面にアノード電極としてのコンタクト層４を、後面にカソード電極としてのコンタクト層５を有する。これらのコンタクト層は有利には金属から成る。特に金属層４は上下に積層された２つの異なる金属層から成っていてもよい。この第３の実施例では、図３の第１の実施例とは異なり、トレンチ７がｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって部分的に厚さＤｐまで充填され、ｐ型ドープ領域８が形成されている。電気的に見ると、半導体デバイス５０は、ＰＮダイオードすなわちアノードとしてのｐ型ドープ領域８とカソードとしてのｎ型層２とのあいだのＰＮ接合領域と、ショットキーダイオードすなわちアノードとしてのコンタクト層４とカソードとしてのｎ型層２とのあいだのショットキーバリアとのコンビネーションである。しかしこの場合、ショットキーバリアは、半導体デバイス５０の表面、および、トレンチ７のうちｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉの充填されていない上部の側壁にも形成される。当該の半導体デバイス５０の利点は、トレンチ７の上部の側壁にもショットキーコンタクトが形成されたぶんだけコンタクト面積が大きくなることにより、低い順方向電圧が達成されることである。ただしこれは高い阻止電流を生じて、欠点となりうる。しかしこの第３の実施例では、順方向電圧および阻止電流に関する個別の要求に応じてパラメータＤｐを調整することにより、半導体デバイス５０を最適化することができる。
次に図５の実施例の半導体デバイス５０の製造方法を図１０のフローチャートに則して詳細に説明する。まずｎ＋型基板１がステップ１００で用意され、このｎ＋型基板の上にステップ１０１でｎ型層２が有利にはエピタキシプロセスにより被着される。次のステップ１０２でエッチングプロセスによりｎ型層２にトレンチ７がエッチングされる。続いてトレンチ７がｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによってステップ１０３で充填される。トレンチ７内にｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉはステップ１０４で厚さＤｐが残るように再び部分的に除去される。これは有利にはエッチングプロセスにより行われる。さらにステップ１０５で半導体デバイス５０の前面および後面にコンタクト層４，５が被着される。
前述した３つの実施例では、本発明の有利な実施態様として、それぞれ半導体デバイスの縁部に、縁部の電界強度を低減するための付加的な構造体を設けてもよい。こうした構造体は、例えば低濃度にドープされたｐ型ドープ領域、フィールドプレートその他から成る。
以下に本発明の第４の実施例を図６に則して詳細に説明する。これは図３の実施例の半導体デバイス３０を有利に変形し、付加的に縁部電界強度を低減する縁構造体を設けたものである。図６に示されている半導体デバイス６０は幅広のトレンチを有し、さらにデバイスの縁部に深く拡散されたｐ型ドープ領域を有することを特徴とする。半導体デバイス６０はｎ＋型基板１およびこのｎ型基板の上に配置されたｎ型層２を有する。ｎ型層２には付加的なトレンチ７ｂが形成されている。トレンチ７，７ｂは有利にはエッチングプロセスにより形成される。図６に示されているように、トレンチ７ｂはトレンチ７よりも幅広である。トレンチ７，７ｂはｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填され、ｐ型ドープ領域８，８ｂが形成される。さらに幅広のトレンチ７ｂに直接に接するようにｐ型ドープ領域１０が設けられる。ｎ＋型基板１のうちｎ型層２とは反対側にコンタクト層５が配置される。半導体デバイス６０の前面にはコンタクト層４が被着される。ただしコンタクト層４は半導体デバイス６０の前面の全体を覆ってはいない。コンタクト層４はトレンチ７，７ｂ、トレンチ近傍のｎ型層２の露出部分、および、ｐ型ドープ領域１０の一部のみをカバーしている。半導体デバイス６０の前面の残りの部分は酸化層１１によって覆われている。酸化層１１はｐ型ドープ領域１０の一部およびその右方のｎ型層２の露出部分の上方に延在している。半導体デバイス６０の内部でよりも縁部で高いブレークダウン電圧を達成するために、有利には、ｐ型ドープ領域１０の侵入深さＸｊｐ＿ｅｄｇｅはトレンチ７，７ｂの深さＤｔよりも大きく選定される。また、トレンチ７ｂおよびｐ型ドープ領域１０の位置は、ｐ型ドープ領域１０の縁が幅広のトレンチ７ｂの下方で終了してトレンチ７，７ｂ間のメサ領域６１に接触しないように選定される。ｐ型ドープ領域１０の侵入深さＸｊｐ＿ｅｄｇｅをトレンチ７，７ｂの深さＤｔよりも大きくすべきであるという要求をあまり推し進めると順方向電圧に悪影響が及ぶ。なぜならｎ型層２を相応に厚く構成しなければならなくなるからである。しかし、詳細に研究したところ、半導体デバイス６０の縁部で高いブレークダウン電圧を達成するには、ｐ型ドープ領域１０の侵入深さＸｊｐ＿ｅｄｇｅはトレンチ７，７ｂの深さＤｔよりも僅かに大きくするだけでよいことが判明した。したがってｐ型ドープ領域１０を深くすることによる順方向電圧への悪影響は、実用上は無視できる程度にとどまる。
次に半導体デバイス６０の有利な製造方法を図１１に示されたフローチャートに則して説明する。まずｎ＋型基板１がステップ１１０で用意され、このｎ＋型基板の上にステップ１１１でｎ型層２が有利にはエピタキシプロセスにより被着される。次にステップ１１２において、相応に形成されたマスクがデバイスの前面に被着され、ｐ型ドープ物質、例えばホウ素が深く拡散され、ｐ型ドープ領域１０が形成される。これは有利には、ｎ型層２のうちマスクによって覆われていない露出表面がｐ型ドープ物質によって覆われるようにして行われる。ドープ物質は気相から析出されるか、またはイオンインプランテーションにより打ち込まれる。続いてドープ物質が加熱によりｎ型層２の下部へ拡散される。次にステップ１１３でエッチングプロセスによりｎ型層２にトレンチ７，７ｂが形成される。ここでトレンチ７ｂはトレンチ７よりも幅広に構成される。続いてステップ１１４において、トレンチ７，７ｂがｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填され、ｐ型ドープ領域８，８ｂが形成される。さらにステップ１１５で半導体デバイス６０の前面および後面にコンタクト層４，５が被着される。このときにもマスク技術を用いることが推奨される。なぜなら半導体デバイス６０の前面の一部の領域のみをコンタクト層４でカバーすべきだからである。表面の残りの部分は酸化層１１でパシベーションされる。
以下に本発明の第５の実施例を図７に則して詳細に説明する。図７に示されている半導体デバイス７０は幅広のトレンチを有し、さらに半導体デバイスの縁部に深く拡散されたｐ型ドープ領域を有することを特徴とする。ここで拡散されたｐ型ドープ領域は半導体デバイス７０の縁に達している。半導体デバイス７０はｎ＋型基板１およびこのｎ型基板の上に配置されたｎ型層２を有する。ｎ型層２にはトレンチ７，７ｂが形成されている。トレンチ７，７ｂは有利にはエッチングプロセスにより形成される。図７に示されているように、トレンチ７ｂはトレンチ７よりも幅広である。トレンチ７，７ｂはｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填され、ｐ型ドープ領域８，８ｂが形成される。さらに幅広のトレンチ７ｂに直接に接するようにｐ型ドープ領域１０が設けられる。ｎ＋型基板１のうちｎ型層２とは反対側にコンタクト層５が配置される。半導体デバイス７０の前面にはコンタクト層４が被着される。半導体デバイス７０の内部でよりも縁部で高いブレークダウン電圧を達成するために、有利には、ｐ型ドープ領域１０の侵入深さＸｊｐ＿ｅｄｇｅはトレンチ７，７ｂの深さＤｔよりも大きく選定される。また、トレンチ７ｂおよびｐ型ドープ領域１０の位置は、ｐ型ドープ領域１０の縁が幅広のトレンチ７ｂの下方で終了してトレンチ７，７ｂ間のメサ領域に接触しないように選定される。ｐ型ドープ領域１０の侵入深さＸｊｐ＿ｅｄｇｅをトレンチ７，７ｂの深さＤｔよりも大きくすべきであるという要求をあまり推し進めると順方向電圧に悪影響が及ぶ。なぜならｎ型層２を相応に厚く構成しなければならなくなるからである。しかし、詳細に研究したところ、半導体デバイス７０の縁部で高いブレークダウン電圧を達成するには、ｐ型ドープ領域１０の侵入深さＸｊｐ＿ｅｄｇｅはトレンチ７，７ｂの深さＤｔよりも僅かに大きくするだけでよいことが判明した。したがってｐ型ドープ領域１０を深くすることによる順方向電圧への悪影響は、実用上は無視できる程度にとどまる。図７に示されている実施例の半導体デバイス７０と図６に示されている実施例の半導体デバイス６０との相違は、半導体デバイス７０ではｐ型ドープ領域１０がデバイスの縁にまで達しているという点である。これにより半導体デバイス７０の縁で"オープンな"ＰＮ接合領域が形成され、高い阻止電流が生じる。ただし適切なエッチング技術を用いれば、この阻止電流を著しく低減することができる。有利には、この実施例では、デバイス前面へのコンタクト層の被着にマスクを用いる必要がない。また、半導体デバイス７０では感受性の高い酸化物が表面に存在しないので、半導体デバイスをいわゆるプレスフィットケーシングへ実装でき、特に有利である。
半導体デバイス７０の有利な製造方法は前述した半導体デバイス６０の製造方法と類似している。相違は、デバイスの縁まで達するｐ型ドープ領域１０のためにこれを形成するマスクが異なるという点のみである。また、コンタクト層４は半導体デバイス７０の前面全体を覆うので、コンタクト層４の被着に対してマスクは必要ない。
図６，図７に則して説明した縁構造体は、図４，図５に則して説明した半導体デバイスにも同様に適用可能である。
前述した各実施例による本発明の半導体デバイスは、車両の搭載電源、特にそのジェネレータシステムにおいてツェナーダイオードとして用いられるのに適している。このために半導体デバイスは１２Ｖ〜３０Ｖ，有利には１５Ｖ〜２５Ｖのブレークダウン電圧を有する。特に有利には、当該の半導体デバイスは数１００Ａ／ｃｍ２のオーダー、例えば約４００Ａ／ｃｍ２〜６００Ａ／ｃｍ２の高い電流密度のブレークダウンモードで駆動可能である。
従来のジャンクションバリア型ショットキーダイオードを示す図である。 従来のＭＯＳバリア型ショットキーダイオードを示す図である。 本発明の半導体デバイスの第１の実施例を示す図である。 本発明の半導体デバイスの第２の実施例を示す図である。 本発明の半導体デバイスの第３の実施例を示す図である。 本発明の半導体デバイスの第４の実施例を示す図である。 本発明の半導体デバイスの第５の実施例を示す図である。 本発明の製造方法の第１の実施例のフローチャートである。 本発明の製造方法の第２の実施例のフローチャートである。 本発明の製造方法の第３の実施例のフローチャートである。 本発明の製造方法の第４の実施例のフローチャートである。
符号の説明
１ ｎ＋型基板、 ２ ｎ型層、 ２．１，６１ メサ領域、 ４，５ コンタクト層、 ６，１１ 酸化層、 ７，７ｂ トレンチ、 ８，８ｂ，９，１０ ｐ型ドープ領域、 ８０〜８３，９０〜９５，１００〜１０５，１１０〜１１５ ステップ、 ＢＶ＿ｍｏｓ ＭＯＳ構造体のブレークスルー電圧、 ＢＶ＿ｐｎ ＰＮダイオードのブレークスルー電圧、 ＢＶ＿ｓｃｈｏｔｔｋｙ ショットキーダイオードのブレークスルー電圧、 Ｄｐ ｐ型ドープ領域の厚さ、 ＤｔＯ トレンチの深さ、 Ｔｏ 酸化層の厚さ、 Wｍ，Ｗｎ トレンチ間の距離、 Ｗｔ トレンチの幅、 ＷｐＯ マスクでのｐ型ドープ領域の幅、 Ｘｊｐ，Ｘｊｐ＿ｅｄｇｅ 侵入深さ

Claims (35)

  1. ＰＮダイオードの組み込まれたトレンチジャンクションバリア型ショットキーダイオードを含むことを特徴とする半導体デバイス（３０，４０，５０，６０，７０）。
  2. ＰＮダイオードはクランプ素子として用いられる、請求項１記載の半導体デバイス。
  3. ショットキーダイオードおよびＰＮダイオードから成るコンビネーション部を含む半導体デバイス（３０，４０，５０，６０，７０）において、ＰＮダイオードのブレークダウン電圧（ＢＶ＿ｐｎ）はショットキーダイオードのブレークダウン電圧（ＢＶ＿ｓｃｈｏｔｔｌｙ）よりも低い、請求項１または２記載の半導体デバイス。
  4. 当該の半導体デバイスは数１００Ａ／ｃｍ２のオーダーの高い電流密度、例えば約４００Ａ／ｃｍ２〜６００Ａ／ｃｍ２のブレークダウンモードで駆動可能である、請求項１から３までのいずれか１項記載の半導体デバイス。
  5. 当該の半導体デバイス（３０，４０，５０，６０，７０）は第１の導電型の基板（１）を含み、該基板（１）上に第１の導電型の層（２）が配置されており、該第１の導電型の層（２）内に複数のトレンチ（７，７ｂ）が設けられており、該トレンチ（７，７ｂ）は少なくとも部分的に第２の導電型の物質で充填されており、当該の半導体デバイス（３０，４０，５０，６０，７０）の前面および後面にコンタクト層（４，５）が配置されている、請求項１から４までのいずれか１項記載の半導体デバイス。
  6. 半導体デバイス（３０）はｎ＋型基板（１）を含み、該ｎ＋型基板（１）上にｎ型層（２）が配置されており、該ｎ型層（２）内に少なくとも２つのトレンチ（７）が設けられており、該トレンチ（７）がｐ型ドープ材料で充填されてｐ型ドープ領域（８）が形成されており、ｎ＋型基板（１）およびｎ型層（２）はそれぞれ１つずつコンタクト層（４，５）を支持しており、該コンタクト層（４，５）は半導体デバイス（３０）の前面および後面の全面を覆っている、請求項１から５までのいずれか１項記載の半導体デバイス。
  7. 半導体デバイス（４０）はｎ＋型基板（１）を含み、該ｎ＋型基板（１）上にｎ型層（２）が配置されており、該ｎ型層（２）内に少なくとも２つのトレンチ（７）が設けられており、該トレンチ（７）の壁面および底面がｐ型ドープ材料でカバーされてｐ型ドープ領域（９）が形成されており、ｎ＋型基板（１）およびｎ型層（２）がそれぞれ１つずつコンタクト層（４，５）を支持しており、第２のコンタクト層（５）は半導体デバイス（４０）の後面の全面を覆っており、第１のコンタクト層（４）は半導体デバイス（４０）の前面の全面を覆いかつトレンチ（７）を充填している、請求項１から５までのいずれか１項記載の半導体デバイス。
  8. ｐ型ドープ領域（９）は拡散により形成される、請求項７記載の半導体デバイス。
  9. ｐ型ドープ領域（９）の厚さは約０．２μｍである、請求項７または８記載の半導体デバイス。
  10. トレンチ（７）の深さ（ＤｔＯ）は約１μｍ〜３μｍである、請求項１から９までのいずれか１項記載の半導体デバイス。
  11. 当該の半導体デバイスがＰＮ階段接合領域を有している、請求項１から１０までのいずれか１項記載の半導体デバイス。
  12. 半導体デバイス（５０）はｎ＋型基板（１）を含み、該ｎ＋型基板（１）上にｎ型層（２）が配置されており、該ｎ型層（２）内に少なくとも２つのトレンチ（７）が設けられており、該トレンチ（７）が多くとも部分的にｐ型ドープ物質で充填されて内部に所定の厚さ（Ｄｐ）のｐ型ドープ領域（８）が形成されており、ｎ＋型基板（１）およびｎ型層（２）はそれぞれコンタクト層（４，５）を支持しており、第１のコンタクト層（４）は半導体デバイス（５０）の前面を完全に覆いかつトレンチ（７）を完全に充填している、請求項１から５までのいずれか１項記載の半導体デバイス。
  13. 半導体デバイス（６０）はｎ＋型基板（１）を含み、該ｎ＋型基板（１）上にｎ型層（２）が配置されており、該ｎ型層（２）内に複数のトレンチ（７，７ｂ）が設けられており、該トレンチ（７，７ｂ）がｐ型ドープ物質で充填されて内部に第１のｐ型ドープ領域（８，８ｂ）が形成されており、さらにトレンチ（７ｂ）に接して第２のｐ型ドープ領域（１０）が形成されており、ここで第２のｐ型ドープ領域のｎ型層（２）への侵入深さ（Ｘｊｐ＿ｅｄｇｅ）はトレンチ（７，７ｂ）の深さ（Ｄｔ）よりも大きく、ｎ＋型基板（１）およびｎ型層（２）はそれぞれコンタクト層（４，５）を支持しており、第１のコンタクト層（４）は半導体デバイス（５０）の前面を多くとも部分的に覆っている、請求項１から５までのいずれか１項記載の半導体デバイス。
  14. 半導体デバイス（６０）の前面のうち第１のコンタクト層（４）によって覆われていない部分領域が酸化層（１１）によって覆われている、請求項１３記載の半導体デバイス。
  15. 半導体デバイス（７０）はｎ＋型基板（１）を含み、該ｎ＋型基板（１）上にｎ型層（２）が配置されており、該ｎ型層（２）内に複数のトレンチ（７，７ｂ）が設けられており、該トレンチ（７，７ｂ）がｐ型ドープ物質で充填されて内部に第１のｐ型ドープ領域（８，８ｂ）が形成されており、さらにトレンチ（７ｂ）に接して第２のｐ型ドープ領域（１０）が形成されており、ここで第２のp型ドープ領域のｎ型層（２）への侵入深さ（Ｘｊｐ＿ｅｄｇｅ）はトレンチ（７，７ｂ）の深さ（Ｄｔ）よりも大きく、第２のp型ドープ領域は半導体デバイス（７０）の縁にまで達しており、ｎ＋型基板（１）およびｎ型層（２）はそれぞれコンタクト層（４，５）を支持しており、該コンタクト層（４，５）は半導体デバイス（７０）の前面および後面を完全に覆っている、請求項１から５までのいずれか１項記載の半導体デバイス。
  16. 半導体デバイスのブレークダウン電圧はｐ型ドープ領域（８，９，１０）およびｎ型層（２）によって形成されたＰＮダイオードのブレークダウン電圧（ＢＶ＿ｐｎ）によって定められる、請求項１から１５までのいずれか１項記載の半導体デバイス。
  17. ｐ型ドープ領域（８，８ｂ）はｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉから成る、請求項１から１６までのいずれか１項記載の半導体デバイス。
  18. 各ｐ型ドープ領域（９，１０）は１回の拡散プロセスにより形成される、請求項１から１７までのいずれか１項記載の半導体デバイス。
  19. コンタクト層（４，５）は金属から成る、請求項１から１８までのいずれか１項記載の半導体デバイス。
  20. コンタクト層（４，５）は多層に構成されている、請求項１から１９までのいずれか１項記載の半導体デバイス。
  21. ＰＮダイオードのブレークダウンが発生する場合、該ブレークダウンは有利にはトレンチ（７，７ｂ）の底面の領域で発生する、請求項１から２０までのいずれか１項記載の半導体デバイス。
  22. トレンチ（７）は条片状またはアイランド状に構成されている、請求項１から２１までのいずれか１項記載の半導体デバイス。
  23. 請求項１から２２までのいずれか１項記載の半導体デバイスをツェナーダイオードとして使用することを特徴とする半導体デバイスの使用。
  24. 請求項１から２２までのいずれか１項記載の半導体デバイスを車両の搭載電源、例えば車両のジェネレータシステムにおいて使用することを特徴とする半導体デバイスの使用。
  25. ブレークダウン電圧が１０Ｖ〜５０Ｖ、例えば１２Ｖ〜４０Ｖである、請求項１から２２までのいずれか１項記載の半導体デバイス。
  26. ｎ＋基板上にｎ型層を被着し、該ｎ型層（２）内に複数のトレンチ（７）を形成し、該トレンチ（７）をｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填してｐ型ドープ領域（８）を形成し、ｎ＋型基板（１）およびｎ型層（２）およびｐ型ドープ領域（８）をそれぞれコンタクト層（４，５）で覆うことを特徴とする半導体デバイス（３０）の製造方法。
  27. ｎ＋型基板（１）上にｎ型層（２）を被着し、該ｎ型層（２）内に複数のトレンチ（７）を形成し、該トレンチ（７）の壁面および底面にｐ型ドープ物質を拡散させてｐ型ドープ領域（９）を形成し、ｎ＋型基板（１）およびｎ型層（２）をそれぞれコンタクト層（４，５）によって覆い、その際にトレンチ（７）をコンタクト層（４）の材料によって完全に充填することを特徴とする半導体デバイス（４０）の製造方法。
  28. ｎ＋型基板（１）上にｎ型層（２）を被着し、該ｎ型層（２）内に複数のトレンチ（７）を形成し、該トレンチ（７）をｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって多くとも部分的に充填してｐ型ドープ領域（８）を形成し、ｎ＋型基板（１）およびｎ型層（２）をそれぞれコンタクト層（４，５）によって覆い、その際にトレンチ（７）をコンタクト層（４）によって完全に充填することを特徴とする半導体デバイス（５０）の製造方法。
  29. ｎ＋型基板（１）上にｎ型層（２）を被着し、該ｎ型層（２）内に複数のトレンチ（７，７ｂ）を形成し、該トレンチ（７）をｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填して第１のｐ型ドープ領域（８）を形成し、さらにトレンチ（７ｂ）に直接に接するように第２のｐ型ドープ領域（１０）をｎ型層（２）内に形成し、ここで第２のｐ型ドープ領域（１０）の侵入深さ（Ｘｊｐ＿ｅｄｇｅ）がトレンチ（７，７ｂ）の深さ（Ｄｔ）よりも大きくなるようにし、ｎ＋型層およびｎ型層（２）をそれぞれコンタクト層（４，５）によって覆い、その際にデバイスの前面の一部をコンタクト層（４）で覆い、デバイスの前面のうちコンタクト層（４）によって覆われない領域を酸化層（１１）によって覆うことを特徴とする半導体デバイス（６０）の製造方法。
  30. ｎ＋型基板（１）上にｎ型層（２）を被着し、該ｎ型層（２）内に複数のトレンチ（７，７ｂ）を形成し、該トレンチ（７）をｐ型ドープされたＳｉまたはＰｏｌｙ‐Ｓｉによって充填して第１のｐ型ドープ領域（８）を形成し、さらにトレンチ（７ｂ）に直接に接するように第２のｐ型ドープ領域（１０）をｎ型層（２）内に形成し、ここで第２のｐ型ドープ領域（１０）の侵入深さ（Ｘｊｐ＿ｅｄｇｅ）がトレンチ（７，７ｂ）の深さ（Ｄｔ）よりも大きくなりかつ第２のｐ型ドープ領域（１０）が当該の半導体デバイスの縁にまで達するようにし、ｎ＋型基板（１）およびｎ型層（２）をそれぞれコンタクト層（４，５）によって完全に覆うことを特徴とする半導体デバイス（７０）の製造方法。
  31. 第２のｐ型ドープ領域（１０）を拡散プロセスにより形成する、請求項２９または３０記載の方法。
  32. ｐ型ドープ領域（９，１０）を形成するためにｐ型ドープ物質を気相から析出する、請求項２６から３１までのいずれか１項記載の方法。
  33. ｐ型ドープ領域（９，１０）を形成するためにｐ型ドープ物質をイオンインプランテーションにより打ち込む、請求項２６から３１までのいずれか１項記載の方法。
  34. ドープ物質としてホウ素またはホウ素イオンを用いる、請求項２６から３３までのいずれか１項記載の方法。
  35. ｎ＋型基板（１）上にｎ型層（２）をエピタキシプロセスにより形成する、請求項２６から３４までのいずれか１項記載の方法。
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