WO2013015421A1 - 半導体装置 - Google Patents

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trench
layer
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semiconductor
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明田　正俊
悠太 横辻
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ローム株式会社
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    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]

Definitions

  • the present invention relates to a semiconductor device including a Schottky barrier diode made of a wide band gap semiconductor.
  • FIG. 1 of Patent Document 1 discloses a Schottky barrier diode employing SiC.
  • the Schottky barrier diode includes an n-type 4H—SiC bulk substrate, an n-type epitaxial layer grown on the bulk substrate, an oxide film formed on the surface of the epitaxial layer, and partially exposing the surface of the epitaxial layer. And a Schottky electrode formed in the opening of the oxide film and having a Schottky junction with the epitaxial layer.
  • FIG. 8 of Patent Document 1 discloses a vertical MIS field effect transistor employing SiC.
  • the vertical MIS field effect transistor includes an n-type 4H—SiC bulk substrate, an n-type epitaxial layer grown on the bulk substrate, an n-type impurity region (source region) formed in a surface layer portion of the epitaxial layer, A p-type well region formed adjacent to both sides of the n-type impurity region, a gate oxide film formed on the surface of the epitaxial layer, and a gate electrode facing the p-type well region via the gate oxide film; It has.
  • the semiconductor device of the present invention includes a first conductivity type semiconductor layer made of a wide band gap semiconductor, and a Schottky electrode formed so as to be in contact with the surface of the semiconductor layer, and the threshold voltage V th is 0.3V to
  • the leakage current J r at the rated voltage V R is 0.7 ⁇ 1 ⁇ 10 ⁇ 9 A / cm 2 to 1 ⁇ 10 ⁇ 4 A / cm 2 .
  • the threshold voltage V th is 0.3 V to 0.7 V
  • the leakage current J r at the rated voltage V R is 1 ⁇ 10 ⁇ 9 A / cm 2 to 1 ⁇ 10 ⁇ 4 A / cm 2.
  • the conduction loss can be reduced to be equal to or lower than that of the Si-pn diode while the switching loss can be reduced as compared with the Si-pn diode.
  • a power module used in an inverter circuit or the like constituting a drive circuit for driving an electric motor used as a power source for electric vehicles (including hybrid vehicles), trains, industrial robots, etc.
  • a power module with high withstand voltage and low loss can be achieved.
  • the rated voltage V R of the semiconductor device is preferably 50 to 90% of the breakdown voltage V B of 700 V or higher.
  • the on-resistance R on ⁇ A of the semiconductor device is preferably 0.3 m ⁇ ⁇ cm 2 to 3 m ⁇ ⁇ cm 2 .
  • the threshold voltage V th of the semiconductor device is set to 0.3 V to 0.7 V, and the leakage current J r at the rated voltage V R is set to 1 ⁇ 10 ⁇ 9 A / cm 2 to 1 ⁇ 10 ⁇ 4 A / cm 2.
  • a trench having a side wall and a bottom wall is formed on the surface side of the semiconductor layer, and an edge portion of the bottom wall of the trench has a radius of curvature R that satisfies the following formula (1). .
  • a wide band gap semiconductor has a very high breakdown voltage V B compared to silicon, and a semiconductor device using such a wide band gap semiconductor can exhibit high breakdown voltage performance. This is due to the fact that the wide band gap semiconductor has a much higher breakdown field strength than silicon. Therefore, it is possible to design a device having a relatively high rated voltage V R using a Schottky barrier diode structure.
  • such a Schottky barrier diode can handle a relatively high voltage, but when a high reverse voltage is applied to the Schottky barrier diode, a wide band gap can be obtained even if the diode does not break down. A high electric field is applied to the semiconductor. Therefore, in order to reduce the threshold voltage V th of the Schottky barrier diode, if the height of the Schottky barrier (barrier height) between the Schottky electrode and the wide band gap semiconductor is lowered, the wide band gap semiconductor and the Schottky interface are reduced. Therefore, the leakage current J r (reverse leakage current) that flows across the Schottky barrier when a reverse voltage is applied increases.
  • a Schottky barrier diode using a wide band gap semiconductor needs to prevent a high reverse voltage from being applied and further increase the barrier height to some extent. As a result, even if a high reverse voltage is applied, there is a problem that the breakdown voltage performance of the wide band gap semiconductor that can prevent breakdown cannot be fully utilized.
  • the electric field strength when a reverse voltage is applied.
  • a reverse voltage when a reverse voltage is applied to a semiconductor layer (for example, n-type) made of a wide bandgap semiconductor in which no trench is formed, the electric field strength usually increases from the back surface to the surface of the semiconductor layer, Maximum at the surface of the semiconductor layer.
  • the Schottky barrier diode in which the Schottky electrode is Schottky-bonded to the surface of the semiconductor layer having such a structure, and the height (barrier height) of the Schottky barrier between the Schottky electrode and the semiconductor layer is reduced,
  • V B breakdown voltage
  • the electric field strength at the surface of the semiconductor layer is strong, and it is difficult to reduce the reverse leakage current J r flowing across the Schottky barrier.
  • the present invention by setting the curvature radius R of the edge portion of the bottom wall of the trench to satisfy 0.01L ⁇ R ⁇ 10L, the electric field concentrated on the edge portion of the bottom wall of the trench is reduced. The breakdown voltage can be improved.
  • the electric field strength on the surface of the semiconductor layer can be weakened.
  • the semiconductor layer includes the bottom wall of the trench and an electric field relaxation portion of a second conductivity type that is selectively formed on the edge portion of the bottom wall. That is, in the present invention, it is preferable that a second conductivity type (for example, p-type) electric field relaxation portion is formed on the bottom wall of the trench and the edge portion of the bottom wall.
  • a second conductivity type for example, p-type
  • the electric field relaxation part is formed between the edge part of the bottom wall of the trench and the side wall of the trench, and the trench along the side wall of the trench. It is particularly preferable that it is formed so as to reach the open end.
  • the Schottky electrode is a metal electrode that forms a Schottky barrier between the semiconductor layer and a heterogeneous semiconductor having a band gap different from the band gap of the semiconductor layer. It is a concept that includes any semiconductor electrode (junction that forms a potential barrier with a semiconductor layer using a band gap difference).
  • Schottky junction the Schottky junction and the heterojunction are collectively referred to as “Schottky junction”, and the potential barrier (heterobarrier) formed by the Schottky barrier and the heterojunction is collectively referred to as “Schottky barrier”.
  • Schottky barrier the potential barrier formed by the Schottky barrier and the heterojunction.
  • the metal electrode and the semiconductor electrode are collectively referred to as “Schottky electrode”.
  • the said trench contains the taper trench which has the said side wall inclined at an angle exceeding 90 degrees with respect to the said bottom wall of a planar shape, and the said planar shape bottom wall.
  • the breakdown voltage of the semiconductor device can be further improved as compared with the case where the side wall stands at a right angle of 90 ° with respect to the bottom wall.
  • the tapered trench not only the bottom wall but also all or part of the side wall is opposed to the open end of the trench. Therefore, for example, when the second conductivity type impurity is implanted into the semiconductor layer through the trench, the impurity incident into the trench from the open end of the trench can be reliably applied to the sidewall of the trench. As a result, the aforementioned electric field relaxation portion can be easily formed.
  • a tapered trench is a trench in which all of the side walls are inclined at an angle exceeding 90 ° with respect to the bottom wall, and a part of the side walls (for example, a portion forming the edge portion of the trench) is with respect to the bottom wall. It is a concept that includes any of the trenches inclined at an angle exceeding 90 °.
  • the Schottky electrode is formed so as to be embedded in the trench, and the electric field relaxation portion is embedded in the trench at a portion forming a bottom surface of the trench. It is preferable to have a contact portion that forms an ohmic junction with the Schottky electrode.
  • the Schottky electrode can be ohmic-bonded to a pn diode having a pn junction between the electric field relaxation portion (second conductivity type) and the semiconductor layer (first conductivity type).
  • This pn diode is provided in parallel to a Schottky barrier diode (heterodiode) having a Schottky junction between a Schottky electrode and a semiconductor layer.
  • the semiconductor layer has a first portion of a first conductivity type to which a first electric field is applied when a reverse voltage is applied, and a second electric field that is relatively higher than the first electric field.
  • the Schottky electrode includes a first electrode that forms a first Schottky barrier between the first part and the first part. And a second electrode forming a second Schottky barrier relatively higher than the first Schottky barrier between the second portion and the second portion.
  • the Schottky electrode is appropriately selected according to the electric field distribution of the semiconductor layer when the reverse voltage is applied, the second portion where the relatively high second electric field is applied when the reverse voltage is applied.
  • the leakage current can be suppressed by the relatively high second Schottky barrier.
  • the reverse leakage current is less likely to exceed the Schottky barrier even if the Schottky barrier height is lowered, the first Schottky barrier with a relatively low first electric field is applied.
  • a current can be preferentially passed at a low voltage when a forward voltage is applied. Therefore, with this configuration, it is possible to efficiently reduce the reverse leakage current Jr and the threshold voltage Vth .
  • the first portion of the semiconductor layer is a peripheral portion of the opening end of the trench in the surface layer portion of the semiconductor layer.
  • the second portion of the semiconductor layer is formed in a portion adjacent to the peripheral edge portion in the surface layer portion of the semiconductor layer.
  • the semiconductor layer is formed on the base drift layer having the first impurity concentration and the base drift layer, and the second impurity concentration is relatively higher than the first impurity concentration.
  • the trench is preferably formed such that the deepest part reaches the low resistance drift layer, and a part of the semiconductor layer is partitioned as a unit cell.
  • a region (current path) through which a current can flow is restricted, so that the resistance value of the unit cell may be increased if the impurity concentration in the portion of the semiconductor layer where the unit cell is formed is low.
  • the resistance value of the unit cell may be increased if the impurity concentration in the portion of the semiconductor layer where the unit cell is formed is low.
  • all or part of the unit cells can be formed of the low resistance drift layer. Therefore, in the portion where the low resistance drift layer is formed, even if the current path is narrowed, an increase in resistance value can be suppressed by the low resistance drift layer having a relatively high second impurity concentration. As a result, the resistance of the unit cell can be reduced.
  • the first impurity concentration of the base drift layer may decrease from the back surface to the front surface of the semiconductor layer.
  • the second impurity concentration of the low-resistance drift layer may be constant from the back surface to the front surface of the semiconductor layer, or may decrease as the semiconductor layer moves from the back surface to the front surface. You may do it.
  • the semiconductor layer preferably further includes a surface drift layer formed on the low resistance drift layer and having a third impurity concentration relatively lower than the second impurity concentration.
  • the semiconductor layer may further include a substrate and a buffer layer formed on the substrate and having a fourth impurity concentration relatively higher than the first impurity concentration.
  • the trench may include a stripe trench formed in a stripe shape, or may include a lattice trench formed in a lattice shape.
  • the chip size of the semiconductor device may be 0.5 mm / ⁇ to 20 mm / ⁇ .
  • a wide band gap semiconductor (with a band gap of 2 eV or more) is, for example, a semiconductor having a breakdown electric field larger than 1 MV / cm.
  • SiC for example, 4H-SiC breakdown electric field is about 2. 8 MV / cm, the band gap width is about 3.26 eV
  • GaN the breakdown electric field is about 3 MV / cm, the band gap width is about 3.42 eV
  • diamond the breakdown electric field is about 8 MV / cm. cm
  • the width of the band gap is about 5.47 eV).
  • FIG. 1A and 1B are schematic plan views of a Schottky barrier diode according to an embodiment of the present invention, in which FIG. 1A is an overall view and FIG. FIG. FIG. FIG. 2 is a cross-sectional view of the Schottky barrier diode shown in FIGS. 1 (a) and 1 (b), and shows a cut surface taken along the cutting line AA in FIG. 1 (b).
  • FIG. 3 is an enlarged view of the trench of FIG.
  • FIG. 4 is a distribution diagram (simulation data) of electric field strength when a reverse voltage is applied, and shows a case without a trench structure.
  • FIG. 5 is a distribution diagram (simulation data) of electric field strength when a reverse voltage is applied, and shows a case with a rectangular trench structure.
  • FIG. 1A is an overall view
  • FIG. 2 is a cross-sectional view of the Schottky barrier diode shown in FIGS. 1 (a) and 1 (b), and shows a cut surface
  • FIG. 6 is a distribution diagram (simulation data) of the electric field strength when a reverse voltage is applied, and shows a case with a U-shaped trench structure.
  • FIG. 7 is a distribution diagram (simulation data) of electric field strength when a reverse voltage is applied, and shows a case with a trapezoidal trench structure.
  • FIG. 8 is a distribution diagram (simulation data) of the electric field strength when a reverse voltage is applied, and shows a case with a trapezoidal trench structure + bottom wall p-type layer.
  • FIG. 9 is a distribution diagram (simulation data) of the electric field strength when a reverse voltage is applied, and shows a case with a trapezoidal trench structure + side wall p-type layer.
  • FIG. 10 is a schematic cross-sectional view of a Schottky barrier diode having a JBS structure.
  • FIG. 11 is a schematic cross-sectional view of a Schottky barrier diode having a pseudo JBS structure.
  • FIG. 12 is a schematic cross-sectional view of a Schottky barrier diode having a planar structure.
  • FIG. 13 is a graph showing the relationship between the threshold voltage V th and the leakage current J r of each Schottky barrier diode.
  • FIG. 14 is a graph showing the relationship between the threshold voltage V th and the on-resistance R on of each Schottky barrier diode.
  • Figure 15 is a graph showing the relationship between the threshold voltage V th of the Schottky barrier diode and the breakdown voltage V B.
  • FIG. 16 is a graph showing a current-voltage (IV) curve of the built-in pn junction.
  • FIG. 17 is an enlarged view of a main part of the electric field intensity distribution diagram shown in FIG.
  • FIG. 18 is a graph showing the electric field strength distribution on the surface of the unit cell of the Schottky barrier diode shown in FIG.
  • FIG. 19 is a diagram for explaining the impurity concentrations of the SiC substrate and the SiC epitaxial layer.
  • 20A is a diagram showing a method of forming the trench and the p-type layer shown in FIG.
  • FIG. 20B is a diagram showing a step subsequent to FIG.
  • FIG. 20A is a diagram showing a step subsequent to that in FIG. 20B.
  • FIG. 20D is a diagram showing a step subsequent to that in FIG. 20C.
  • FIG. 21 is a schematic diagram showing a unit cell having a crystal structure of 4H—SiC. 22 (a), (b), (c), (d), (e), and (f) are diagrams showing modifications of the cross-sectional shape of the trench, and FIG. 22 (a) is a first modification, and FIG. b) is a second modification, FIG. 22 (c) is a third modification, FIG. 22 (d) is a fourth modification, FIG. 22 (e) is a fifth modification, and FIG. 22 (f) is a sixth modification. Each example is shown. FIG.
  • FIG. 23A is a diagram showing a method of forming the trench and the p-type layer shown in FIG.
  • FIG. 23B is a diagram showing a step subsequent to FIG. 23A.
  • FIG. 23C is a diagram showing a step subsequent to that in FIG. 23B.
  • FIG. 23D is a diagram showing a step subsequent to that in FIG. 23C.
  • FIG. 24A is a diagram showing a method for forming the trench and the p-type layer shown in FIG.
  • FIG. 24B is a diagram showing a step subsequent to FIG. 24A.
  • FIG. 24C is a diagram showing a step subsequent to that in FIG. 24B.
  • FIG. 24D is a diagram showing a step subsequent to that in FIG. 24C.
  • FIG. 24A is a diagram showing a method of forming the trench and the p-type layer shown in FIG.
  • FIG. 24B is a diagram showing a step subsequent to FIG. 24A.
  • FIG. 24C is a diagram showing
  • FIG. 24E is a diagram showing a step subsequent to that in FIG. 24D.
  • FIG. 24F is a diagram showing a step subsequent to that in FIG. 24E.
  • FIG. 24G is a diagram showing a step subsequent to that in FIG. 24F.
  • FIG. 25 is a diagram showing a modification of the planar shape of the trench.
  • FIG. 26 is a diagram showing an example (first embodiment) in which an insulating film is formed on the surface of a trench.
  • FIG. 27 is a diagram showing an example (second embodiment) in which an insulating film is formed on the surface of a trench.
  • FIG. 28 is a diagram showing an example (third embodiment) in which an insulating film is formed on the surface of a trench.
  • FIG. 29 is a diagram showing an example (fourth embodiment) in which an insulating film is formed on the surface of a trench.
  • FIG. 30 is a diagram showing an example (fifth embodiment) in which an insulating film is formed on the surface of a trench.
  • FIG. 31 is a diagram showing an example (sixth embodiment) in which an insulating film is formed on the surface of a trench.
  • FIG. 32 is a diagram showing an example (seventh embodiment) in which an insulating film is formed on the surface of the trench.
  • FIG. 1A and 1B are schematic plan views of a Schottky barrier diode according to an embodiment of the present invention, in which FIG. 1A is an overall view and FIG. FIG. FIG. FIG. 2 is a cross-sectional view of the Schottky barrier diode shown in FIGS. 1 (a) and 1 (b), and shows a cut surface taken along the cutting line AA in FIG. 1 (b).
  • FIG. 3 is an enlarged view of the trench of FIG.
  • a Schottky barrier diode 1 as a semiconductor device employs a 4H-SiC (a wide band gap semiconductor having a dielectric breakdown electric field of about 2.8 MV / cm and a band gap width of about 3.26 eV).
  • the diode is, for example, a chip having a square shape in plan view.
  • the chip-shaped Schottky barrier diode 1 has a length of 0.5 mm to 20 mm in the vertical and horizontal directions on the paper surface of FIG. That is, the chip size of the Schottky barrier diode 1 is, for example, 0.5 mm / ⁇ to 20 mm / ⁇ .
  • the Schottky barrier diode 1 includes an n + type SiC substrate 2.
  • the thickness of SiC substrate 2 is, for example, 50 ⁇ m to 600 ⁇ m.
  • As the n-type impurity for example, N (nitrogen), P (phosphorus), As (arsenic), or the like can be used.
  • a cathode electrode 4 as an ohmic electrode is formed on the back surface 3 of the SiC substrate 2 so as to cover the entire area.
  • the cathode electrode 4 is made of a metal (for example, Ti / Ni / Ag) that is in ohmic contact with n-type SiC.
  • SiC epitaxial layer 6 as a semiconductor layer is formed on the surface 5 of the SiC substrate 2.
  • SiC epitaxial layer 6 is formed by laminating a buffer layer 7 and a drift layer having a three-layer structure of base drift layer 8, low resistance drift layer 9 and surface drift layer 10 in this order from surface 5 of SiC substrate 2. It has a structure.
  • Buffer layer 7 forms back surface 11 of SiC epitaxial layer 6 and is in contact with surface 5 of SiC substrate 2.
  • surface drift layer 10 forms surface 12 of SiC epitaxial layer 6.
  • Total thickness T of SiC epitaxial layer 6 is, for example, 3 ⁇ m to 100 ⁇ m.
  • the thickness t 1 of the buffer layer 7 is, for example, 0.1 ⁇ m to 1 ⁇ m.
  • the thickness t 2 of the base drift layer 8 is 2 ⁇ m to 100 ⁇ m, for example.
  • the thickness t 3 of the low resistance drift layer 9 is, for example, 1 ⁇ m to 3 ⁇ m.
  • the thickness t 4 of the surface drift layer 10 is, for example, 0.2 ⁇ m to 0.5 ⁇ m.
  • the surface 12 of the SiC epitaxial layer 6 has an opening 14 that exposes a part of the SiC epitaxial layer 6 as an active region 13 (for example, an active size is 0.1 mm 2 to 400 mm 2 ), and surrounds the active region 13.
  • a field insulating film 16 covering the field region 15 is formed.
  • the field insulating film 16 is made of, for example, SiO 2 (silicon oxide).
  • the thickness of the field insulating film 16 is, for example, 0.5 ⁇ m to 3 ⁇ m.
  • the stripe trench has a plurality of trapezoidal trenches 17 extending linearly along the opposing direction of a pair of opposite sides of the Schottky barrier diode 1 (the cross-sectional view when cut along the width direction orthogonal to the longitudinal direction is inverted. Shaped trenches) are arranged in parallel and spaced from each other.
  • the distance (pitch P) between the centers of adjacent trapezoidal trenches 17 is, for example, 2 ⁇ m to 20 ⁇ m.
  • unit cells 18 (line cells) partitioned by being sandwiched between trapezoidal trenches 17 adjacent to each other are formed in a stripe shape.
  • a base portion occupying most of the region is formed by the low resistance drift layer 9, and a surface layer portion on the surface 12 side with respect to the base portion is formed by the surface drift layer 10.
  • Each trapezoidal trench 17 includes a bottom wall 20 that forms a bottom surface 19 parallel to the surface 12 of the SiC epitaxial layer 6, and edge portions 24 at both ends in the width direction of the bottom wall 20 to the surface 12 of the SiC epitaxial layer 6.
  • a side wall 22 that forms a side surface 21 inclined at an angle ⁇ 1 (for example, 95 ° to 150 °) with respect to the bottom surface 19 is defined.
  • the depth of each trapezoidal trench 17 (distance from the surface 12 of the SiC epitaxial layer 6 to the bottom surface 19 of the trapezoidal trench 17) is, for example, 3000 to 15000 mm.
  • the width W (width of the deepest part) orthogonal to the longitudinal direction of each trapezoidal trench 17 is 0.3 ⁇ m to 10 ⁇ m.
  • the edge portion 24 of the bottom wall 20 of each trapezoidal trench 17 is formed in a shape that curves outwardly of the trapezoidal trench 17, and the bottom of each trapezoidal trench 17 is viewed in cross section. It is formed in a U shape.
  • the curvature radius R of the inner surface (curved surface) of the edge portion 24 having such a shape satisfies the following formula (1). 0.01L ⁇ R ⁇ 10L (1)
  • L indicates a linear distance between the edge portions 24 facing each other along the width direction of the trench 17 (the unit is not particularly limited as long as the unit is a length unit such as ⁇ m, nm, and m). ).
  • it is the width of the bottom surface 19 parallel to the surface 12 of the SiC epitaxial layer 6 and is a value obtained by subtracting the width of the edge portion 24 from the width W of the trench 17.
  • the curvature radius R of the edge part 24 satisfy
  • the radius of curvature R can be obtained, for example, by photographing the cross section of the trapezoidal trench 17 with a SEM (Scanning Electron Microscope) and measuring the curvature of the edge portion 24 of the obtained SEM image.
  • a p-type layer 23 is formed as an electric field relaxation portion along the inner surface so as to be exposed on the inner surface of the trapezoidal trench 17.
  • the p-type layer 23 is formed from the bottom wall 20 of the trapezoidal trench 17 through the edge portion 24 to the opening end of the trapezoidal trench 17.
  • the p-type layer 23 forms a pn junction with the n-type SiC epitaxial layer 6.
  • the Schottky barrier diode 1 incorporates the pn diode 25 constituted by the p-type layer 23 and the n-type SiC epitaxial layer 6 (low resistance drift layer 9).
  • the thickness of p-type layer 23 is along the depth direction of trapezoidal trench 17 (direction perpendicular to surface 12 of SiC epitaxial layer 6), as shown in FIG.
  • the first thickness t 5 from the bottom surface 19 of the trapezoidal trench 17 to be measured is the side surface 21 of the trapezoidal trench 17 measured along the width direction of the trapezoidal trench 17 (direction parallel to the surface 12 of the SiC epitaxial layer 6).
  • the first thickness t 5 is, for example, 0.3 ⁇ m to 0.7 ⁇ m
  • the second thickness t 6 is, for example, 0.1 ⁇ m to 0.5 ⁇ m.
  • the p-type layer 23 has a p + -type contact portion 26 into which impurities are implanted at a higher concentration than other portions of the p-type layer 23 in a part of the bottom wall 20 of the trapezoidal trench 17.
  • the impurity concentration of the contact portion 26 is 1 ⁇ 10 20 to 1 ⁇ 10 21 cm ⁇ 3
  • the impurity concentration of other portions of the electric field relaxation portion excluding the contact portion 26 is 1 ⁇ 10 17 to 5 ⁇ 10. 18 cm ⁇ 3 .
  • the contact portion 26 is formed in a straight line along the longitudinal direction of the trapezoidal trench 17 and has a depth (for example, 0.05 ⁇ m to 0 ⁇ m) from the bottom surface 19 of the trapezoidal trench 17 to the middle of the p-type layer 23 in the depth direction. .2 ⁇ m).
  • An anode electrode 27 as a Schottky electrode is formed on the field insulating film 16.
  • the anode electrode 27 spans between the first electrode 28 formed at the top of each unit cell 18 and the trapezoidal trenches 17 adjacent to each other, and the first electrode 28 at the top of the unit cell 18 sandwiched between the trapezoidal trenches 17.
  • a second electrode 29 formed so as to cover.
  • the first electrode 28 is formed in a straight line along the longitudinal direction of the trapezoidal trench 17 in the central portion 31 sandwiched by the peripheral edge portions 30 at the open ends of the adjacent trapezoidal trenches 17 at the top of each unit cell 18. Yes.
  • the second electrode 29 is formed so as to cover the entire active region 13 and is embedded in each trapezoidal trench 17. Further, the second electrode 29 protrudes outwardly from the opening 14 in a flange shape so as to cover the peripheral edge of the opening 14 in the field insulating film 16 from above. That is, the peripheral portion of the field insulating film 16 is sandwiched by the SiC epitaxial layer 6 (surface drift layer 10) and the second electrode 29 from both the upper and lower sides over the entire circumference. Therefore, the outer peripheral region of the Schottky junction in SiC epitaxial layer 6 (that is, the inner edge portion of field region 15) is covered with the peripheral portion of field insulating film 16 made of SiC.
  • annular trench 32 that penetrates the surface drift layer 10 from the surface 12 of the SiC epitaxial layer 6 and reaches the middle of the low resistance drift layer 9 is formed on the surface 12 side of the SiC epitaxial layer 6.
  • the annular trench 32 is formed by arranging a plurality of trenches surrounding the active region 13 in parallel with a space therebetween. The interval between the annular trenches 32 adjacent to each other is provided so as to increase from the side closer to the active region 13 toward the side farther from the side. As a result, the width of the portion sandwiched between the adjacent annular trenches 32 increases from the side closer to the active region 13 toward the side farther from the side.
  • a p-type layer 49 is formed on the bottom wall 50 and the side wall 51 of the annular trench 32 so as to be exposed on the inner surface of the annular trench 32. Similar to the p-type layer 23, the p-type layer 49 is formed from the bottom wall 50 of the annular trench 32 to the opening end of the annular trench 32 through the edge portions 52 at both ends in the width direction of the bottom wall 50. .
  • the p-type layer 49 is formed in the same process as the p-type layer 23, and has the same impurity concentration (for example, 1 ⁇ 10 17 to 5 ⁇ 10 18 cm ⁇ 3 ) and thickness as the p-type layer 23.
  • An opening 34 for exposing the anode electrode 27 (second electrode 29) is formed at the center of the surface protective film 33.
  • a bonding wire or the like is bonded to the second electrode 29 through the opening 34.
  • the SiC epitaxial layer 6 is activated from the cathode electrode 4 to the anode electrode 27 by being in a forward bias state in which a positive voltage is applied to the anode electrode 27 and a negative voltage is applied to the cathode electrode 4. Electrons (carriers) move through the region 13 and current flows.
  • the Schottky barrier diode 1 has a threshold voltage V th of 0.3 V to 0.7 V, and a leak current J r at the rated voltage V R of 1 ⁇ 10 ⁇ 9 A / cm 2 to 1 ⁇ 10 ⁇ . 4 A / cm 2 .
  • the threshold voltage V th is, for example, the intersection of the extension line of the linear portion of the IV curve and the X axis in a graph (X axis: voltage, Y axis: current) showing the IV characteristics of the Schottky barrier diode 1. It can obtain
  • the rated voltage V R is, for example, 50-90% of the breakdown voltage V B
  • the breakdown voltage V B can be obtained by the following equation (3).
  • the breakdown voltage V B is 700 V or more (specifically, 700 V to 3000 V).
  • the on-resistance R on ⁇ A of the Schottky barrier diode 1 is 0.3 m ⁇ ⁇ cm 2 to 3 m ⁇ ⁇ cm.
  • the Schottky barrier diode 1 of this embodiment has the threshold voltage V th and the leakage current J r in the above-described range can be proved by the following section ⁇ Effect of introduction of trench structure>.
  • ⁇ Introduction effect of trench structure> With reference to FIGS. 4 to 15, the effect of reducing reverse leakage current Jr and threshold voltage Vth by forming trapezoidal trench 17 and p-type layer 23 in SiC epitaxial layer 6 will be described.
  • the trench in FIG. 5 is a rectangular trench 17 ′, and the trench in FIG. 6 is a U-shaped trench 17 ′′.
  • FIG. 4 to 9 are electric field intensity distribution diagrams (simulation data) when a reverse voltage is applied.
  • FIG. 4 shows a case without a trench structure
  • FIG. 5 shows a case with a rectangular trench structure
  • ⁇ 1 115 °> 90 °
  • R 0.125L or 1 / (1 ⁇ 10 7 ) (m)) + side wall p.
  • N + type SiC substrate 2 concentration is 1 ⁇ 10 19 cm ⁇ 3 thickness is 1 ⁇ m
  • N - type SiC epitaxial layer 6 concentration 1 ⁇ 10 16 cm ⁇ 3 thickness 5 ⁇ m Trench 17, 17 ′ and 17 ′′: depth is 1.05 ⁇ m
  • the radius of curvature R of the edge portion 24 of the bottom wall 20 P-type layer 23: concentration is 1 ⁇ 10 18 cm ⁇ 3
  • the electric field strength distribution in the SiC epitaxial layer 6 was simulated when a reverse voltage (600 V) was applied between the anode and cathode of the Schottky barrier diode 1 having the structure shown in FIGS.
  • TCAD product name manufactured by Synopsys was used.
  • a U-shaped trench 17 ′′ and a trapezoidal trench 17 structure are formed, and no p-type layer 23 is formed on the inner walls of these trenches 17 and 17 ′′.
  • the electric field strength at the portion (unit cell 18) sandwiched between the trapezoidal trenches 17 adjacent to each other is weakened, and the portion where the electric field strength is maximum is obtained. It was confirmed that the entire bottom wall 20 of the trapezoidal trench 17 was shifted.
  • the electric field strength of the central portion 31 of the unit cell 18 is weakened to about 9 ⁇ 10 5 V / cm, and the electric field strength of the peripheral portion 30 of the unit cell 18 is reduced to about 3 ⁇ 10 5 V / cm.
  • the electric field strength of the entire bottom wall 20 of the trapezoidal trench 17 was maximum at about 1.5 ⁇ 10 6 V / cm. That is, it was confirmed that local electric field concentration on the edge portion 24 could be alleviated.
  • the barrier height between the anode electrode 27 (Schottky electrode) in contact with the surface 12 of the SiC epitaxial layer 6 (the surface of the unit cell 18) and the SiC epitaxial layer 6 is lowered, and a reverse voltage close to the breakdown voltage is applied. Also, since the electric field strength of the portion where the barrier height is formed is weak, it can reduce the absolute amount of reverse leakage current J r exceeding the barrier height was confirmed. As a result, while it is possible to reduce the reverse leakage current J r, it was confirmed that can reduce the threshold voltage V th with a lower barrier height.
  • the formation of the U-shaped trench 17 ′′ and the trapezoidal trench 17 shifts the electric field concentration portion (source of leakage current) in the SiC epitaxial layer 6 to the bottom of the trenches 17 and 17 ′′, as shown in FIG.
  • the electric field strength at the bottom wall 20 of the trapezoidal trench 17 is weakened, and the electric field strength is maximum. It was confirmed that this portion was shifted to the side wall 22 of the trapezoidal trench 17.
  • the electric field strength of the bottom wall 20 of the trapezoidal trench 17 is weakened to 3 ⁇ 10 5 V / cm or less, and the electric field strength at the lower part of the side wall 22 of the trapezoidal trench 17 is 1.5 ⁇ 10 6 V. It was the maximum at / cm.
  • the p-type layer 23 is also formed on the side wall 22 of the trapezoidal trench 17. It was confirmed that the electric field intensity at 17 side walls 22 was weakened and the electric field concentration portion was kept away from the inner wall of the trapezoidal trench 17. Specifically, the electric field strength of the side wall 22 of the trapezoidal trench 17 is weakened to 3 ⁇ 10 5 V / cm or less, and the electric field strength is 1.5 ⁇ 10 6 V around the inner wall of the trapezoidal trench 17. There was no area to be / cm.
  • a Schottky barrier diode having a trench structure see FIG. 2
  • a Schottky barrier diode having a JBS (Junction Barrier Schottky) structure see FIG. 10
  • a Schottky barrier diode having a pseudo JBS structure see FIG. 11
  • a Schottky barrier diode having a planar structure see FIG. 12
  • the SiC epitaxial layer was heat-treated (annealed) at 1775 ° C. for 3 minutes. As a result, a JBS structure made of p-type SiC and a guard ring were simultaneously formed on the surface layer portion of the SiC epitaxial layer.
  • an anode electrode Mo
  • a cathode electrode was formed on the back surface of the SiC substrate.
  • the Schottky barrier diode (pseudo JBS structure) of FIG. 11 uses boron (B) instead of Al as an impurity when forming the JBS structure, and further performs an annealing treatment to collide the implanted impurity ions. Is used to recover defects generated in the crystal structure of the wide band gap semiconductor (crystallinity recovery), but at a temperature that does not activate the implanted impurity ions (less than 1500 ° C.), the activation rate of boron ions Having a high resistance and a pseudo JBS structure (B implantation layer) of less than 5%.
  • the Schottky barrier diode (planar) of FIG. 12 can be manufactured through the same process as the Schottky barrier diode of FIG. 11 except that the process of forming the pseudo JBS structure is not performed.
  • the relationship between the threshold voltage V th of each Schottky barrier diode, the reverse leakage current J r , the on-resistance R on ⁇ A, and the breakdown voltage V B is shown in FIGS.
  • specific values of each characteristic are shown in Table 1 below.
  • the threshold voltage V th is set to 0.3 V to 0.7 V
  • the leakage current J r at the rated voltage V R is set to 1 ⁇ 10 ⁇ 9 A / cm 2 to 1 ⁇ 10 ⁇ 4 A / cm 2. Therefore, the conduction loss can be reduced to be equal to or lower than that of the Si-pn diode while the switching loss can be reduced as compared with the Si-pn diode.
  • a power module used in an inverter circuit or the like constituting a drive circuit for driving an electric motor used as a power source for electric vehicles (including hybrid vehicles), trains, industrial robots, etc.
  • a power module with high withstand voltage and low loss can be achieved.
  • the side wall 22 of the trapezoidal trench 17 is damaged during the etching, and a Schottky barrier is formed between the side wall 22 and the anode electrode 27. May not be formed as designed. Therefore, in the Schottky barrier diode 1 of the present embodiment, the surface 12 of the SiC epitaxial layer 6 that is covered and protected by a hard mask 35 (described later) during etching (step of FIG. 20B described later) is mainly used as the Schottky interface, and damage is caused. A p-type layer 23 is formed on the sidewall 22 that has received the light.
  • the side wall 22 of the trapezoidal trench 17 can be used effectively.
  • a pn junction having a high barrier can be formed in a portion of the side wall 22 of the trapezoidal trench 17 where the electric field strength is high, and the leakage current Jr can be reduced.
  • FIG. 16 is a graph showing a current-voltage (IV) curve of the built-in pn junction.
  • the same energization test as described above was performed on the same Schottky barrier diode as the structure shown in FIGS.
  • the amount of change in the current flowing through the pn junction was evaluated. As shown in FIG. 16, in the pn junction portion where the contact portion 26 is not formed in the p-type layer 23, the current hardly increased from the time when the applied voltage exceeded 4V and was almost constant.
  • the increase rate of the current from when the applied voltage exceeds 4 V is increased to 4 V or less. It was increasing rapidly compared to. Accordingly, in FIGS. 1A, 1B, and 2, if the anode electrode 27 (Schottky electrode) is in ohmic contact with the pn diode 25 provided in parallel to the Schottky barrier diode 1, the Schottky barrier is obtained.
  • FIG. 17 is an enlarged view of a main part of the electric field intensity distribution diagram shown in FIG. 9 and shows an enlarged vicinity of the trench of the Schottky barrier diode.
  • FIG. 18 is a graph showing the electric field strength distribution on the surface of the unit cell of the Schottky barrier diode shown in FIG.
  • the trapezoidal trench 17 is formed, and the p-type layer 23 is formed on the bottom wall 20 and the side wall 22 of the trapezoidal trench 17, whereby the surface of the unit cell 18.
  • the electric field strength at 12 can be weakened.
  • the electric field strength of 0 MV / cm to 8.0 ⁇ 10 5 MV / cm is distributed in the peripheral portion 30 of the unit cell 18 as the first portion of the semiconductor layer.
  • An electric field strength of 8.0 ⁇ 10 5 MV / cm to 9.0 ⁇ 10 5 MV / cm is distributed in the central portion 31 of the unit cell 18 as the second portion of the semiconductor layer.
  • the electric field strength (second electric field) in the central portion 31 of the unit cell 18 is higher than the electric field strength (first electric field) in the peripheral portion 30 of the unit cell 18. .
  • a p-type polysilicon or the like that forms a relatively high potential barrier (for example, 1.4 eV) is formed as a first electrode 28 at the central portion 31 of the unit cell 18 to which a relatively high electric field is applied.
  • the electrode is a semiconductor electrode such as polysilicon, it may be a heterojunction between semiconductors having different band gaps instead of a Schottky junction.
  • the peripheral electrode 30 of the unit cell 18 to which a relatively low electric field is applied is a Schottky junction with aluminum (Al) or the like forming a relatively low potential barrier (for example, 0.7 eV) as the second electrode 29.
  • a relatively low potential barrier for example, 0.7 eV
  • the reverse leakage current J can be obtained even if the Schottky barrier height between the second electrode 29 (aluminum) and the SiC epitaxial layer 6 is lowered. There is little risk of r exceeding the Schottky barrier. Therefore, by using a low Schottky barrier (first Schottky barrier), a current can be preferentially passed at a low voltage when a forward voltage is applied.
  • FIG. 19 is a diagram for explaining the impurity concentrations of the SiC substrate and the SiC epitaxial layer. As shown in FIG. 19, both SiC substrate 2 and SiC epitaxial layer 6 are made of n-type SiC containing n-type impurities. The relationship between the impurity concentrations is: SiC substrate 2> buffer layer 7> drift layers 8-10.
  • the concentration of SiC substrate 2 is constant, for example, 5 ⁇ 10 18 to 5 ⁇ 10 19 cm ⁇ 3 along its thickness direction.
  • the concentration of the buffer layer 7 is, for example, 1 ⁇ 10 17 to 5 ⁇ 10 18 cm ⁇ 3 along the thickness direction, or a constant concentration along the surface.
  • the concentrations of the drift layers 8 to 10 change stepwise from the interfaces of the base drift layer 8, the low resistance drift layer 9, and the surface drift layer 10. That is, there is a difference in density between the layer on the front surface 12 side and the layer on the back surface 11 side with respect to each interface.
  • the concentration of the base drift layer 8 is constant, for example, 5 ⁇ 10 14 to 5 ⁇ 10 16 cm ⁇ 3 along its thickness direction.
  • the concentration of base drift layer 8 is about 3 ⁇ 10 16 cm ⁇ 3 to about 5 ⁇ 10 15 cm ⁇ 3 from the back surface 11 to the front surface of SiC epitaxial layer 6 as shown by the broken line in FIG. It may be decreased continuously.
  • the concentration of the low-resistance drift layer 9 is higher than the concentration of the base drift layer 8 and is constant, for example, 5 ⁇ 10 15 to 5 ⁇ 10 17 cm ⁇ 3 along the thickness direction.
  • the concentration of the low resistance drift layer 9 is about 3 ⁇ 10 17 cm ⁇ 3 to about 5 ⁇ 10 15 cm ⁇ as it goes from the back surface 11 to the front surface of the SiC epitaxial layer 6 as shown by a broken line in FIG. It may be decreased continuously to 3 .
  • the concentration of the surface drift layer 10 is lower than the concentration of the base drift layer 8 and the low resistance drift layer 9, and is constant, for example, 5 ⁇ 10 14 to 1 ⁇ 10 16 cm ⁇ 3 along its thickness direction. .
  • a region (current path) through which a current can flow is the trapezoidal trench 17. Since it is restricted by the width of the pitch P, the resistance value of the unit cell 18 may be increased if the impurity concentration of the portion of the SiC epitaxial layer 6 where the unit cell 18 is formed is low.
  • the current path is restricted by the pitch P of the trapezoidal trench 17 by making the concentration of the low resistance drift layer 9 forming the base portion of the unit cell 18 higher than that of the base drift layer 8.
  • the increase in the resistance value of the unit cell 18 can be suppressed by the low resistance drift layer 9 having a relatively high concentration. As a result, the resistance of the unit cell 18 can be reduced.
  • 20A to 20D are diagrams showing a method of forming the trench and the p-type layer shown in FIG. 2 in the order of steps.
  • a buffer layer 7, a base drift layer 8, a low resistance drift layer 9, and a surface drift layer 10 are epitaxially grown on the SiC substrate 2 in this order.
  • a hard mask 35 made of SiO 2 is formed on the surface 12 of the SiC epitaxial layer 6 by, eg, CVD (Chemical Vapor Deposition).
  • the thickness of the hard mask 35 is preferably 1 ⁇ m to 3 ⁇ m.
  • the hard mask 35 is patterned by a known photolithography technique and etching technique. At this time, the etching conditions are set so that the etching amount (thickness) is 1 to 1.5 times the thickness of the hard mask 35.
  • the etching conditions gas type and etching temperature
  • the amount of overetching with respect to the SiC epitaxial layer 6 can be made smaller than a general amount, so that the angle relative to the surface 12 of the SiC epitaxial layer 6 is formed at the lower portion of the side wall of the opening 36 of the hard mask 35 after etching.
  • An edge portion 37 inclined at ⁇ 1 (100 ° to 170 °> 90 °) can be formed.
  • the SiC epitaxial layer 6 is dry-etched through the hard mask 35 from the surface 12 to a depth at which the deepest part reaches the middle part of the low resistance drift layer 9, thereby forming a stripe-like shape.
  • a trapezoidal trench 17 is formed.
  • the etching conditions at this time are gas type: O 2 + SF 6 + HBr, bias: 20 W to 100 W, and apparatus pressure: 1 Pa to 10 Pa.
  • the edge part 24 of the bottom wall 20 can be formed in the shape which curves.
  • the edge portion 37 having a predetermined angle ⁇ 1 is formed in the lower portion of the side wall of the opening 36 of the hard mask 35, the side surface 21 of the trapezoidal trench 17 is inclined at an angle ⁇ 1 with respect to the bottom surface 19 of the trapezoidal trench 17. be able to.
  • a p-type impurity for example, aluminum (Al Inject)
  • the doping of the p-type impurity is achieved, for example, by an ion implantation method with an implantation energy of 380 keV and a dose of 2 ⁇ 10 13 cm ⁇ 2 .
  • the p-type layer 23 is formed by annealing at 1775 ° C., for example.
  • the trapezoidal trench 17 since ion implantation is performed using the hard mask 35 used when forming the trapezoidal trench 17, it is not necessary to increase the number of mask forming steps when forming the p-type layer 23.
  • the trapezoidal trench 17 as designed can be precisely formed, and at the time of ion implantation, a portion other than the trapezoidal trench 17 (for example, the top of the unit cell 18). ) Can be prevented from being implanted with impurities. Therefore, an n-type region for the Schottky junction with the anode electrode 27 can be secured.
  • FIG. 21 is a schematic diagram showing a unit cell having a crystal structure of 4H—SiC.
  • the SiC used for the Schottky barrier diode 1 of the present embodiment includes 3C—SiC, 4H—SiC, 6H—SiC, and the like depending on the crystal structure.
  • the crystal structure of 4H—SiC can be approximated by a hexagonal system, and four carbon atoms are bonded to one silicon atom.
  • Four carbon atoms are located at four vertices of a regular tetrahedron having a silicon atom arranged at the center.
  • one silicon atom is located in the [0001] axis direction with respect to the carbon atom, and the other three carbon atoms are located on the [000-1] axis side with respect to the silicon atom group atom. is doing.
  • the [0001] axis and the [000-1] axis are along the axial direction of the hexagonal column, and the plane (the top surface of the hexagonal column) having the [0001] axis as a normal line is the (0001) plane (Si plane).
  • the plane (the lower surface of the hexagonal column) having the [000-1] axis as the normal line is the (000-1) plane (C plane).
  • the side surfaces of the hexagonal column with the [1-100] axis as the normal line are the (1-100) planes, respectively, pass through a pair of non-adjacent ridge lines, and the plane with the [11-20] axis as the normal line is (11 -20) plane. These are crystal planes perpendicular to the (0001) plane and the (000-1) plane.
  • the SiC substrate 2 having the (0001) plane as the main surface and to grow the SiC epitaxial layer 6 on the SiC substrate 2 so that the (0001) plane is the main surface.
  • the trapezoidal trench 17 is preferably formed so that the surface orientation of the side surface 21 is the (11-20) plane. ⁇ Modification of cross-sectional shape of trench> Next, modified examples of the cross-sectional shape of the trapezoidal trench 17 will be described with reference to FIGS.
  • FIG. 22A to 22F are diagrams showing modifications of the cross-sectional shape of the trench, in which FIG. 22A is a first modification, FIG. 22B is a second modification, and FIG. c) is a third modification, FIG. 22 (d) is a fourth modification, FIG. 22 (e) is a fifth modification, and FIG. 22 (f) is a sixth modification.
  • the contact portion 26 is trapezoidal from the bottom wall 20 through the edge portion 24 to the opening end of the trapezoidal trench 17, as in the p-type layer 23. It may be formed over the entire inner surface of the trench 17.
  • the cross-sectional shape of the trapezoidal trench 17 is not limited to this.
  • the trapezoidal trench does not need to have the entire side surface 21 inclined, and for example, a part of the side surface 39 (the lower portion 42 of the side surface 39) as in the selective trapezoidal trench 41 of FIGS. ) Is selectively trapezoidal (tapered), and the other part of the side surface 39 (the upper portion 43 of the side surface 39) may form an angle of 90 ° with respect to the bottom surface 19.
  • the p-type layer 23 is formed only from the bottom wall 20 of the selective trapezoidal trench 41 through the edge portion 24 to the lower portion 42 (trapezoidal portion) of the side surface 39.
  • the contact portion 26 may be formed only on the bottom wall 20 of the selective trapezoidal trench 41 as shown in FIG. 22B, or the p-type layer 23 as shown in FIG. Similarly, it may be formed from the bottom wall 20 of the selective trapezoidal trench 41 through the edge portion 24 to the upper end of the lower portion 42 of the side surface 39.
  • the lower portion 42 of the side surface 39 faces the open end of the selective trapezoidal trench 41, so that the p-type layer 23 can be easily formed. it can.
  • the selective trapezoidal trench 41 in FIG. 22B can be formed by the steps shown in FIGS. 23A to 23D, for example.
  • the buffer layer 7, the base drift layer 8, the low resistance drift layer 9, and the surface drift layer 10 are epitaxially grown in this order on the SiC substrate 2.
  • a hard mask 38 made of SiO 2 is formed on the surface 12 of the SiC epitaxial layer 6 by, eg, CVD.
  • the thickness of the hard mask 38 is preferably 1 ⁇ m to 3 ⁇ m.
  • the hard mask 38 is patterned by a known photolithography technique and etching technique. At this time, the etching conditions are set so that the etching amount (thickness) is 1.5 to 2 times the thickness of the hard mask 38.
  • the etching conditions gas type, etching temperature
  • This etching condition is a condition for setting an overetching amount larger than the overetching amount set when the hard mask 35 is etched in the step of FIG. 20B.
  • the lower portion of the sidewall of the opening 40 of the hard mask 38 after the etching is inclined at an angle ⁇ 1 (91 ° to 100 °> 90 °) with respect to the surface 12 of the SiC epitaxial layer 6, and the edge portion 37 (FIG. 20B). Edge portions 44 smaller than (see) can be formed.
  • the SiC epitaxial layer 6 is dry-etched through the hard mask 38 from the surface 12 to a depth at which the deepest part reaches the middle part of the low resistance drift layer 9, thereby forming a stripe-like shape.
  • a selective trapezoidal trench 41 is formed.
  • the etching conditions at this time are gas type: O 2 + SF 6 + HBr, bias: 20 W to 100 W, and apparatus pressure: 1 Pa to 10 Pa.
  • the edge part 24 of the bottom wall 20 can be formed in the shape which curves.
  • edge portion 44 smaller than the edge portion 37 is formed in the lower portion of the side wall of the opening 40 of the hard mask 38, only the lower portion 42 of the side surface 39 of the selective trapezoidal trench 41 is at an angle ⁇ 1 with respect to the bottom surface 19.
  • the upper part 43 of the side surface 39 can be inclined by 90 ° (perpendicular) with respect to the bottom surface 19.
  • a p-type impurity (for example, toward the selective trapezoidal trench 41 through the hard mask 38).
  • Aluminum (Al)) is injected.
  • the doping of the p-type impurity is achieved, for example, by an ion implantation method with an implantation energy of 380 keV and a dose of 2 ⁇ 10 13 cm ⁇ 2 .
  • the p-type layer 23 is formed by annealing at 1775 ° C., for example.
  • the side wall 22 does not need to be inclined in the trench.
  • the side surface 21 is 90 ° (perpendicular to the bottom surface 19 as in the U-shaped trench 45 in FIGS. 22D, 22E, and 22F. ).
  • the p-type layer 23 is formed from the bottom wall 20 of the U-shaped trench 45 to the opening end of the U-shaped trench 45 through the edge portion 24.
  • FIG. 22 (f) it may be formed only on the bottom wall 20 and the edge portion 24 of the U-shaped trench 45.
  • the contact portion 26 may be formed only on the bottom wall 20 of the U-shaped trench 45 as shown in FIGS. 22D and 22F, or as shown in FIG. 22E.
  • it may be formed from the bottom wall 20 of the U-shaped trench 45 to the opening end of the U-shaped trench 45 through the edge portion 24.
  • the U-shaped trench 45 in FIG. 22D can be formed by the steps shown in FIGS. 24A to 24G, for example.
  • a hard mask 46 made of SiO 2 is formed on the surface 12 of the SiC epitaxial layer 6 by, eg, CVD (Chemical Vapor Deposition).
  • the thickness of the hard mask 46 is preferably 1 ⁇ m to 3 ⁇ m.
  • the hard mask 46 is patterned by a known photolithography technique and etching technique.
  • the etching conditions are set so that the etching amount (thickness) is 2 to 3 times the thickness of the hard mask 46.
  • the etching conditions gas species, etching temperature
  • the etching amount is 2 ⁇ m to 6 ⁇ m.
  • This etching condition is a condition for setting an overetching amount larger than the overetching amount set when the hard mask 38 is etched in the step of FIG. 23B. Thereby, the lower portion of the sidewall of opening 47 of hard mask 46 after etching can be formed at 90 ° (perpendicular) with respect to surface 12 of SiC epitaxial layer 6.
  • a p-type impurity for example, aluminum (Al)
  • Al aluminum
  • the doping of the p-type impurity is achieved, for example, by an ion implantation method with an implantation energy of 380 keV and a dose of 2 ⁇ 10 13 cm ⁇ 2 .
  • the p-type layer 48 is formed by annealing at 1775 ° C., for example.
  • the SiC epitaxial layer 6 is transferred from the surface 12 to the bottom of the p-type layer 48 through the hard mask 46.
  • the stripe-shaped intermediate trench 53 is formed by dry etching to a depth penetrating through the trench.
  • the remaining portion (side portion) of the p-type layer 48 remains on the side wall of the intermediate trench 53.
  • a p-type impurity for example, aluminum (Al)
  • Al aluminum
  • the doping of the p-type impurity is achieved, for example, by an ion implantation method with an implantation energy of 380 keV and a dose of 2 ⁇ 10 13 cm ⁇ 2 .
  • the impurity doping for example, by annealing at 1775 ° C.
  • the implanted impurity and the impurity of the p-type layer 48 are mixed to form the p-type layer 54.
  • the SiC epitaxial layer 6 is transferred from the surface 12 to the bottom of the p-type layer 54 through the hard mask 46.
  • the stripe-shaped U-shaped trench 45 is formed by dry etching to a depth penetrating through. The remaining portion (side portion) of the p-type layer 54 remains on the side wall 22 of the U-shaped trench 45.
  • a p-type impurity for example, aluminum
  • Al aluminum
  • the doping of the p-type impurity is achieved, for example, by an ion implantation method with an implantation energy of 380 keV and a dose of 2 ⁇ 10 13 cm ⁇ 2 .
  • the impurity doping for example, by annealing at 1775 ° C., the implanted impurity and the impurity of the p-type layer 54 are mixed to form the p-type layer 23.
  • ion implantation is performed toward the surface 12 of the SiC epitaxial layer 6 to form the p-type layers 48 and 54 having a predetermined depth from the surface 12, and the bottom portions of the p-type layers 48 and 54.
  • the side surfaces 21 of the U-shaped trench 45 are formed on the bottom surface 19 by repeating the process of forming the trenches 53 and 45 penetrating through the side walls and the side portions of the p-type layers 48 and 54 remaining on the side walls of the trenches 53 and 45.
  • the p-type layer 23 can be reliably formed on the side wall 22 of the U-shaped trench 45 even if it is perpendicular to.
  • the repetition of ion implantation and trench formation is not limited to two times, but may be three times, four times, or more.
  • the hard mask 46 used for forming the p-type layers 48 and 54 and the trenches 53 and 45 is continuously used for ion implantation, it is necessary to increase the number of steps for forming the mask when forming the p-type layer 23. Absent.
  • this invention can also be implemented with another form.
  • the variation of the Schottky barrier diode in which the trench is formed in the SiC epitaxial layer 6 is shown as an example of the present invention.
  • the present invention is not limited to the one in which the trench is formed, A semiconductor device in which the threshold voltage V th is 0.3 V to 0.7 V and the leakage current J r at the rated voltage V R is 1 ⁇ 10 ⁇ 9 A / cm 2 to 1 ⁇ 10 ⁇ 4 A / cm 2.
  • the shape is not particularly limited.
  • the above-described JBS structure, planar structure, and pseudo JBS structure may be used.
  • the structure which reversed the conductivity type of each semiconductor part of the above-mentioned Schottky barrier diode 1 may be employ
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the epitaxial layer is not limited to an epitaxial layer made of SiC, and is a wide band gap semiconductor other than SiC, for example, a semiconductor having a breakdown electric field larger than 2 MV / cm. It may be about 3 MV / cm and the band gap width is about 3.42 eV), diamond (the breakdown electric field is about 8 MV / cm and the band gap width is about 5.47 eV), or the like.
  • the planar shape of the trench does not have to be a stripe shape, and may be a lattice trench 55 as shown in FIG. 25, for example.
  • the unit cell 56 is formed in a rectangular parallelepiped shape in each window portion of the lattice trench 55.
  • the lattice trench 55 is preferably formed so that the surface orientations of the side surfaces are the (11-20) plane and the (1-100) plane.
  • an insulating film may be formed on part or all of the inner surface (bottom surface and side surface) of the trench.
  • insulating films 57 to 61 are respectively formed on part or all of the side surface 21 and the bottom surface 19 of the trapezoidal trench 17.
  • the insulating film 57 in FIG. 26 is embedded from the bottom surface 19 of the trapezoidal trench 17 to the opening end of the trapezoidal trench 17 so that the upper surface thereof is flush with the surface 12 of the SiC epitaxial layer 6. It contacts the entire surface of the bottom surface 19 and the side surface 21.
  • the insulating film 59 in FIG. 28 is formed in a thin film shape from the bottom wall 20 through the edge portion 24 to the opening end of the trapezoidal trench 17 so as to leave a space inside the trapezoidal trench 17. Thereby, the entire bottom surface 19 and side surface 21 of the trapezoidal trench 17 are in contact with each other.
  • the insulating film 60 in FIG. 29 is formed in a thin film shape that covers the peripheral edge portion 30 at the opening end of the trapezoidal trench 17 from the bottom wall 20 through the edge portion 24 from the bottom wall 20 so as to leave a space inside the trapezoidal trench 17. ing. Thereby, the entire bottom surface 19 and side surface 21 of the trapezoidal trench 17 are in contact with each other. 30 is formed in a thin film shape from the bottom wall 20 through the edge portion 24 to the intermediate portion in the depth direction of the trapezoidal trench 17 on the side surface 21 so as to leave a space inside the trapezoidal trench 17. Yes. Accordingly, the entire bottom surface 19 and the side surface 21 of the trapezoidal trench 17 are in contact with each other.
  • the capacitance can be reduced, so that the switching speed can be increased.
  • a part of the n-type surface drift layer 10 is replaced with a p-type surface layer 10 ′ and the anode electrode 27 is brought into contact with the p-type surface layer 10 ′.
  • a pn diode 62 constituted by the n-type surface layer 10 ′ and the n-type SiC epitaxial layer 6 (low resistance drift layer 9) can be provided. Thereby, the same effect as that of the pn diode 25 shown in FIG. 16 can be obtained.
  • the p-type layer 23 is formed only up to the intermediate portion in the depth direction of the trapezoidal trench 17, and the p-type layer 23 is covered with an insulating film 58. Even in this case, as in FIG. 31, a part of the n-type surface drift layer 10 is replaced with a p-type surface layer 10 ′ and the anode electrode 27 is brought into contact with the p-type surface layer 10 ′.
  • a pn diode 62 can be provided.
  • anode electrode for example, molybdenum (Mo), titanium (Ti) or the like is used in addition to the above-described aluminum and polysilicon, so that a Schottky junction (heterojunction) to the SiC epitaxial layer 6 is used.
  • Mo molybdenum
  • Ti titanium
  • p-type impurity for forming the p-type layer 23 for example, Al (aluminum) or the like can be used.
  • the semiconductor device (semiconductor power device) of the present invention is an inverter circuit that constitutes a drive circuit for driving an electric motor used as a power source for, for example, an electric vehicle (including a hybrid vehicle), a train, an industrial robot, etc. It can be incorporated in the power module used in It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

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Abstract

　本発明の半導体装置は、ワイドバンドギャップ半導体からなる第１導電型の半導体層と、前記半導体層の表面に接するように形成されたショットキー電極とを含み、閾値電圧Ｖthが０．３Ｖ～０．７Ｖであり、定格電圧ＶRにおけるリーク電流Ｊrが１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2である。

Description

半導体装置
　本発明は、ワイドバンドギャップ半導体からなるショットキーバリアダイオードを備える半導体装置に関する。
　従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
　たとえば、特許文献１の図１は、ＳｉＣが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、ｎ型４Ｈ－ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。
　また、特許文献１の図８は、ＳｉＣが採用された縦型ＭＩＳ電界効果トランジスタを開示している。当該縦型ＭＩＳ電界効果トランジスタは、ｎ型４Ｈ－ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表層部に形成されたｎ型不純物領域（ソース領域）と、当該ｎ型不純物領域の両サイドに隣接して形成されたｐ型ウェル領域と、エピタキシャル層の表面に形成されたゲート酸化膜と、ゲート酸化膜を介してｐ型ウェル領域に対向するゲート電極とを備えている。
特開２００５－７９３３９号公報 特開２０１１－９７９７号公報
　本発明の半導体装置は、ワイドバンドギャップ半導体からなる第１導電型の半導体層と、前記半導体層の表面に接するように形成されたショットキー電極とを含み、閾値電圧Ｖthが０．３Ｖ～０．７Ｖであり、定格電圧ＶRにおけるリーク電流Ｊrが１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2である。
　この構成によれば、閾値電圧Ｖthが０．３Ｖ～０．７Ｖであり、定格電圧ＶRにおけるリーク電流Ｊrが１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2であるため、Ｓｉ－ｐｎダイオードに比べてスイッチング損失を低くできながら、通電損失を、Ｓｉ－ｐｎダイオードと同等もしくはそれ以下に低減することができる。その結果、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路等に用いられるパワーモジュールに組み込むことにより、高耐圧・低損失のパワーモジュールを達成することができる。
　また、前記半導体装置の降伏電圧ＶBが７００Ｖ以上である場合、前記半導体装置の前記定格電圧ＶRは、当該７００Ｖ以上の降伏電圧ＶBの５０～９０％であることが好ましい。
　また、前記半導体装置のオン抵抗Ｒon・Ａが０．３ｍΩ・ｃｍ2～３ｍΩ・ｃｍ2であることが好ましい。
　そして、半導体装置の閾値電圧Ｖthを０．３Ｖ～０．７Ｖ、定格電圧ＶRにおけるリーク電流Ｊrを１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2にするには、たとえば、前記半導体層の前記表面側に、側壁および底壁を有するトレンチが形成し、前記トレンチの前記底壁のエッジ部が、下記式（１）を満たす曲率半径Ｒを有することが好ましい。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
（ただし、式（１）において、Ｌはトレンチの幅方向に沿って対向するエッジ部間の直線距離を示している。）
　ワイドバンドギャップ半導体は、シリコンに比べて非常に高い降伏電圧ＶBを有しており、そのようなワイドバンドギャップ半導体を用いた半導体装置は、高い耐圧性能を発揮することができる。これは、ワイドバンドギャップ半導体が、シリコンに比べて絶縁破壊電界強度が非常に高いことに由来する。そのため、ショットキーバリアダイオード構造を用いて比較的高い定格電圧ＶRのデバイスの設計が可能である。
　したがって、そのようなショットキーバリアダイオードでは比較的高い電圧を扱うことが可能であるが、ショットキーバリアダイオードに高い逆方向電圧が印加されると、ダイオードがブレークダウンしなくても、ワイドバンドギャップ半導体には高い電界がかかることとなる。そのため、ショットキーバリアダイオードの閾値電圧Ｖthを低減するために、ショットキー電極とワイドバンドギャップ半導体との間のショットキー障壁の高さ（バリアハイト）を低くすると、ワイドバンドギャップ半導体とショットキー界面の電界強度が強いため、逆方向電圧印加時に当該ショットキー障壁を越えて流れるリーク電流Ｊr（逆方向リーク電流）が増加する。
　逆方向リーク電流Ｊrの増加を防止する観点から、ワイドバンドギャップ半導体を用いたショットキーバリアダイオードでは、高い逆方向電圧が印加されないようにし、さらにバリアハイトをある程度高く必要がある。その結果、高い逆方向電圧が印加されても、ブレークダウンを防止できるというワイドバンドギャップ半導体の耐圧性能を活かしきれないという不具合がある。
　ここで、逆方向電圧が印加されたときの電界強度の分布を考えてみる。まず、トレンチが形成されていないワイドバンドギャップ半導体からなる半導体層（たとえば、ｎ型）に逆方向電圧が印加されると、通常、半導体層の裏面から表面に向かうにしたがって電界強度が強くなり、半導体層の表面で最大となる。
　したがって、このような構造の半導体層の表面にショットキー電極をショットキー接合させ、当該ショットキー電極と半導体層との間のショットキー障壁の高さ（バリアハイト）を低くしたショットキーバリアダイオードでは、降伏電圧ＶBに近い逆方向電圧が印加されると、半導体層の表面での電界強度が強いため、当該ショットキー障壁を越えて流れる逆方向リーク電流Ｊrを低減することは困難である。
　そこで、半導体層にトレンチを形成し、半導体層における電界集中部分（リーク電流の発生源）をトレンチの底部にシフトさせることが考えられるが、その場合、トレンチの底壁のエッジ部に電界が集中するので、エッジ部が鋭利な形状であると、十分な耐圧を得ることができないという問題が生じる。
　そこで、本発明によれば、トレンチの底壁のエッジ部の曲率半径Ｒを０．０１Ｌ＜Ｒ＜１０Ｌを満たすようにすることにより、トレンチの底壁のエッジ部に集中する電界を緩和して、耐圧を向上させることができる。むろん、半導体層の表面側にトレンチが形成されているので、半導体層の表面における電界強度を弱めることができる。これにより、半導体層の表面に接するショットキー電極と半導体層との間のバリアハイトを低くし、降伏電圧に近い逆方向電圧が印加されても、逆方向リーク電流Ｊrを１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2にすることができる。その結果、逆方向リーク電流Ｊrを低減できながら、バリアハイトを低くして閾値電圧Ｖthを０．３Ｖ～０．７Ｖにすることができる。
　本発明の半導体装置では、前記半導体層は、前記トレンチの前記底壁、および当該底壁の前記エッジ部に選択的に形成された第２導電型の電界緩和部を含むことが好ましい。
　すなわち、本発明ではさらに、トレンチの底壁および底壁のエッジ部に第２導電型（たとえば、ｐ型）の電界緩和部が形成されていることが好ましい。これにより、半導体装置全体としての逆方向リーク電流Ｊrをさらに低減することができる。すなわち、降伏電圧ＶBに近い逆方向電圧を印加しても逆方向リーク電流Ｊrをさらに低減できるので、ワイドバンドギャップ半導体の耐圧性能を十分に活かすことができる。
　この場合、前記電界緩和部は、前記トレンチの前記底壁の前記エッジ部と前記トレンチ前記側壁との間に跨って形成されていることが、さらに好ましく、前記トレンチの前記側壁に沿って前記トレンチの開口端に至るように形成されていることが、とりわけ好ましい。
　なお、本発明においてショットキー電極とは、半導体層との間にショットキー障壁を形成する金属電極、半導体層のバンドギャップとは異なるバンドギャップを有する異種半導体からなり、半導体層に対してヘテロ接合（バンドギャップ差を利用して半導体層との間に電位障壁を形成する接合）する半導体電極のいずれをも含む概念である。以下、この項においては、ショットキー接合およびヘテロ接合を総称して「ショットキー接合」とし、ショットキー障壁およびヘテロ接合により形成される電位障壁（ヘテロ障壁）を総称して「ショットキー障壁」とし、金属電極および半導体電極を総称して「ショットキー電極」とする。
　また、前記トレンチは、平面形状の前記底壁および当該平面形状の底壁に対して９０°を超える角度で傾斜した前記側壁を有するテーパトレンチを含むことが好ましい。
　テーパトレンチであれば、側壁が底壁に対して９０°で直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。
　さらに、テーパトレンチでは、底壁だけでなく、側壁の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第２導電型不純物を半導体層に注入する場合に、トレンチの開放端からトレンチ内に入射した不純物を、トレンチの側壁に確実に当てることができる。その結果、前述の電界緩和部を容易に形成することができる。
　なお、テーパトレンチとは、側壁の全部が底壁に対して９０°を超える角度で傾斜しているトレンチ、側壁の一部（たとえば、トレンチのエッジ部を形成する部分）が底壁に対して９０°を超える角度で傾斜しているトレンチのいずれをも含む概念である。
　また、本発明の半導体装置では、前記ショットキー電極が、前記トレンチに埋め込まれるように形成されており、前記電界緩和部は、前記トレンチの底面を形成する部分に、前記トレンチに埋め込まれた前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有することが好ましい。
　この構成により、電界緩和部（第２導電型）と半導体層（第１導電型）とのｐｎ接合を有するｐｎダイオードに対してショットキー電極をオーミック接合させることができる。このｐｎダイオードは、ショットキー電極と半導体層とのショットキー接合を有するショットキーバリアダイオード（ヘテロダイオード）に対して並列に設けられる。これにより、半導体装置にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオードに流すことができる。その結果、ショットキーバリアダイオードに流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオードの熱破壊を防止することができる。
　また、本発明の半導体装置では、前記半導体層が、逆方向電圧印加時に第１電界がかかる第１導電型の第１部分および当該第１電界に対して相対的に高い第２電界がかかる第１導電型の第２部分を、前記電界緩和部とは異なる部分に有している場合、前記ショットキー電極は、前記第１部分との間に第１ショットキー障壁を形成する第１電極と、前記第２部分との間に前記第１ショットキー障壁に対して相対的に高い第２ショットキー障壁を形成する第２電極とを含むことが好ましい。
　本発明では、半導体層の第１部分と第２部分との関係のように、相対的に電界強度が高い部分と低い部分とが存在する場合がある。
　そこで上記のように、逆方向電圧印加時における半導体層の電界分布に応じてショットキー電極を適正に選択しておけば、逆方向電圧印加時に相対的に高い第２電界がかかる第２部分では、比較的高い第２ショットキー障壁によりリーク電流を抑制することができる。一方、相対的に低い第１電界がかかる第１部分では、ショットキー障壁の高さを低くしても逆方向リーク電流が当該ショットキー障壁を越えるおそれが少ないので、比較的低い第１ショットキー障壁とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。よって、この構成により、逆方向リーク電流Ｊrおよび閾値電圧Ｖthの低減を効率よく行うことができる。
　そして、たとえば、前記電界緩和部が、前記トレンチの開口端に至るように形成されている場合、前記半導体層の第１部分は、前記半導体層の表層部における前記トレンチの前記開口端の周縁部に形成され、前記半導体層の第２部分は、前記半導体層の前記表層部において前記周縁部と隣り合う部分に形成される。
　また、本発明の半導体装置では、前記半導体層が、第１不純物濃度を有するベースドリフト層と、前記ベースドリフト層上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト層とを含む場合、前記トレンチは、その最深部が前記低抵抗ドリフト層に達するように形成され、前記半導体層の一部を単位セルとして区画していることが好ましい。
　トレンチで区画された単位セルでは電流を流すことができる領域（電流経路）が制約されるので、半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト層に達するようにトレンチを形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト層で形成することができる。そのため、当該低抵抗ドリフト層が形成された部分では、電流経路がたとえ狭められても、比較的高い第２不純物濃度を有する低抵抗ドリフト層により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
　また、前記ベースドリフト層の前記第１不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって一定であってもよいし、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。
　また、前記半導体層は、前記低抵抗ドリフト層上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト層をさらに含むことが好ましい。
　この構成により、半導体層の表層部の不純物濃度を小さくすることができるので、逆方向電圧印加時に半導体層の表層部にかかる電界強度を低減することができる。その結果、逆方向リーク電流Ｊrを一層低減することができる。
　また、前記半導体層は、基板と、前記基板上に形成され、前記第１不純物濃度に対して相対的に高い第４不純物濃度を有するバッファ層とをさらに含んでいてもよい。
　また、前記トレンチは、ストライプ状に形成されたストライプトレンチを含んでいてもよく、格子状に形成された格子トレンチを含んでいてもよい。
　また、前記半導体装置のチップサイズは、０．５ｍｍ／□～２０ｍｍ／□であってもよい。
　また、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＳｉＣ（たとえば、４Ｈ－ＳｉＣ　絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などである。
図１（ａ）（ｂ）は、本発明の一実施形態に係るショットキーバリアダイオードの模式的な平面図であって、図１（ａ）が全体図、図１（ｂ）が要部拡大図である。 図２は、図１（ａ）（ｂ）に示すショットキーバリアダイオードの断面図であって、図１（ｂ）の切断線Ａ－Ａでの切断面を示す。 図３は、図２のトレンチの拡大図である。 図４は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、トレンチ構造なしの場合を示す。 図５は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、矩形トレンチ構造ありの場合を示す。 図６は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、Ｕ字トレンチ構造ありの場合を示す。 図７は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造ありの場合を示す。 図８は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造＋底壁ｐ型層ありの場合を示す。 図９は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造＋側壁ｐ型層ありの場合を示す。 図１０は、ＪＢＳ構造を有するショットキーバリアダイオードの模式的な断面図である。 図１１は、擬似ＪＢＳ構造を有するショットキーバリアダイオードの模式的な断面図である。 図１２は、プレーナ構造を有するショットキーバリアダイオードの模式的な断面図である。 図１３は、各ショットキーバリアダイオードの閾値電圧Ｖthとリーク電流Ｊrとの関係を示すグラフである。 図１４は、各ショットキーバリアダイオードの閾値電圧Ｖthとオン抵抗Ｒonとの関係を示すグラフである。 図１５は、各ショットキーバリアダイオードの閾値電圧Ｖthと降伏電圧ＶBとの関係を示すグラフである。 図１６は、内蔵ｐｎ接合部の電流－電圧（Ｉ－Ｖ）曲線を示すグラフである。 図１７は、図９に示す電界強度の分布図の要部拡大図であって、ショットキーバリアダイオードのトレンチ付近を拡大して示している。 図１８は、図１７に示すショットキーバリアダイオードの単位セルの表面における電界強度分布を示すグラフである。 図１９は、ＳｉＣ基板およびＳｉＣエピタキシャル層の不純物濃度を説明するための図である。 図２０Ａは、図２に示すトレンチおよびｐ型層の形成方法を示す図である。 図２０Ｂは、図２０Ａの次の工程を示す図である。 図２０Ｃは、図２０Ｂの次の工程を示す図である。 図２０Ｄは、図２０Ｃの次の工程を示す図である。 図２１は、４Ｈ－ＳｉＣの結晶構造のユニットセルを表した模式図である。 図２２（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）は、トレンチの断面形状の変形例を示す図であって、図２２（ａ）が第１変形例、図２２（ｂ）が第２変形例、図２２（ｃ）が第３変形例、図２２（ｄ）が第４変形例、図２２（ｅ）が第５変形例、図２２（ｆ）が第６変形例をそれぞれ示す。 図２３Ａは、図２２（ａ）に示すトレンチおよびｐ型層の形成方法を示す図である。 図２３Ｂは、図２３Ａの次の工程を示す図である。 図２３Ｃは、図２３Ｂの次の工程を示す図である。 図２３Ｄは、図２３Ｃの次の工程を示す図である。 図２４Ａは、図２２（ｂ）に示すトレンチおよびｐ型層の形成方法を示す図である。 図２４Ｂは、図２４Ａの次の工程を示す図である。 図２４Ｃは、図２４Ｂの次の工程を示す図である。 図２４Ｄは、図２４Ｃの次の工程を示す図である。 図２４Ｅは、図２４Ｄの次の工程を示す図である。 図２４Ｆは、図２４Ｅの次の工程を示す図である。 図２４Ｇは、図２４Ｆの次の工程を示す図である。 図２５は、トレンチの平面形状の変形例を示す図である。 図２６は、トレンチの表面に絶縁膜が形成された例（第１形態）を示す図である。 図２７は、トレンチの表面に絶縁膜が形成された例（第２形態）を示す図である。 図２８は、トレンチの表面に絶縁膜が形成された例（第３形態）を示す図である。 図２９は、トレンチの表面に絶縁膜が形成された例（第４形態）を示す図である。 図３０は、トレンチの表面に絶縁膜が形成された例（第５形態）を示す図である。 図３１は、トレンチの表面に絶縁膜が形成された例（第６形態）を示す図である。 図３２は、トレンチの表面に絶縁膜が形成された例（第７形態）を示す図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜ショットキーバリアダイオードの全体構成＞
　図１（ａ）（ｂ）は、本発明の一実施形態に係るショットキーバリアダイオードの模式的な平面図であって、図１（ａ）が全体図、図１（ｂ）が要部拡大図である。図２は、図１（ａ）（ｂ）に示すショットキーバリアダイオードの断面図であって、図１（ｂ）の切断線Ａ－Ａでの切断面を示す。図３は、図２のトレンチの拡大図である。
　半導体装置としてのショットキーバリアダイオード１は、４Ｈ－ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が採用されたショットキーバリアダイオードであり、たとえば、平面視正方形のチップ状である。チップ状のショットキーバリアダイオード１は、図１（ａ）の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ～２０ｍｍである。すなわち、ショットキーバリアダイオード１のチップサイズは、たとえば、０．５ｍｍ／□～２０ｍｍ／□である。
　ショットキーバリアダイオード１は、ｎ+型のＳｉＣ基板２を備えている。ＳｉＣ基板２の厚さは、たとえば、５０μｍ～６００μｍである。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
　ＳｉＣ基板２の裏面３には、その全域を覆うようにオーミック電極としてのカソード電極４が形成されている。カソード電極４は、ｎ型のＳｉＣとオーミック接触する金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ）からなる。
　ＳｉＣ基板２の表面５には、半導体層としてのｎ型ＳｉＣエピタキシャル層６が形成されている。
　ＳｉＣエピタキシャル層６は、バッファ層７と、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０の３層構造のドリフト層とがＳｉＣ基板２の表面５からこの順に積層されて形成された構造を有している。バッファ層７は、ＳｉＣエピタキシャル層６の裏面１１を形成しており、ＳｉＣ基板２の表面５に接している。一方、表面ドリフト層１０は、ＳｉＣエピタキシャル層６の表面１２を形成している。
　ＳｉＣエピタキシャル層６の総厚さＴは、たとえば、３μｍ～１００μｍである。また、バッファ層７の厚さｔ1は、たとえば、０．１μｍ～１μｍである。ベースドリフト層８の厚さｔ2は、たとえば、２μｍ～１００μｍである。低抵抗ドリフト層９の厚さｔ3は、たとえば、１μｍ～３μｍである。表面ドリフト層１０の厚さｔ4は、たとえば、０．２μｍ～０．５μｍである。
　ＳｉＣエピタキシャル層６の表面１２には、ＳｉＣエピタキシャル層６の一部をアクティブ領域１３（たとえば、アクティブサイズが０．１ｍｍ2～４００ｍｍ2）として露出させる開口１４を有し、当該アクティブ領域１３を取り囲むフィールド領域１５を覆うフィールド絶縁膜１６が形成されている。フィールド絶縁膜１６は、たとえば、ＳｉＯ2（酸化シリコン）からなる。また、フィールド絶縁膜１６の厚さは、たとえば、０．５μｍ～３μｍである。
　アクティブ領域１３においてＳｉＣエピタキシャル層６の表面１２側には、当該表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中部に達するストライプトレンチが形成されている。ストライプトレンチは、ショットキーバリアダイオード１の一組の対辺の対向方向に沿って直線状に延びる複数の台形トレンチ１７（その長手方向に直交する幅方向に沿って切断したときの断面視が逆台形状のトレンチ）が、互いに間隔を空けて平行に配列されることによって形成されている。互いに隣り合う台形トレンチ１７の中央間の距離（ピッチＰ）は、たとえば、２μｍ～２０μｍである。
　これにより、ＳｉＣエピタキシャル層６には、互いに隣り合う台形トレンチ１７で挟まれることによって区画された単位セル１８（ラインセル）がストライプ状に形成されている。各単位セル１８は、その大半の領域を占めるベース部が低抵抗ドリフト層９により形成され、ベース部に対して表面１２側の表層部が表面ドリフト層１０により形成されている。
　各台形トレンチ１７は、ＳｉＣエピタキシャル層６の表面１２に対して平行な底面１９を形成する底壁２０と、当該底壁２０の幅方向両端部のエッジ部２４からＳｉＣエピタキシャル層６の表面１２へ向かって当該底面１９に対して角度θ1（たとえば、９５°～１５０°）で傾斜する側面２１を形成する側壁２２とによって区画されている。また、各台形トレンチ１７の深さ（ＳｉＣエピタキシャル層６の表面１２から台形トレンチ１７の底面１９までの距離）は、たとえば、３０００Å～１５０００Åである。また、各台形トレンチ１７の長手方向に直交する幅Ｗ（最深部の幅）は、０．３μｍ～１０μｍである。
　また、図３に示すように、各台形トレンチ１７の底壁２０のエッジ部２４は、台形トレンチ１７の外方へ向かって湾曲する形状に形成されており、各台形トレンチ１７の底部は断面視Ｕ字状に形成されている。このような形状のエッジ部２４の内面（湾曲面）の曲率半径Ｒは、下記式（１）を満たす。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
　式（１）において、Ｌはトレンチ１７の幅方向に沿って対向するエッジ部２４間の直線距離を示している（単位は、μｍ、ｎｍ、ｍ等、長さの単位であれば特に制限されない）。具体的には、ＳｉＣエピタキシャル層６の表面１２に対して平行な底面１９の幅であって、トレンチ１７の幅Ｗからエッジ部２４の幅を差し引いた値である。
　また、エッジ部２４の曲率半径Ｒは、０．０２Ｌ＜Ｒ＜１Ｌ・・・（２）を満たすことが好ましい。
　曲率半径Ｒは、たとえば、台形トレンチ１７の断面をＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）で撮影し、得られたＳＥＭ画像のエッジ部２４の曲率を測定することにより求めることができる。
　台形トレンチ１７の底壁２０および側壁２２には、台形トレンチ１７の内面に露出するように当該内面に沿って電界緩和部としてのｐ型層２３が形成されている。ｐ型層２３は、台形トレンチ１７の底壁２０からエッジ部２４を経て台形トレンチ１７の開口端に至るまで形成されている。また、ｐ型層２３は、ｎ型のＳｉＣエピタキシャル層６との間にｐｎ接合部を形成している。これにより、ショットキーバリアダイオード１には、ｐ型層２３およびｎ型ＳｉＣエピタキシャル層６（低抵抗ドリフト層９）によって構成されるｐｎダイオード２５が内蔵されることとなる。
　ｐ型層２３の厚さ（台形トレンチ１７の内面からの深さ）は、図３に示すように、台形トレンチ１７の深さ方向（ＳｉＣエピタキシャル層６の表面１２に垂直な方向）に沿って測定される台形トレンチ１７の底面１９からの第１厚さｔ5が、台形トレンチ１７の幅方向（ＳｉＣエピタキシャル層６の表面１２に平行な方向）に沿って測定される台形トレンチ１７の側面２１からの第２厚さｔ6よりも大きい。具体的には、第１厚さｔ5は、たとえば、０．３μｍ～０．７μｍであり、第２厚さｔ6は、たとえば、０．１μｍ～０．５μｍである。
　また、ｐ型層２３は、ｐ型層２３の他の部分よりも高濃度に不純物が注入されたｐ+型のコンタクト部２６を、台形トレンチ１７の底壁２０の一部に有している。たとえば、コンタクト部２６の不純物濃度は、１×１０20～１×１０21ｃｍ-3であり、コンタクト部２６を除く電界緩和部の他の部分の不純物濃度は、１×１０17～５×１０18ｃｍ-3である。
　コンタクト部２６は、台形トレンチ１７の長手方向に沿って直線状に形成されており、台形トレンチ１７の底面１９からｐ型層２３の深さ方向途中までの深さ（たとえば、０．０５μｍ～０．２μｍ）を有している。
　フィールド絶縁膜１６上には、ショットキー電極としてのアノード電極２７が形成されている。
　アノード電極２７は、各単位セル１８の頂部に形成された第１電極２８と、互いに隣り合う台形トレンチ１７の間に跨り、それらの台形トレンチ１７で挟まれる単位セル１８の頂部の第１電極２８を覆うように形成された第２電極２９とを含んでいる。
　第１電極２８は、各単位セル１８頂部における、互いに隣り合う台形トレンチ１７の開口端の周縁部３０で挟まれた中央部３１において、台形トレンチ１７の長手方向に沿って直線状に形成されている。
　第２電極２９は、アクティブ領域１３全体を覆うように形成され、各台形トレンチ１７に埋め込まれている。また、第２電極２９は、フィールド絶縁膜１６における開口１４の周縁部を上から覆うように、当該開口１４の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１６の周縁部は、ＳｉＣエピタキシャル層６（表面ドリフト層１０）および第２電極２９により、全周にわたってその上下両側から挟まれている。したがって、ＳｉＣエピタキシャル層６におけるショットキー接合の外周領域（すなわち、フィールド領域１５の内縁部）は、ＳｉＣからなるフィールド絶縁膜１６の周縁部により覆われることとなる。
　フィールド領域１５においてＳｉＣエピタキシャル層６の表面１２側には、ＳｉＣエピタキシャル層６の表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中部に達する環状トレンチ３２が形成されている。環状トレンチ３２は、アクティブ領域１３を取り囲む複数のトレンチが、互いに間隔を空けて平行に配列されることによって形成されている。互いに隣り合う環状トレンチ３２の間隔は、アクティブ領域１３に近い側から遠い側へ向かうにしたがって大きくなるように設けられている。これにより、互いに隣り合う環状トレンチ３２で挟まれる部分の幅は、アクティブ領域１３に近い側から遠い側へ向かうにしたがって大きくなっている。
　また、環状トレンチ３２の底壁５０および側壁５１には、環状トレンチ３２の内面に露出するように当該内面に沿ってｐ型層４９が形成されている。ｐ型層４９は、ｐ型層２３と同様に、環状トレンチ３２の底壁５０から、底壁５０の幅方向両端部のエッジ部５２を経て環状トレンチ３２の開口端に至るまで形成されている。
　このｐ型層４９は、ｐ型層２３と同一の工程で形成されるものであって、ｐ型層２３と同じ不純物濃度（たとえば、１×１０17～５×１０18ｃｍ-3）および厚さを有している。
　ショットキーバリアダイオード１の最表面には、たとえば窒化シリコン（ＳｉＮ）からなる表面保護膜３３が形成されている。表面保護膜３３の中央部には、アノード電極２７（第２電極２９）を露出させる開口３４が形成されている。ボンディングワイヤなどは、この開口３４を介して第２電極２９に接合される。
　このショットキーバリアダイオード１では、アノード電極２７に正電圧、カソード電極４に負電圧が印加される順方向バイアス状態になることにより、カソード電極４からアノード電極２７へと、ＳｉＣエピタキシャル層６のアクティブ領域１３を介して電子（キャリア）が移動して電流が流れる。
　そして、このショットキーバリアダイオード１は、その閾値電圧Ｖthが０．３Ｖ～０．７Ｖであり、定格電圧ＶRにおけるリーク電流Ｊrが１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2である。
　閾値電圧Ｖthは、たとえば、ショットキーバリアダイオード１のＩ－Ｖ特性を示すグラフ（Ｘ軸：電圧、Ｙ軸：電流）において、Ｉ－Ｖ曲線の直線部の延長線とＸ軸との交点が示す電圧値から求めることができる。
　また、定格電圧ＶRは、たとえば、降伏電圧ＶBの５０～９０％であって、降伏電圧ＶBは、下記式（３）により求めることができる。この実施形態では、降伏電圧ＶBが７００Ｖ以上（具体的には、７００Ｖ～３０００Ｖ）である。
Figure JPOXMLDOC01-appb-M000001
（式（３）において、ＷはＳｉＣエピタキシャル層６の厚さを示し、ＥはＳｉＣエピタキシャル層６の絶縁破壊電界強度を示し、ｑは素電荷を示し、ＮはＳｉＣエピタキシャル層６の不純物濃度を示している。）
　さらに、ショットキーバリアダイオード１のオン抵抗Ｒon・Ａは、０．３ｍΩ・ｃｍ2～３ｍΩ・ｃｍである。
　そして、この実施形態のショットキーバリアダイオード１が、上記した範囲の閾値電圧Ｖthおよびリーク電流Ｊrを有することは、次の＜トレンチ構造の導入効果＞の項により証明することができる。
＜トレンチ構造の導入効果＞
　図４～図１５を参照して、ＳｉＣエピタキシャル層６に台形トレンチ１７およびｐ型層２３を形成することによる逆方向リーク電流Ｊrおよび閾値電圧Ｖthの低減効果について説明する。なお、図５のトレンチは矩形トレンチ１７´であり、図６のトレンチはＵ字トレンチ１７´´である。
　図４～図９は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、図４がトレンチ構造なしの場合、図５が矩形トレンチ構造ありの場合、図６がＵ字トレンチ構造（θ1＝９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０7）（ｍ））ありの場合、図７が台形トレンチ構造（θ1＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０7）（ｍ））ありの場合、図８が台形トレンチ構造（θ1＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０7）（ｍ））＋底壁ｐ型層ありの場合、図９が台形トレンチ構造（θ1＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０7）（ｍ））＋側壁ｐ型層ありの場合をそれぞれ示す。図４～図９において、図１（ａ）（ｂ）、図２および図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。
　まず、図４～図９の構造を、以下のように設計した。
・ｎ+型ＳｉＣ基板２：濃度が１×１０19ｃｍ-3　厚さが１μｍ
・ｎ-型ＳｉＣエピタキシャル層６：濃度が１×１０16ｃｍ-3　厚さが５μｍ
・トレンチ１７、１７´および１７´´：深さが１．０５μｍ
・底壁２０のエッジ部２４の曲率半径Ｒ：
・ｐ型層２３：濃度が１×１０18ｃｍ-3
　そして、図４～図９それぞれの構造を有するショットキーバリアダイオード１のアノード－カソード間に逆方向電圧（６００Ｖ）を印加したときの、ＳｉＣエピタキシャル層６内の電界強度分布をシミュレーションした。なお、シミュレータとして、Synopsys社製のTCAD（製品名）を使用した。
　図４に示すように、いかなる形状のトレンチ構造も形成されておらず、ＳｉＣエピタキシャル層６の表面１２が平らなショットキーバリアダイオードでは、ＳｉＣエピタキシャル層６の裏面１１から表面１２へ向かうにしたがって電界強度が強くなり、ＳｉＣエピタキシャル層６の表面１２で最大（１．５×１０6Ｖ／ｃｍ程度）となることが確認できた。
　また、図５に示すように、エッジ部２４が鋭利な形状の矩形トレンチ構造が形成されたショットキーバリアダイオードでは、矩形トレンチ１７´構造の形成により、互いに隣り合う矩形トレンチ１７´で挟まれる部分（単位セル１８）での電界強度が弱められてが（単位セル１８の中央部３１の電界強度が９×１０5Ｖ／ｃｍ程度）、矩形トレンチ１７´の底壁２０のエッジ部２４に、１．５×１０6Ｖ／ｃｍ程度の強い電界が集中していることが確認できた。
　これに対して、図６および図７に示すように、Ｕ字トレンチ１７´´および台形トレンチ１７構造が形成され、これらのトレンチ１７，１７´´の内壁にｐ型層２３が形成されていないショットキーバリアダイオードでは、トレンチ１７，１７´´構造の形成により、互いに隣り合う台形トレンチ１７で挟まれる部分（単位セル１８）での電界強度が弱められており、電界強度が最大となる部分が台形トレンチ１７の底壁２０全体にシフトしていることが確認できた。具体的には、単位セル１８の中央部３１の電界強度が９×１０5Ｖ／ｃｍ程度、単位セル１８の周縁部３０の電界強度が３×１０5Ｖ／ｃｍ程度にまで弱められており、台形トレンチ１７の底壁２０全体の電界強度が１．５×１０6Ｖ／ｃｍ程度で最大であった。つまり、エッジ部２４への局所的な電界集中を緩和できていることが確認できた。
　したがって、ＳｉＣエピタキシャル層６の表面１２（単位セル１８の表面）に接するアノード電極２７（ショットキー電極）とＳｉＣエピタキシャル層６との間のバリアハイトを低くし、降伏電圧に近い逆方向電圧が印加されても、当該バリアハイトが形成される部分の電界強度が弱いので、当該バリアハイトを越える逆方向リーク電流Ｊrの絶対量を低減できることが確認できた。その結果、逆方向リーク電流Ｊrを低減できながら、バリアハイトを低くして閾値電圧Ｖthを低減できることが確認できた。
　一方、Ｕ字トレンチ１７´´および台形トレンチ１７の形成により、ＳｉＣエピタキシャル層６における電界集中部分（リーク電流の発生源）がトレンチ１７，１７´´の底部にシフトするが、図８に示すように、台形トレンチ１７の底壁２０およびエッジ部２４にｐ型層２３が形成されたショットキーバリアダイオードでは、台形トレンチ１７の底壁２０での電界強度が弱められており、電界強度が最大となる部分が台形トレンチ１７の側壁２２にシフトしていることが確認できた。具体的には、台形トレンチ１７の底壁２０の電界強度が３×１０5Ｖ／ｃｍ以下にまで弱められており、台形トレンチ１７の側壁２２の下部の電界強度が１．５×１０6Ｖ／ｃｍで最大であった。
　そして、図１（ａ）（ｂ）および図２と同様の構成である図９のショットキーバリアダイオードでは、台形トレンチ１７の側壁２２にもｐ型層２３が形成されていることにより、台形トレンチ１７の側壁２２での電界強度が弱められており、電界集中部分を台形トレンチ１７の内壁から遠ざけていることが確認できた。具体的には、台形トレンチ１７の側壁２２の電界強度が３×１０5Ｖ／ｃｍ以下にまで弱められており、台形トレンチ１７の内壁の周囲には、電界強度が１．５×１０6Ｖ／ｃｍとなる領域がなかった。
　次に、トレンチ構造を有するショットキーバリアダイオード（図２参照）、ＪＢＳ（Junction Barrier Schottky）構造を有するショットキーバリアダイオード（図１０参照）、擬似ＪＢＳ構造を有するショットキーバリアダイオード（図１１参照）およびプレーナ構造を有するショットキーバリアダイオード（図１２参照）を用いて、閾値電圧Ｖthと、６００Ｖ印加時における逆方向リーク電流Ｊrとの関係を調べた。
　なお、図１０のショットキーバリアダイオード（ＪＢＳ構造）は、以下のように作製した。
　まず、ｎ+型ＳｉＣ基板（濃度＝１×１０19ｃｍ-3　厚さ＝２５０μｍ　チップサイズ＝１．７５ｍｍ□）上に、ｎ-型ＳｉＣエピタキシャル層（濃度＝１×１０16ｃｍ-3　厚さＴ＝５μｍ）を成長させた後、所定の形状にパターニングされたハードマスク（ＳｉＯ2）を介して、ＳｉＣエピタキシャル層の表面から内部へ向かってアルミニウム（Ａｌ）イオンを、注入エネルギ＝３６０ｋｅＶ、ドーズ量＝２．０×１０12ｃｍ-2、注入エネルギ＝２６０ｋｅＶ、ドーズ量＝１．５×１０13ｃｍ-2、注入エネルギ＝１６０ｋｅＶ、ドーズ量＝１．０×１０13ｃｍ-2、注入エネルギ＝６０ｋｅＶ、ドーズ量＝２．０×１０15ｃｍ-2、注入エネルギ＝３０ｋｅＶ、ドーズ量＝１．０×１０15ｃｍ-2で多段注入した。その後、ＳｉＣエピタキシャル層を１７７５℃で３分間、熱処理（アニール処理）した。これにより、ＳｉＣエピタキシャル層の表層部に、ｐ型ＳｉＣからなるＪＢＳ構造およびガードリングを同時に形成した。そして、ＳｉＣエピタキシャル層の表面にフィールド絶縁膜（ＳｉＯ2　厚さ＝１５０００Å）を形成し、所定の大きさのアクティブ領域が露出するようにパターニングした後、アノード電極（Ｍｏ）を形成した。アノード電極の形成後、ＳｉＣ基板の裏面に、カソード電極を形成した。
　また、図１１のショットキーバリアダイオード（擬似ＪＢＳ構造）は、ＪＢＳ構造を形成する際に、不純物としてＡｌに代えてホウ素（Ｂ）を使用し、さらにアニール処理を、注入された不純物イオンの衝突によりワイドバンドギャップ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入された不純物イオンを活性化させない程度の温度（１５００℃未満）で行うことにより、ホウ素イオンの活性化率が５％未満である高抵抗な、擬似的なＪＢＳ構造（Ｂインプラ層）を有するものである。
　また、図１２のショットキーバリアダイオード（プレーナ）は、擬似ＪＢＳ構造を形成する工程を行わないこと以外は、図１１のショットキーバリアダイオードと同様の工程を経て作製することができる。
　そして、各ショットキーバリアダイオードの閾値電圧Ｖthと、逆方向リーク電流Ｊr、オン抵抗Ｒon・Ａおよび降伏電圧ＶBとの関係を、図１３～図１５にそれぞれ示す。また、各特性の具体的な値を、下記表１に示す。
Figure JPOXMLDOC01-appb-T000002
　図１３～図１５および表１により、ＪＢＳ構造、プレーナ構造および擬似ＪＢＳ構造のショットキーバリアダイオードでは、オン抵抗Ｒon・Ａが同程度であると、閾値電圧Ｖthを下げるとリーク電流Ｊrが上がる傾向にあるが、この実施形態のトレンチ構造のショットキーバリアダイオードでは、閾値電圧Ｖthを下げてもリーク電流Ｊrを小さい値に維持することが確認できた。
　これらの結果、図１（ａ）（ｂ）および図２のショットキーバリアダイオード１では、ショットキーバリアダイオード１全体としての逆方向リーク電流Ｊrを確実に低減できることが確認できた。すなわち、図１（ａ）（ｂ）および図２の構造を有するショットキーバリアダイオード１では、降伏電圧ＶBに近い逆方向電圧を印加しても逆方向リーク電流Ｊrを確実に低減できるので、ワイドバンドギャップ半導体の耐圧性能を十分に活かすことができる。
　その結果、閾値電圧Ｖthを０．３Ｖ～０．７Ｖにし、定格電圧ＶRにおけるリーク電流Ｊrを１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2にすることができるので、Ｓｉ－ｐｎダイオードに比べてスイッチング損失を低くできながら、通電損失を、Ｓｉ－ｐｎダイオードと同等もしくはそれ以下に低減することができる。その結果、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路等に用いられるパワーモジュールに組み込むことにより、高耐圧・低損失のパワーモジュールを達成することができる。
　しかも、後述する図２０Ｃの工程のように、台形トレンチ１７をドライエッチングで形成する場合、台形トレンチ１７の側壁２２がエッチング時にダメージを受け、当該側壁２２とアノード電極２７との間にショットキー障壁を設計通りに形成できない場合がある。そこで本実施形態のショットキーバリアダイオード１では、エッチング時にハードマスク３５（後述）で覆われて保護された（後述する図２０Ｂの工程）ＳｉＣエピタキシャル層６の表面１２を主としてショットキー界面とし、ダメージを受けた側壁２２にはｐ型層２３を形成している。これにより、台形トレンチ１７の側壁２２を有効利用することができる。また、台形トレンチ１７の側壁２２における電界強度の高い部分に障壁の高いｐｎ接合を形成し、リーク電流Ｊrを低減することができる。
＜ＳｉＣ－ｐｎダイオード内蔵の効果＞
　次に、図１６を参照して、ｐ型層２３にコンタクト部２６を形成して、ＳｉＣエピタキシャル層６にｐｎダイオード２５を内蔵させたときの効果について説明する。
　図１６は、内蔵ｐｎ接合部の電流－電圧（Ｉ－Ｖ）曲線を示すグラフである。
　図１（ａ）（ｂ）および図２の構造のショットキーバリアダイオードに対して、順方向電圧を１Ｖ～７Ｖまで変化させながら印加することにより通電試験を行った。そして、印加電圧を１Ｖ～７Ｖまで変化させたときのショットキーバリアダイオードのｐｎ接合部に流れる電流の変化量を評価した。
　一方、ｐ型層２３のコンタクト部２６を形成していないこと以外は、図１（ａ）（ｂ）および図２の構造と同じショットキーバリアダイオードに対して、上記と同様の通電試験を行い、ｐｎ接合部に流れる電流の変化量を評価した。
　図１６に示すように、ｐ型層２３にコンタクト部２６が形成されていないｐｎ接合部では、印加電圧が４Ｖを超えるあたりから電流がほとんど増加せずにほぼ一定であった。
　これに対し、ｐ型層２３にコンタクト部２６が形成され、ｐｎダイオード２５が内蔵されたショットキーバリアダイオードでは、印加電圧が４Ｖを超えるあたりからの電流の増加割合が、４Ｖ以下までの増加割合に比べて急激に増えていた。
　これにより、図１（ａ）（ｂ）および図２において、ショットキーバリアダイオード１に並列に設けられたｐｎダイオード２５にアノード電極２７（ショットキー電極）をオーミック接合させておけば、ショットキーバリアダイオードに大きなサージ電流が流れても、内蔵ｐｎダイオード２５をオンさせて、当該サージ電流の一部を内蔵ｐｎダイオード２５に流すことができることが確認できた。その結果、ショットキーバリアダイオード１に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード１の熱破壊を防止することができることが確認できた。
＜２つのショットキー電極（第１電極および第２電極）＞
　次に、図１７および図１８を参照して、２つのショットキー電極（第１電極２８および第２電極２９）を設けたことによる逆方向リーク電流Ｊrおよび閾値電圧Ｖthの低減の効率化について説明する。
　図１７は、図９に示す電界強度の分布図の要部拡大図であって、ショットキーバリアダイオードのトレンチ付近を拡大して示している。図１８は、図１７に示すショットキーバリアダイオードの単位セルの表面における電界強度分布を示すグラフである。
　前述したように、本実施形態のショットキーバリアダイオード１では、台形トレンチ１７を形成し、さらに台形トレンチ１７の底壁２０および側壁２２にｐ型層２３を形成することにより、単位セル１８の表面１２における電界強度を弱めることができる。したがって、単位セル１８の表面１２に分布する電界強度は、絶対値としては逆方向リーク電流Ｊrの増加を招くものではないが、単位セル１８の中央部３１と周縁部３０との関係のように、相対的に電界強度が高い部分と低い部分とが存在する場合がある。
　具体的には、図１７および図１８に示すように、半導体層の第１部分としての単位セル１８の周縁部３０には０ＭＶ／ｃｍ～８．０×１０5ＭＶ／ｃｍの電界強度が分布し、半導体層の第２部分としての単位セル１８の中央部３１には８．０×１０5ＭＶ／ｃｍ～９．０×１０5ＭＶ／ｃｍの電界強度が分布している。逆方向電圧印加時の電界強度分布は、単位セル１８の中央部３１の電界強度（第２電界）が、単位セル１８の周縁部３０の電界強度（第１電界）に比べて高くなっている。
　そこで、相対的に高い電界がかかる単位セル１８の中央部３１には、比較的高い電位障壁（たとえば、１．４ｅＶ）を形成するｐ型ポリシリコンなどを第１電極２８としてショットキー接合させる。なお、電極がポリシリコンのような半導体電極の場合には、ショットキー接合に代えて、互いにバンドギャップの異なる半導体同士のヘテロ接合ということがある。
　一方、相対的に低い電界がかかる単位セル１８の周縁部３０には、比較的低い電位障壁（たとえば０．７ｅＶ）を形成するアルミニウム（Ａｌ）などを第２電極２９としてショットキー接合させる。
　これにより、逆方向電圧印加時に相対的に高い電界がかかる単位セル１８の中央部３１では、第１電極２８（ポリシリコン）とＳｉＣエピタキシャル層６との間の高いショットキー障壁（第２ショットキー障壁）により逆方向リーク電流Ｊrを抑制することができる。
　一方、相対的に低い電界がかかる単位セル１８の周縁部３０では、第２電極２９（アルミニウム）とＳｉＣエピタキシャル層６との間のショットキー障壁の高さを低くしても逆方向リーク電流Ｊrが当該ショットキー障壁を越えるおそれが少ない。したがって、低いショットキー障壁（第１ショットキー障壁）とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。
　このように、逆方向電圧印加時における単位セル１８の電界強度の分布に応じてアノード電極２７（ショットキー電極）を適正に選択することにより、逆方向リーク電流Ｊrおよび閾値電圧Ｖthの低減を効率よく行うことができることが確認された。
＜ＳｉＣエピタキシャル層の不純物濃度＞
　次に、図１９を参照して、ＳｉＣ基板２およびＳｉＣエピタキシャル層６の不純物濃度の大きさについて説明する。
　図１９は、ＳｉＣ基板およびＳｉＣエピタキシャル層の不純物濃度を説明するための図である。
　図１９に示すように、ＳｉＣ基板２およびＳｉＣエピタキシャル層６は、いずれもｎ型不純物を含有するｎ型ＳｉＣからなる。それらの不純物濃度の大小関係は、ＳｉＣ基板２＞バッファ層７＞ドリフト層８～１０である。
　ＳｉＣ基板２の濃度は、たとえば、その厚さ方向に沿って５×１０18～５×１０19ｃｍ-3で一定である。バッファ層７の濃度は、たとえば、その厚さ方向に沿って、１×１０17～５×１０18ｃｍ-3で一定または表面に沿って濃度が薄い。
　ドリフト層８～１０の濃度は、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面１２側の層と裏面１１側の層との間に濃度差がある。
　ベースドリフト層８の濃度は、たとえば、その厚さ方向に沿って、５×１０14～５×１０16ｃｍ-3で一定である。なお、ベースドリフト層８の濃度は、図１９の破線で示すように、ＳｉＣエピタキシャル層６の裏面１１から表面へ向かうにしたがって、約３×１０16ｃｍ-3から約５×１０15ｃｍ-3まで連続的に減少していてもよい。
　低抵抗ドリフト層９の濃度は、ベースドリフト層８の濃度よりも高く、たとえば、その厚さ方向に沿って、５×１０15～５×１０17ｃｍ-3で一定である。なお、低抵抗ドリフト層９の濃度は、図１９の破線で示すように、ＳｉＣエピタキシャル層６の裏面１１から表面へ向かうにしたがって、約３×１０17ｃｍ-3から約５×１０15ｃｍ-3まで連続的に減少していてもよい。
　表面ドリフト層１０の濃度は、ベースドリフト層８および低抵抗ドリフト層９の濃度よりも低く、たとえば、その厚さ方向に沿って、５×１０14～１×１０16ｃｍ-3で一定である。
　図１（ａ）（ｂ）および図２に示すように、ストライプ状の台形トレンチ１７で区画された単位セル１８（ラインセル）では電流を流すことができる領域（電流経路）が台形トレンチ１７のピッチＰの幅に制約されるので、ＳｉＣエピタキシャル層６における単位セル１８を形成する部分の不純物濃度が低いと、単位セル１８の抵抗値が高くなるおそれがある。
　そこで図１９に示すように、単位セル１８のベース部を形成する低抵抗ドリフト層９の濃度をベースドリフト層８よりも高くすることにより、電流経路が台形トレンチ１７のピッチＰに制約されていても、比較的高い濃度を有する低抵抗ドリフト層９により単位セル１８の抵抗値の上昇を抑制することができる。その結果、単位セル１８の低抵抗化を図ることができる。
　一方、アノード電極２７（ショットキー電極）に接する単位セル１８の表層部には、比較的低い濃度を有する表面ドリフト層１０を設けることにより、逆方向電圧印加時にＳｉＣエピタキシャル層６の表面１２にかかる電界強度を低減することができる。その結果、逆方向リーク電流Ｊrを一層低減することができる。
＜トレンチおよびｐ型層の形成方法＞
　次に、図２０Ａ～図２０Ｄを参照して、図２に示す台形トレンチ１７を一例として挙げて、台形トレンチ１７およびｐ型層２３の形成方法について説明する。
　図２０Ａ～図２０Ｄは、図２に示すトレンチおよびｐ型層の形成方法を工程順に示す図である。
　まず、図２０Ａに示すように、ＳｉＣ基板２の上に、バッファ層７、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０をこの順にエピタキシャル成長させる。
　次に、図２０Ｂに示すように、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ＳｉＣエピタキシャル層６の表面１２にＳｉＯ2からなるハードマスク３５を形成する。ハードマスク３５の厚さは、好ましくは、１μｍ～３μｍである。続いて、公知のフォトリソグラフィ技術およびエッチング技術により、ハードマスク３５をパターニングする。このとき、ハードマスク３５の厚さに対してエッチング量（厚さ）が１～１．５倍となるようにエッチング条件を設定する。具体的には、ハードマスク３５の厚さが１μｍ～３μｍである場合には、エッチング量が１μｍ～４．５μｍとなるように、エッチング条件（ガス種、エッチング温度）を設定する。これにより、ＳｉＣエピタキシャル層６に対するオーバーエッチング量を一般的な量よりも少なくすることができるので、エッチング後のハードマスク３５の開口３６の側壁下部に、ＳｉＣエピタキシャル層６の表面１２に対して角度θ1（１００°～１７０°＞９０°）で傾斜するエッジ部３７を形成することができる。
　次に、図２０Ｃに示すように、当該ハードマスク３５を介して、ＳｉＣエピタキシャル層６を表面１２から最深部が低抵抗ドリフト層９の途中部に達する深さまでドライエッチングすることにより、ストライプ状の台形トレンチ１７を形成する。このときのエッチング条件は、ガス種：Ｏ2＋ＳＦ6＋ＨＢｒ、バイアス：２０Ｗ～１００Ｗ、装置内圧力：１Ｐａ～１０Ｐａとする。これにより、底壁２０のエッジ部２４を湾曲する形状に形成することができる。また、ハードマスク３５の開口３６の側壁下部に所定角度θ1のエッジ部３７が形成されているので、台形トレンチ１７の側面２１を、台形トレンチ１７の底面１９に対して角度θ1で傾斜させることができる。
　次に、図２０Ｄに示すように、台形トレンチ１７の形成に使用したハードマスク３５を残存させたまま、当該ハードマスク３５を介して、台形トレンチ１７へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、たとえば、注入エネルギが３８０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2であるイオン注入法により達成される。不純物のドーピングの後、たとえば、１７７５℃でアニール処理することにより、ｐ型層２３が形成される。
　このような形成方法によれば、台形トレンチ１７の形成時に使用したハードマスク３５を用いてイオン注入するので、ｐ型層２３を形成するにあたって、マスクを形成する工程を増やす必要がない。
　また、ハードマスク３５の厚さを適切に調整することにより、設計通りの台形トレンチ１７を精密に形成できるとともに、イオン注入の際には、台形トレンチ１７以外の箇所（たとえば、単位セル１８の頂部）に不純物が注入されることを防止することができる。よって、アノード電極２７とのショットキー接合のためのｎ型の領域を確保することができる。
　しかも、台形トレンチ１７では、底壁２０だけでなく側壁２２の全部も台形トレンチ１７の開放端に対して対向することとなる。そのため、台形トレンチ１７を介してｐ型不純物をＳｉＣエピタキシャル層６に注入する場合に、台形トレンチ１７の開放端から台形トレンチ１７内に入射した不純物を、台形トレンチ１７の側壁２２に確実に当てることができる。その結果、ｐ型層２３を容易に形成することができる。
＜トレンチとＳｉＣ結晶構造との関係＞
　次に、図２１を参照して、トレンチとＳｉＣ結晶構造との関係について説明する。
　図２１は、４Ｈ－ＳｉＣの結晶構造のユニットセルを表した模式図である。
　本実施形態のショットキーバリアダイオード１に使用されるＳｉＣには、結晶構造の違いにより、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣなどの種類がある。
　これらのうち、４Ｈ－ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子族原子に対して［０００－１］軸側に位置している。
　［０００１］軸および［０００－１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００－１］軸を法線とする面（六角柱の下面）が（０００－１）面（Ｃ面）である。
　［１－１００］軸を法線とする六角柱の側面がそれぞれ（１－１００）面であり、隣り合わない一対の稜線を通り、［１１－２０］軸を法線とする面が（１１－２０）面である。これらは、（０００１）面および（０００－１）面に対して直角な結晶面である。
　そして、本実施形態では、（０００１）面を主面とするＳｉＣ基板２を用い、その上に（０００１）面が主面となるようにＳｉＣエピタキシャル層６を成長させることが好ましい。また、台形トレンチ１７は、側面２１の面方位が（１１－２０）面となるように形成されていることが好ましい。
＜トレンチの断面形状の変形例＞
　次に、図２２（ａ）～（ｆ）を参照して、台形トレンチ１７の断面形状の変形例について説明する。
　図２２（ａ）～（ｆ）は、トレンチの断面形状の変形例を示す図であって、図２２（ａ）が第１変形例、図２２（ｂ）が第２変形例、図２２（ｃ）が第３変形例、図２２（ｄ）が第４変形例、図２２（ｅ）が第５変形例、図２２（ｆ）が第６変形例をそれぞれ示す。
　台形トレンチ１７では、たとえば、図２２（ａ）に示すように、コンタクト部２６が、ｐ型層２３と同様に、底壁２０からエッジ部２４を経て台形トレンチ１７の開口端に至るまで、台形トレンチ１７の内面全体にわたって形成されていてもよい。
　また、図２および図３の説明では、台形トレンチ１７の断面形状として、各台形トレンチ１７の側面２１が底面１９に対して角度θ1（＞９０°）で傾斜する場合のみを例に挙げたが、トレンチの断面形状は、これに限らない。
　たとえば、台形トレンチは、側面２１の全部が傾斜している必要はなく、たとえば、図２２（ｂ）（ｃ）の選択的台形トレンチ４１のように、側面３９の一部（側面３９の下部４２）が選択的に台形（テーパ形状）になっており、側面３９の他の部分（側面３９の上部４３）は、底面１９に対して９０°の角度を形成していてもよい。この場合、ｐ型層２３は、選択的台形トレンチ４１の底壁２０からエッジ部２４を経て側面３９の下部４２（台形部）のみに形成されている。また、コンタクト部２６は、図２２（ｂ）に示すように、選択的台形トレンチ４１の底壁２０のみに形成されていてもよいし、図２２（ｃ）に示すように、ｐ型層２３と同様に、選択的台形トレンチ４１の底壁２０からエッジ部２４を経て側面３９の下部４２の上端に至るまで形成されていてもよい。
　そして、図２２（ｂ）（ｃ）の構造においても、側面３９の下部４２が選択的台形トレンチ４１の開放端に対して対向することとなるので、ｐ型層２３を容易に形成することができる。
　また、図２２（ｂ）の選択的台形トレンチ４１は、たとえば、図２３Ａ～図２３Ｄに示す工程により形成することができる。
　具体的には、まず、図２３Ａに示すように、ＳｉＣ基板２の上に、バッファ層７、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０をこの順にエピタキシャル成長させる。
　次に、図２３Ｂに示すように、たとえばＣＶＤ法により、ＳｉＣエピタキシャル層６の表面１２にＳｉＯ2からなるハードマスク３８を形成する。ハードマスク３８の厚さは、好ましくは、１μｍ～３μｍである。続いて、公知のフォトリソグラフィ技術およびエッチング技術により、ハードマスク３８をパターニングする。このとき、ハードマスク３８の厚さに対してエッチング量（厚さ）が１．５～２倍となるようにエッチング条件を設定する。具体的には、ハードマスク３８の厚さが１μｍ～３μｍである場合には、エッチング量が１．５μｍ～６μｍとなるように、エッチング条件（ガス種、エッチング温度）を設定する。このエッチング条件は、図２０Ｂの工程でハードマスク３５をエッチングしたときに設定されたオーバーエッチング量よりも多いオーバーエッチング量を設定する条件である。これにより、エッチング後のハードマスク３８の開口４０の側壁下部に、ＳｉＣエピタキシャル層６の表面１２に対して角度θ1（９１°～１００°＞９０°）で傾斜し、エッジ部３７（図２０Ｂ参照）よりも小さいエッジ部４４を形成することができる。
　次に、図２３Ｃに示すように、当該ハードマスク３８を介して、ＳｉＣエピタキシャル層６を表面１２から最深部が低抵抗ドリフト層９の途中部に達する深さまでドライエッチングすることにより、ストライプ状の選択的台形トレンチ４１を形成する。このときのエッチング条件は、ガス種：Ｏ2＋ＳＦ6＋ＨＢｒ、バイアス：２０Ｗ～１００Ｗ、装置内圧力：１Ｐａ～１０Ｐａとする。これにより、底壁２０のエッジ部２４を湾曲する形状に形成することができる。また、ハードマスク３８の開口４０の側壁下部にエッジ部３７よりも小さいエッジ部４４が形成されているので、選択的台形トレンチ４１の側面３９の下部４２のみを底面１９に対して角度θ1で傾斜させ、側面３９の上部４３を底面１９に対して９０°（垂直）にすることができる。
　次に、図２３Ｄに示すように、選択的台形トレンチ４１の形成に使用したハードマスク３８を残存させたまま、当該ハードマスク３８を介して、選択的台形トレンチ４１へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、たとえば、注入エネルギが３８０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2であるイオン注入法により達成される。不純物のドーピングの後、たとえば、１７７５℃でアニール処理することにより、ｐ型層２３が形成される。
　また、トレンチは、側壁２２が傾斜している必要はなく、たとえば、図２２（ｄ）（ｅ）（ｆ）のＵ字トレンチ４５のように、底面１９に対して側面２１が９０°（垂直）であってもよい。この場合、ｐ型層２３は、図２２（ｄ）（ｅ）に示すように、Ｕ字トレンチ４５の底壁２０からエッジ部２４を経てＵ字トレンチ４５の開口端に至るまで形成されていてもよいし、図２２（ｆ）に示すように、Ｕ字トレンチ４５の底壁２０およびエッジ部２４のみに形成されていてもよい。また、コンタクト部２６は、図２２（ｄ）（ｆ）に示すように、Ｕ字トレンチ４５の底壁２０のみに形成されていてもよいし、図２２（ｅ）に示すように、ｐ型層２３と同様に、Ｕ字トレンチ４５の底壁２０からエッジ部２４を経てＵ字トレンチ４５の開口端に至るまで形成されていてもよい。
　図２２（ｄ）のＵ字トレンチ４５は、たとえば、図２４Ａ～図２４Ｇに示す工程により形成することができる。
　まず、図２４Ａに示すように、ＳｉＣ基板２の上に、バッファ層７、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０をこの順にエピタキシャル成長させる。
　次に、図２４Ｂに示すように、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ＳｉＣエピタキシャル層６の表面１２にＳｉＯ2からなるハードマスク４６を形成する。ハードマスク４６の厚さは、好ましくは、１μｍ～３μｍである。続いて、公知のフォトリソグラフィ技術およびエッチング技術により、ハードマスク４６をパターニングする。このとき、ハードマスク４６の厚さに対してエッチング量（厚さ）が２～３倍となるようにエッチング条件を設定する。具体的には、ハードマスク４６の厚さが１μｍ～３μｍである場合には、エッチング量が２μｍ～６μｍとなるように、エッチング条件（ガス種、エッチング温度）を設定する。このエッチング条件は、図２３Ｂの工程でハードマスク３８をエッチングしたときに設定されたオーバーエッチング量よりも多いオーバーエッチング量を設定する条件である。これにより、エッチング後のハードマスク４６の開口４７の側壁下部を、ＳｉＣエピタキシャル層６の表面１２に対して９０°（垂直）に形成することができる。
　次に、図２４Ｃに示すように、パターニングされたハードマスク４６を介して、ＳｉＣエピタキシャル層６の表面へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、たとえば、注入エネルギが３８０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2であるイオン注入法により達成される。不純物のドーピングの後、たとえば、１７７５℃でアニール処理することにより、ｐ型層４８が形成される。
　次に、図２４Ｄに示すように、ｐ型層４８の形成に使用したハードマスク４６を残存させたまま、当該ハードマスク４６を介して、ＳｉＣエピタキシャル層６を表面１２からｐ型層４８の底部を貫通する深さまでドライエッチングすることにより、ストライプ状の中間トレンチ５３を形成する。中間トレンチ５３の側壁には、ｐ型層４８の残部（側部）が残存することとなる。
　次に、図２４Ｅに示すように、中間トレンチ５３形成に使用したハードマスク４６を残存させたまま、当該ハードマスク４６を介して、中間トレンチ５３へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、たとえば、注入エネルギが３８０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2であるイオン注入法により達成される。不純物のドーピングの後、たとえば、１７７５℃でアニール処理することにより、注入された不純物とｐ型層４８の不純物とが混ざり合って、ｐ型層５４が形成される。
　次に、図２４Ｆに示すように、ｐ型層５４の形成に使用したハードマスク４６を残存させたまま、当該ハードマスク４６を介して、ＳｉＣエピタキシャル層６を表面１２からｐ型層５４の底部を貫通する深さまでドライエッチングすることにより、ストライプ状のＵ字トレンチ４５を形成する。Ｕ字トレンチ４５の側壁２２には、ｐ型層５４の残部（側部）が残存することとなる。
　次に、図２４Ｇに示すように、Ｕ字トレンチ４５の形成に使用したハードマスク４６を残存させたまま、当該ハードマスク４６を介して、Ｕ字トレンチ４５へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、たとえば、注入エネルギが３８０ｋｅＶであり、ドーズ量が２×１０13ｃｍ-2であるイオン注入法により達成される。不純物のドーピングの後、たとえば、１７７５℃でアニール処理することにより、注入された不純物とｐ型層５４の不純物とが混ざり合って、ｐ型層２３が形成される。
　このように、ＳｉＣエピタキシャル層６の表面１２へ向かってイオン注入することにより、表面１２から所定の深さを有するｐ型層４８，５４を形成する工程と、当該ｐ型層４８，５４の底部を貫通するトレンチ５３，４５を形成するとともに、前記ｐ型層４８，５４の側部を当該トレンチ５３，４５の側壁に残存させる工程とを繰り返すことにより、Ｕ字トレンチ４５の側面２１が底面１９に対して垂直であっても、Ｕ字トレンチ４５の側壁２２にｐ型層２３を確実に形成することができる。なお、イオン注入およびトレンチ形成の繰り返しは、２回に限らず、３回、４回、それ以上であってもよい。
　また、ｐ型層４８，５４およびトレンチ５３，４５の形成時に使用したハードマスク４６を連続して用いてイオン注入するので、ｐ型層２３を形成するにあたって、マスクを形成する工程を増やす必要がない。
　以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
　たとえば、前述の実施形態では、本発明の一例として、ＳｉＣエピタキシャル層６にトレンチが形成されたショットキーバリアダイオードのバリエーションを示したが、本発明は、トレンチが形成されているものに限らず、閾値電圧Ｖthが０．３Ｖ～０．７Ｖであり、定格電圧ＶRにおけるリーク電流Ｊrが１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2である半導体装置であれば、その形状は特に制限されるものではない。たとえば、前述のＪＢＳ構造、プレーナ構造および擬似ＪＢＳ構造であってもよい。
　また、前述のショットキーバリアダイオード１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　また、エピタキシャル層は、ＳｉＣからなるエピタキシャル層に限らず、ＳｉＣ以外のワイドバンドギャップ半導体、たとえば絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などであってもよい。
　また、トレンチの平面形状は、ストライプ状である必要はなく、たとえば、図２５に示すような格子トレンチ５５であってよい。この場合、単位セル５６は、格子トレンチ５５の各窓部分に直方体形状に形成されることとなる。また、格子トレンチ５５は、側面の面方位が（１１－２０）面および（１－１００）面となるように形成されていることが好ましい。
　また、トレンチの内面（底面および側面）の一部または全部に絶縁膜が形成されていてもよい。たとえば、図２６～図３０では、台形トレンチ１７の側面２１および底面１９の一部または全部に、絶縁膜５７～６１がそれぞれ形成されている。
　具体的には、図２６の絶縁膜５７は、その上面がＳｉＣエピタキシャル層６の表面１２と面一になるように、台形トレンチ１７の底面１９から台形トレンチ１７の開口端まで埋め込まれており、底面１９および側面２１の全面に接している。
　図２７の絶縁膜５８は、台形トレンチ１７の底面１９から、台形トレンチ１７の深さ方向中間部まで埋め込まれており、底面１９の全面および側面２１の一部に接している。
　図２８の絶縁膜５９は、台形トレンチ１７の内部に空間を残すように、底壁２０からエッジ部２４を経て台形トレンチ１７の開口端に至る薄膜状に形成されている。これにより、台形トレンチ１７の底面１９および側面２１の全面に接している。
　図２９の絶縁膜６０は、台形トレンチ１７の内部に空間を残すように、底壁２０からエッジ部２４を経て台形トレンチ１７の開口端の周縁部３０を表面１２側から覆う薄膜状に形成されている。これにより、台形トレンチ１７の底面１９および側面２１の全面に接している。
　図３０の絶縁膜６１は、台形トレンチ１７の内部に空間を残すように、底壁２０からエッジ部２４を経て、側面２１における台形トレンチ１７の深さ方向中間部に至る薄膜状に形成されている。これにより、台形トレンチ１７の底面１９の全面および側面２１の一部に接している。
　このように、台形トレンチ１７の側面２１および底面１９の一部または全部に、絶縁膜５７～６１をそれぞれ形成することにより、容量を小さくすることができるので、スイッチング速度を高速化することができる。
　さらに図３１の例においては、ｎ型の表面ドリフト層１０の一部をｐ型化したｐ型表面層１０´に置き換え、当該ｐ型表面層１０´にアノード電極２７を接触させることにより、ｐ型表面層１０´およびｎ型ＳｉＣエピタキシャル層６（低抵抗ドリフト層９）によって構成されるｐｎダイオード６２を設けることができる。これにより、図１６で示したｐｎダイオード２５と同様の効果を得ることができる。また、図３２の例においては、ｐ型層２３が台形トレンチ１７の深さ方向中間部までしか形成されておらず、当該ｐ型層２３は、絶縁膜５８によって覆い隠されている。この場合でも図３１と同様に、ｎ型の表面ドリフト層１０の一部をｐ型化したｐ型表面層１０´に置き換え、当該ｐ型表面層１０´にアノード電極２７を接触させることにより、ｐｎダイオード６２を設けることができる。
　また、アノード電極としては、たとえば、前述のアルミニウム、ポリシリコンの他、たとえば、モリブデン（Ｍｏ）、チタン（Ｔｉ）などを使用することにより、ＳｉＣエピタキシャル層６に対してショットキー接合（ヘテロ接合）させることができる。
　また、ｐ型層２３を形成するためのｐ型不純物としては、たとえば、Ａｌ（アルミニウム）などを使用することもできる。
　また、ｐ型層２３は、形成されていなくてもよい。
　本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
　本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
　また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
　本出願は、２０１１年７月２８日に日本国特許庁に提出された特願２０１１－１６５６６０号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　　ショットキーバリアダイオード
　２　　ＳｉＣ基板
　６　　ＳｉＣエピタキシャル層
　７　　バッファ層
　８　　ベースドリフト層
　９　　低抵抗ドリフト層
　１０　表面ドリフト層
　１１　（ＳｉＣエピタキシャル層の）裏面
　１２　（ＳｉＣエピタキシャル層の）表面
　１７　台形トレンチ
　１８　単位セル
　１９　（トレンチの）底面
　２０　（トレンチの）底壁
　２１　（トレンチの）側面
　２２　（トレンチの）側壁
　２３　ｐ型層
　２４　エッジ部
　２５　ｐｎダイオード
　２６　コンタクト部
　２７　アノード電極
　２８　第１電極
　２９　第２電極
　３０　（単位セルの）周縁部
　３１　（単位セルの）中央部
　４１　選択的台形トレンチ
　４２　（選択的台形トレンチの）側面の下部
　４３　（選択的台形トレンチの）側面の上部
　４５　Ｕ字トレンチ
　５５　格子トレンチ
　５６　単位セル

Claims (21)

  1. 　ワイドバンドギャップ半導体からなる第１導電型の半導体層と、
    　前記半導体層の表面に接するように形成されたショットキー電極とを含み、
    　閾値電圧Ｖthが０．３Ｖ～０．７Ｖであり、定格電圧ＶRにおけるリーク電流Ｊrが１×１０-9Ａ／ｃｍ2～１×１０-4Ａ／ｃｍ2である、半導体装置。
  2. 　前記半導体装置の降伏電圧ＶBが７００Ｖ以上であり、
    　前記半導体装置の前記定格電圧ＶRは、当該７００Ｖ以上の降伏電圧ＶBの５０～９０％である、請求項１に記載の半導体装置。
  3. 　前記半導体装置のオン抵抗Ｒon・Ａが０．３ｍΩ・ｃｍ2～３ｍΩ・ｃｍ2である、請求項１または２に記載の半導体装置。
  4. 　前記半導体層の前記表面側には、側壁および底壁を有するトレンチが形成されており、
    　前記トレンチの前記底壁のエッジ部は、下記式（１）を満たす曲率半径Ｒを有する、請求項１～３のいずれか一項に記載の半導体装置。
    ０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
    （ただし、式（１）において、Ｌはトレンチの幅方向に沿って対向するエッジ部間の直線距離を示している。）
  5. 　前記半導体層は、前記トレンチの前記底壁、および当該底壁の前記エッジ部に選択的に形成された第２導電型の電界緩和部を含む、請求項４に記載の半導体装置。
  6. 　前記電界緩和部は、前記トレンチの前記底壁の前記エッジ部と前記トレンチ前記側壁との間に跨って形成されている、請求項４または５に記載の半導体装置。
  7. 　前記電界緩和部は、前記トレンチの前記側壁に沿って前記トレンチの開口端に至るように形成されている、請求項６に記載の半導体装置。
  8. 　前記トレンチは、平面形状の前記底壁および当該平面形状の底壁に対して９０°を超える角度で傾斜した前記側壁を有するテーパトレンチを含む、請求項４～７のいずれか一項に記載の半導体装置。
  9. 　前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、
    　前記電界緩和部は、前記トレンチの前記底壁に、前記トレンチに埋め込まれた前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有する、請求項５または請求項５に係る請求項６～８のいずれか一項に記載の半導体装置。
  10. 　前記半導体層は、逆方向電圧印加時に第１電界がかかる第１導電型の第１部分および当該第１電界に対して相対的に高い第２電界がかかる第１導電型の第２部分を有しており、
    　前記ショットキー電極は、前記第１部分との間に第１ショットキー障壁を形成する第１電極と、前記第２部分との間に前記第１ショットキー障壁に対して相対的に高い第２ショットキー障壁を形成する第２電極とを含む、請求項４～９のいずれか一項に記載の半導体装置。
  11. 　前記半導体層の第１部分は、前記半導体層の表層部における前記トレンチの開口端の周縁部に形成され、前記半導体層の第２部分は、前記半導体層の前記表層部において前記周縁部と隣り合う部分に形成されている、請求項１０に記載の半導体装置。
  12. 　前記半導体層は、第１不純物濃度を有するベースドリフト層と、前記ベースドリフト層上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト層とを含み、
    　前記トレンチは、その最深部が前記低抵抗ドリフト層に達するように形成され、前記半導体層の一部を単位セルとして区画している、請求項４～１１のいずれか一項に記載の半導体装置。
  13. 　前記ベースドリフト層の前記第１不純物濃度は、前記半導体層の裏面から前記表面へ向かうにしたがって減少している、請求項１２に記載の半導体装置。
  14. 　前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の裏面から前記表面へ向かうにしたがって一定である、請求項１２または１３に記載の半導体装置。
  15. 　前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の裏面から前記表面へ向かうにしたがって減少している、請求項１２または１３に記載の半導体装置。
  16. 　前記半導体層は、前記低抵抗ドリフト層上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト層をさらに含む、請求項１２～１５のいずれか一項に記載の半導体装置。
  17. 　前記半導体層は、基板と、前記基板上に形成され、前記第１不純物濃度に対して相対的に高い第４不純物濃度を有するバッファ層とをさらに含む、請求項１２～１６のいずれか一項に記載の半導体装置。
  18. 　前記トレンチは、ストライプ状に形成されたストライプトレンチを含む、請求項４～１７のいずれか一項に記載の半導体装置。
  19. 　前記トレンチは、格子状に形成された格子トレンチを含む、請求項４～１８のいずれか一項に記載の半導体装置。
  20. 　前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１～１９のいずれか一項に記載の半導体装置。
  21. 　前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドからなる、請求項１～２０のいずれか一項に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150084063A1 (en) * 2013-09-20 2015-03-26 Cree, Inc. Semiconductor device with a current spreading layer
JP2017055009A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030618A (ja) 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
JP6028676B2 (ja) * 2013-05-21 2016-11-16 住友電気工業株式会社 炭化珪素半導体装置
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10600903B2 (en) 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US9318597B2 (en) 2013-09-20 2016-04-19 Cree, Inc. Layout configurations for integrating schottky contacts into a power transistor device
JP2015207723A (ja) * 2014-04-23 2015-11-19 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US10242876B2 (en) 2015-03-26 2019-03-26 Mitsubishi Electric Corporation Method for manufacturing semiconductor device
ITUB20153251A1 (it) * 2015-08-27 2017-02-27 St Microelectronics Srl Dispositivo a commutazione a semiconduttore ad ampia banda proibita con vasta area di giunzione schottky e relativo processo di fabbricazione
US9704949B1 (en) * 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes
KR101802410B1 (ko) * 2016-08-10 2017-11-29 파워큐브세미(주) SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 및 그 제조방법
CN106601789B (zh) * 2016-12-05 2018-03-30 苏州捷芯威半导体有限公司 一种氮化镓基肖特基势垒整流器
JP6809218B2 (ja) * 2016-12-28 2021-01-06 富士電機株式会社 半導体装置および半導体装置の製造方法
TW201911583A (zh) * 2017-07-26 2019-03-16 新唐科技股份有限公司 異質接面蕭特基二極體元件
JP6428900B1 (ja) 2017-11-29 2018-11-28 富士電機株式会社 ダイオード素子およびダイオード素子の製造方法
CN110459592A (zh) * 2019-07-11 2019-11-15 瑞能半导体科技股份有限公司 半导体器件及其制造方法
CN111799336B (zh) * 2020-07-27 2021-09-24 西安电子科技大学 一种SiC MPS二极管器件及其制备方法
JP7421455B2 (ja) 2020-09-18 2024-01-24 株式会社東芝 半導体装置
WO2022061181A1 (en) * 2020-09-21 2022-03-24 Transphorm Technology, Inc. Iii-nitride devices with through-via structures
US11677023B2 (en) * 2021-05-04 2023-06-13 Infineon Technologies Austria Ag Semiconductor device
US11955567B2 (en) 2022-02-16 2024-04-09 Leap Semiconductor Corp. Wide-band gap semiconductor device and method of manufacturing the same
CN114927562B (zh) * 2022-07-20 2022-10-21 深圳平创半导体有限公司 碳化硅jfet器件结构及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04321274A (ja) * 1991-04-19 1992-11-11 Shindengen Electric Mfg Co Ltd ショットキバリア半導体装置
JPH118399A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001068688A (ja) * 1999-08-26 2001-03-16 Fuji Electric Co Ltd ショットキーバリアダイオードの製造方法およびショットキーバリアダイオード
JP2003158259A (ja) * 2001-09-07 2003-05-30 Toshiba Corp 半導体装置及びその製造方法
JP2004529506A (ja) * 2001-06-01 2004-09-24 ゼネラル セミコンダクター，インク． トレンチショットキー整流器
JP2007036052A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体整流素子
JP2008519448A (ja) * 2004-11-08 2008-06-05 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 半導体デバイスおよび半導体デバイスの製造方法
JP2009105200A (ja) * 2007-10-23 2009-05-14 Hitachi Ltd ジャンクションバリアショットキーダイオード
JP3172075U (ja) * 2010-12-17 2011-12-01 台灣半導體股▲ふん▼有限公司 ショットキーバリアダイオード構造

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2010987C3 (de) 1970-03-09 1979-03-15 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zum "Herstellen von Dunnschicht-Magnetköpfen mit magnetischer Anisotropie
US5262669A (en) 1991-04-19 1993-11-16 Shindengen Electric Manufacturing Co., Ltd. Semiconductor rectifier having high breakdown voltage and high speed operation
JPH07221327A (ja) 1994-02-01 1995-08-18 Murata Mfg Co Ltd 半導体装置
JP3172075B2 (ja) 1995-12-04 2001-06-04 新日本製鐵株式会社 靭性に優れた黒鉛均一分散鋼及びその製造方法
JPH1012861A (ja) 1996-06-26 1998-01-16 Meidensha Corp 高耐電圧半導体素子
DE19723176C1 (de) * 1997-06-03 1998-08-27 Daimler Benz Ag Leistungshalbleiter-Bauelement und Verfahren zu dessen Herstellung
JP3968912B2 (ja) 1999-05-10 2007-08-29 富士電機デバイステクノロジー株式会社 ダイオード
US7186609B2 (en) 1999-12-30 2007-03-06 Siliconix Incorporated Method of fabricating trench junction barrier rectifier
JP4872158B2 (ja) 2001-03-05 2012-02-08 住友電気工業株式会社 ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、および製造方法
US6740951B2 (en) 2001-05-22 2004-05-25 General Semiconductor, Inc. Two-mask trench schottky diode
US6693308B2 (en) 2002-02-22 2004-02-17 Semisouth Laboratories, Llc Power SiC devices having raised guard rings
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
JP2005079339A (ja) 2003-08-29 2005-03-24 National Institute Of Advanced Industrial & Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
FR2864345B1 (fr) * 2003-12-18 2006-03-31 St Microelectronics Sa Realisation de la peripherie d'une diode schottky a tranchees mos
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US20060076639A1 (en) 2004-10-13 2006-04-13 Lypen William J Schottky diodes and methods of making the same
DE102004053760A1 (de) * 2004-11-08 2006-05-11 Robert Bosch Gmbh Halbleitereinrichtung und Verfahren für deren Herstellung
JP2006186040A (ja) 2004-12-27 2006-07-13 Nippon Inter Electronics Corp 半導体装置及びその製造方法
JP2006310508A (ja) 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4851738B2 (ja) 2005-06-29 2012-01-11 新電元工業株式会社 半導体装置
KR100761825B1 (ko) 2005-10-25 2007-09-28 삼성전자주식회사 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법
JP4545800B2 (ja) 2006-02-07 2010-09-15 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US20070228505A1 (en) * 2006-04-04 2007-10-04 Mazzola Michael S Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making
US8154073B2 (en) 2006-07-14 2012-04-10 Denso Corporation Semiconductor device
US8878292B2 (en) 2008-03-02 2014-11-04 Alpha And Omega Semiconductor Incorporated Self-aligned slotted accumulation-mode field effect transistor (AccuFET) structure and method
US8304901B2 (en) 2008-03-17 2012-11-06 Mitsubishi Electric Corporation Semiconductor device having a groove and a junction termination extension layer surrounding a guard ring layer
US8232558B2 (en) * 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP5546759B2 (ja) 2008-08-05 2014-07-09 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5713546B2 (ja) 2008-09-08 2015-05-07 三菱電機株式会社 半導体装置
JP5370985B2 (ja) 2008-09-22 2013-12-18 日本インター株式会社 Ｊｂｓの製造方法
SG164324A1 (en) 2009-02-20 2010-09-29 Semiconductor Energy Lab Semiconductor device and manufacturing method of the same
TWI469221B (zh) * 2009-06-26 2015-01-11 Pfc Device Co 溝渠式蕭基二極體及其製作方法
JP2011066207A (ja) 2009-09-17 2011-03-31 Mitsubishi Electric Corp 半導体装置
JP5600411B2 (ja) 2009-10-28 2014-10-01 三菱電機株式会社 炭化珪素半導体装置
JP2011114028A (ja) * 2009-11-24 2011-06-09 Toyota Motor Corp ＳｉＣ半導体装置とその製造方法
WO2011105434A1 (ja) 2010-02-23 2011-09-01 富士電機ホールディングス株式会社 半導体装置
JP5452718B2 (ja) * 2010-06-02 2014-03-26 株式会社日立製作所 半導体装置
JP2012023199A (ja) * 2010-07-14 2012-02-02 Rohm Co Ltd ショットキバリアダイオード
JP2011009797A (ja) 2010-10-15 2011-01-13 Sumitomo Electric Ind Ltd ショットキーダイオードを有する半導体装置
US8748236B2 (en) 2010-11-10 2014-06-10 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device
DE102011003961B4 (de) * 2011-02-11 2023-07-27 Robert Bosch Gmbh Trench-Schottkydiode
JP5881322B2 (ja) 2011-04-06 2016-03-09 ローム株式会社 半導体装置
JP2012227429A (ja) * 2011-04-21 2012-11-15 Sanken Electric Co Ltd 半導体装置
JP2013030618A (ja) * 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
US8587058B2 (en) * 2012-01-02 2013-11-19 United Microelectronics Corp. Lateral diffused metal-oxide-semiconductor device
US20130168765A1 (en) * 2012-01-04 2013-07-04 Vishay General Semiconductor Llc Trench dmos device with improved termination structure for high voltage applications
JP2017063237A (ja) 2017-01-13 2017-03-30 ローム株式会社 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04321274A (ja) * 1991-04-19 1992-11-11 Shindengen Electric Mfg Co Ltd ショットキバリア半導体装置
JPH118399A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001068688A (ja) * 1999-08-26 2001-03-16 Fuji Electric Co Ltd ショットキーバリアダイオードの製造方法およびショットキーバリアダイオード
JP2004529506A (ja) * 2001-06-01 2004-09-24 ゼネラル セミコンダクター，インク． トレンチショットキー整流器
JP2003158259A (ja) * 2001-09-07 2003-05-30 Toshiba Corp 半導体装置及びその製造方法
JP2008519448A (ja) * 2004-11-08 2008-06-05 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 半導体デバイスおよび半導体デバイスの製造方法
JP2007036052A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体整流素子
JP2009105200A (ja) * 2007-10-23 2009-05-14 Hitachi Ltd ジャンクションバリアショットキーダイオード
JP3172075U (ja) * 2010-12-17 2011-12-01 台灣半導體股▲ふん▼有限公司 ショットキーバリアダイオード構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150084063A1 (en) * 2013-09-20 2015-03-26 Cree, Inc. Semiconductor device with a current spreading layer
JP2017055009A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US9577118B2 (en) 2017-02-21
US20230253510A1 (en) 2023-08-10
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