KR20070084014A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 집적 PN 다이오드를 구비한 트렌치-접합-배리어 타입의 쇼트키 다이오드를 포함하는 반도체 장치(30)와 이 반도체 장치(30)를 제조하기 위한 제조 방법에 관한 것이다.
집적 PN 다이오드, 쇼트키 다이오드, 반도체 장치.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은 청구항 제1항의 전제부에 따른 반도체 장치 및 반도체 장치를 제조하기 위한 방법에 관한 것이다. 일반적인 반도체 장치로는 트렌치 구조를 구비한 접합-배리어-쇼트키-다이오드이다. 본원의 반도체 장치는 특히 양호하게 Z-다이오드(제너 다이오드)로서 자동차의 전기 시스템에 적용하기에 적합하다.
현대의 자동차에서 전기 부품을 이용한 더욱더 많은 기능들이 구현되고 있다. 그럼으로써 전기 출력에 대한 더욱더 높은 소요가 발생한다. 이와 같은 소요를 충족하기 위해, 자동차에서 발전기 시스템의 효율도 증가해야만 한다. 오늘날까지 대개 PN 다이오드가 Z-다이오드로서 자동차의 발전기 시스템에서 사용되고 있다. PN 다이오드의 장점은 일측에서는 낮은 역전류이며, 타측에서는 높은 견고성이다. 그러나 주요 단점은 순방향 전압(UF)이 비교적 높다는 점에 있다. 주변 온도에서 전류는 순방향 전압(UF)이 약 0.7V 일 때 비로소 흐르기 시작한다. 전류 밀도가 약 500A/cm2에 이르는 정상적인 작동 조건 하에서, 순방향 전압(UF)은 1V 이상으로까지 상승한다. 이는 효율성을 감소시킨다.
이론적인 설계를 바탕으로 쇼트키 다이오드가 대안으로서 고려될 수도 있다. 다시 말해 쇼트키 다이오드는 PN 다이오드보다 분명히 더욱 낮은 순방향 전압을 갖는다. 예를 들어 쇼트키 다이오드의 순방향 전압은 약 500A/cm2의 전류 밀도에서 약 0.5V 내지 0.6V이다. 그 외에도 쇼트키 다이오드는 다수 운반자 소자로서 전환 작동이 고속으로 이루어질 시에 장점을 제공한다. 그러나 공지된 점에 한해서 자동차의 발전기 시스템 내에서 쇼트키 다이오드의 사용은 지금까지 이루어지지 않고 있다. 이런 사실은 상기한 적용을 더욱더 어렵게 하는 쇼트키 다이오드의 몇 가지 중요한 단점에 기인할 수 있다. 우선 쇼트키 다이오드는 PN 다이오드와 비교하여 더욱 높은 역전류를 갖는다. 이런 역전류는 또한 역전압에 강하게 종속된다. 최종적으로 쇼트키 다이오드는 특히 높은 온도에서 더욱 악화된 견고성을 보인다. 이와 같은 단점들은 지금까지 자동차에 적용할 시에 쇼트키 다이오드의 사용을 억제해 왔다.
1998년 파워 반도체 & IC에 관한 교토 국제 심포지엄의 회의록 293 내지 296쪽에서 발췌된 T. Sakai, et al의 "트렌치 MOS 배리어 쇼트키 다이오드에서 장치 파라미터에 대한 전기 특성의 의존성에 관한 실험 조사(Experimental investigation of dependence of electrical characteristics on device parameters in Trench MOS Barrier Schottky Diodes)", 1992년 파워 반도체 & IC에 관한 교토 국제 심포지엄의 회의록 80 내지 85쪽에서 발췌된 S. Kunori, 등 의 "저누설전류 쇼트키 배리어 다이오드(Low leakage current Schottky barrier diode)", 및 DE 19 749 195 A1으로부터 이미 쇼트키 다이오드의 특성을 개선하기 위한 조치들이 공지되었다. 이들 조치들로 인해 이른바 JBS(JBS = 접합-배리어-쇼트키-다이오드) 혹은 이른바 TMBS(TMBS = 트렌치-MOS-배리어-쇼트키-다이오드)가 실현되었다. JBS의 경우 소정의 구조 파라미터를 적합하게 치수 결정함으로써, 높은 역전류의 주요 원인이 되는 쇼트키 효과가 적어도 부분적으로 차폐되며, 그에 따라 역전류가 감소될 수 있다. 그러나 예컨대 더욱 깊은 p-확산을 통한 재차 계속되는 차폐는 실행할 수 없다. 왜냐하면, 동시에 확산 영역이 측면 방향으로 계속해서 확장될 수도 있기 때문이다. 그렇게 함으로써 바람직하지 못한 방식으로 흐름 방향의 전류 흐름을 위해 가용한 면적이 계속해서 감소될 수도 있다. TMBS의 장점은 역전류를 감소시킬 수 있는 점에 있다. 이와 관련하여 역전류는 주로 다이오드 구조에 제공된 트렌치의 표면을 따라 다이오드의 MOS 구조의 준-역전층을 관류한다. 그 결과로, MOS 구조는 n-에피택시층으로부터 산화층에 이른바 "고온의" 전하 운반자가 주입됨으로써 분해되고, 특히 반대하는 조건에서는 심지어 파괴될 수 있다. 역전 채널을 형성하기 위해서 소정의 시간이 필요하기 때문에, 고속의 전환 과정의 개시 시점에 공간 전하 구역은 짧은 시간에 더욱 넓게 확대되고, 그 결과 전계 강도가 상승한다. 이는 항복 조건 하에서 다이오드의 바람직하지 못한 단기간 작동을 초래할 수 있다. 그러므로 역전류를 고려할 때 개선된 TMBS를 Z 다이오드로서 사용하고 항복 영역에서 작동시키는 점은 그리 권장할만한 사항은 못 된다.
특허 청구항 제1항의 특징부를 갖는 본 발명은 낮은 순방향 전압, 낮은 역전류 및 높은 견고성을 갖는 반도체 장치를 제공한다.
본 발명에 따른 반도체 장치의 경우 특히 바람직하게는 민감한 산화층이 p 도핑된 실리콘 영역에 의해 대체되며, 그리고 이른바 "고온의" 전하 운반자의 주입은 더 이상 발생하지 않는다. 이런 점은, 항복 조건에 의해 발생하는 높은 전계 강도가 민감한 산화층의 근처에서는 발생하지 않음으로써 달성되는데, 왜냐하면 집적 PN 다이오드의 항복 전압이 쇼트키 다이오드 및 MOS 구조의 항복 전압보다 더욱 낮기 때문이다. 그러므로 본 발명에 따라 고안된 반도체 장치는 자동차의 전기 시스템에서, 특히 전기 시스템의 발전기 시스템에서 반도체 장치의 신뢰되는 사용을 가능케 하는 특히 높은 견고성을 특징으로 한다. 특히 바람직하게는 본원의 반도체 장치는 수십 V 크기의 항복 전압과 수백 A/cm2의 전류 밀도에서 작동에 안정적으로 이용될 수 있다. 특히 바람직하게는 본원의 반도체 장치의 제1 실시예는 n+ 기판을 포함하되, 이 n+ 기판상에는 트렌치를 내포한 n 층이 배열된다. 트렌치들은 완전하게 p 도핑된 소재로 충진되어 있되, 이 소재는 대응하는 위치에서 p 도핑된 영역을 형성한다. n+ 기판 및 n 층은 각각의 접촉층을 지지한다.
본 발명에 따른 반도체 장치의 제2 실시예는 n+ 기판을 포함하되, 이 n+ 기판상에는 트렌치를 내포한 n 층이 배열된다. 트렌치들은 완전하게 p 도핑된 영역들로 도포된다. n+ 기판 및 n 층은 접촉층을 지지한다.
본 발명의 추가의 장점 및 구현예와 본원의 반도체 장치를 제조하기 위한 바람직한 방법은 실시예 설명과 도면과 결부하여 추가의 종속항들로부터 제시된다.
본 발명의 실시예에들은 다음에서 도면과 관련하여 더욱 상세하게 설명된다.
도1은 종래 기술에 따른 접합-배리어-쇼트키 다이오드를 도시한 개략적 단면도이다.
도2는 종래 기술에 따른 트렌치-MOS-배리어-쇼트키 다이오드를 도시한 개략적 단면도이다.
도3은 본 발명에 따른 반도체 장치의 제1 실시예를 도시한 개략적 단면도이다.
도4는 본 발명에 따른 반도체 장치의 제2 실시예를 도시한 개략적 단면도이다.
도5는 본 발명에 따른 반도체 장치의 제3 실시예를 도시한 개략적 단면도이다.
도6은 본 발명에 따른 반도체 장치의 제4 실시예를 도시한 개략적 단면도이다.
도7은 본 발명에 따른 반도체 장치의 제5 실시예를 도시한 개략적 단면도이다.
도8은 제1 제조 방법의 공정을 나타낸 흐름도이다.
도9는 제2 제조 방법의 공정을 나타낸 흐름도이다.
도10은 제3 제조 방법의 공정을 나타낸 흐름도이다.
도11은 제4 제조 방법의 공정을 나타낸 흐름도이다.
다음에서는 우선적으로, 본 발명으로 달성 가능한 장점들을 더욱 잘 제시하기 위해 공지된 반도체 장치가 간단하게 설명된다. 우선 도1은 종래 기술에 따른 JBS(접합-배리어-쇼트키 다이오드) 형태의 반도체 장치(10)를 도시하고 있다. 이 JBS 형태의 반도체 장치(10)는 n+ 기판(1), n 층(2)이 n 층(2) 내로 확산되는 적어도 2개의 p 트로프(3) 및, 칩의 정면 및 배면에 배열되는 접촉층들(4, 5)을 포함한다. 전기적인 측면에서, JBS는 PN 다이오드(양극으로서의 p 트로프(3)와 음극으로서의 n 층(2) 사이의 PN 전이)와 쇼트키 다이오드(양극으로서의 접촉층(4)과 음극으로서의 n 층(2) 사이의 쇼트키 배리어)의 조합물이다. 칩의 배면에 배열되는 접촉층(5)은 음극 전극으로서 이용되며, 칩의 정면에 배열되는 접촉층(4)은 p 트로프(3)에 대한 옴 접촉부를 갖는 음극 전극으로서 이용되면서 동시에 n 층(2)에 대한 쇼트키 접촉부로서 이용된다. PN 다이오드와 비교하여 쇼트키 다이오드에서 순방향 전압이 낮기 때문에, 흐름 방향의 전류는 단지 쇼트키 다이오드의 영역만을 관류한다. 그 결과, JBS의 경우 흐름 방향의 전류 흐름을 위한 (면적 단위당) 유효 면적은 분명 통상적인 평면 쇼트키 다이오드에서보다 더욱 작다. 역방향에서, 공간 전하 구역은 전압이 상승함에 따라 확대되며, 그리고 JSB의 항복 전압보다 더욱 낮은 전압 조건에서 인접한 p 트로프들(3) 사이의 영역의 중심에서 충돌한다. 그렇게 함으로써, 높은 역전류에 대한 주요 원인이 되는 쇼트키 효과는 부분적으로 차폐되며, 그에 따라 역전류는 감소된다. 이와 같은 차폐 효과는 Xjp(p 확산의 침투 깊이), Wn(p 트로프들 간의 이격 거리), 및 Wp(p 트로프의 폭)와 같은 소정의 구조 파라미터들에 강하게 종속된다. JBS의 p 트로프를 실현하기 위한 종래의 기술은 p 주입과 이에 연속되는 p 확산이다. x 방향의 측면 확산과 관련하여, 이 측면 확산의 깊이가 y 방향의 수직 확산에 비유되는 그런 상기한 측면 확산을 통해, 이차원적 모양(x-y 평면에 대해 직교하는 z 방향의 무한대 길이)의 원통형 p 트로프들이 발생하는데, 이들 p 트로프들의 반경은 침투 깊이(Xjp)에 상응한다. 그러나 공간 전하 구역이 반경 방향으로 확대되기 때문에, 상기한 p 트로프들의 형태는 쇼트키 효과를 매우 효율적으로 차폐하지 못한다. 또한, 단지 p 확산을 더욱 깊어지게 하는 것으로만 차폐 작용을 강화시킬 수는 없는데, 왜냐하면 측면 확산 역시 동시에 그에 상응하게 더욱 넓어지기 때문이다. 또한, p 트로프들 간의 이격 거리(Wn)를 계속해서 축소시키는 점도 생각해 볼 수 있다. 그렇게 함으로써, 비록 차폐 효과는 강화될 수는 있긴 하지만, 흐름 방향의 전류 흐름에 대한 유효 면적은 계속해서 감소될 수도 있다.
도2는 마찬가지로 공지된 반도체 장치(20), 다시 말해 이른바 TMBS 다이오드를 도시하고 있고, 이하에서는 간단하게 "TMBS(트렌치-MOS-배리어-쇼트키 다이오드)"로서 지칭된다. 우선 상기한 반도체 장치(20)와 비교하여 본원으로써 달성되는 장점을 더욱 명확하게 설명하기 위해 상기한 TMBS의 구성에 대해 설명된다. 반도체 장치(20)는 n+ 기판(1)과 이 n+ 기판상에 배열되는 n 층(2)으로 구성된다. 이 n 층(2)에는 통상적으로 "trench"로 지칭되는 트렌치들(7)이 삽입된다. 이 트렌치들(7)의 기본 표면 및 그 벽들은 산화층으로 덮인다. TMBS(20)의 정면에 배열되는 금속층(4)은 양극 전극으로서 이용된다. TMBS(20)의 배면에 배열되는 금속 층(5)은 음극 전극으로서 이용된다. 전기적인 관점에서, TMBS(20)는 MOS 구조(금속층(4), 산화층(6) 및 n 층(2))와 쇼트키 다이오드의 조합물이다. 이와 관련하여 쇼트키 배리어는 양극으로서의 금속층(4)과 음극으로서의 n 층(2) 사이에 위치한다.
흐름 방향의 전류는, TMBS(20)에 있어 트렌치들(7)에 의해 내포되는 그의 메사 영역(2.1)을 관류한다. 트렌치들(7) 자체는 전류 흐름을 위해 이용되지 않는다. 그러므로 TMBS의 경우 흐름 방향의 전류 흐름을 위한 유효 면적은 통상적인 평면 쇼트키 다이오드에서보다 더욱 작다. 상기한 TMBS(20)의 장점은 역전류가 감소하는 점에 있다. MOS 구조뿐 아니라 쇼트키 다이오드의 경우 역방향에서 공간 전하 구역들이 형성된다. 공간 전하 구역은 전압이 상승함에 따라 확대되며, 그리고 TMBS(20)의 항복 전압보다 더욱 낮은 전압 조건에서 인접한 트렌치들(7) 사이의 메사 영역(2.1)의 중심에서 충돌한다. 그렇게 함으로써 높은 역전류에 대한 주요 원인이 되는 쇼트키 효과는 차폐되고, 역전류는 감소된다. 이와 같은 차폐 효과는 특히 Dt(트렌치(7)의 깊이), Wm(트렌치들(7) 간의 이격 거리), Wt(트렌치(7)의 폭), 및 To(산화층(6)의 두께)와 같은 TMBS의 구조 파라미터들에 강하게 종속된다. 그러므로 TMBS에서 쇼트키 효과를 위한 차폐 작용은 확산된 p 트로프들을 포함하는 JBS와 비교하여 분명히 더욱 효과적이다. 그러나 공지된 TMBS의 결정적인 단점은 MOS 구조의 약점에 있다. 항복 상태에서 산화층(6) 내부와 n 층(2) 내 산화층(6) 바로 근처에 매우 큰 전계가 발생한다. 역전류는 주로 트렌치들(7)의 표면을 따라 MOS 구조의 준-역전층을 관류한다. 그 결과 MOS 구조는 n 층(2)으로부터 산화 층(6) 내로 "고온의" 전하 운반자가 주입됨으로써 분해되고, 소정의 반대되는 작동 조건에서는 심지어 파괴될 수 있다. 역전 채널을 형성하기 위해 소정의 시간이 필요하기 때문에(깊은 공핍), 공간 전하 구역은 고속의 전환 고정을 개시하는 시점에 짧은 시간에 더욱 넓게 확대될 수 있으며, 그로 인해 전계 강도는 더욱 상승할 수 있다. 이는 항복 상태에서 바람직하지 못한 단기간 작동을 초래할 수 있다. 그러므로 TMBS를 제너 다이오드로서 사용하여 항복 영역에서 작동시키는 점은 그리 권장할만한 사항이 못된다.
그에 반해 본 발명에 따라 제안되는 새로운 반도체 장치는 낮은 순방향 전압, 낮은 역전류, 및 높은 견고성을 특징으로 한다. 이런 반도체 장치는 트렌치-접합-배리어-쇼트키 다이오드(TJBS)로서도 지칭되는 트렌치 구조를 갖는 접합-배리어-쇼트키 다이오드(JBS)이다. 통상적인 JBS에서와 같이 상대적으로 큰 침투 깊이(예: Xjp > 1㎛)를 갖는 p 확산 대신에, TJBS의 p 트로프들은, 에칭하고 뒤이어서 트렌치에 p 도핑된 Si 내지 Poly-Si를 충진함으로써 실현된다. 대체되는 방법으로써 TJBS의 p 트렌치들은, 에칭하고 뒤이어서 예컨대 Xjp < 0.2㎛의 평면 붕소 확산과 조합하여 붕소를 채움으로써 실현될 수도 있다.
이와 관련하여 PN 다이오드의 항복 전압(BV_pn)은 바람직하게는 쇼트키 다이오드의 항복 전압(BV_schottky)보다 더욱 낮게 설계된다. TJBS는, 흐름 방향의 높은 전류 용량, 역방향에서 쇼트키 효과의 높은 차폐 작용과 그로 인한 낮은 역전류, PN 다이오드의 합성 기능에 의한 높은 견고성, 및 트렌치의 바닥에서 개시되는 항복 현상을 갖는다. 그러므로 TJBS는 특히 Z 다이오드로서 자동차 발전기 시스 템에 사용하기에 적합하다.
본 발명의 제1 실시에는 충진된 트렌치를 구비한 TJBS 형태의 반도체 장치(30)이며, 이는 다음에서 도3과 관련하여 더욱 상세하게 설명된다. 도3에 도시한 바와 같이, 반도체 장치(30)는 n+ 기판(1), 이 n+ 기판(1)상에 배열된 n 층(2), 및 이 n 층(2) 내에 삽입되는 적어도 2개의 트렌치들(7)을 포함한다. 또한, 반도체 장치(30)의 정면 및 배면에는 접촉층들(4, 5)이 배열되되, 이들 접촉층들은 양극 전극 및 음극 전극으로서 이용된다. 트렌치들(7)은 바람직하게는 에칭 공정을 통해 생성된다. 접촉층들(4, 5)은 바람직하게는 금속으로 구성된다. 특히 금속층(4)은 상하로 위치하는 서로 다른 2개의 금속층으로 이루어질 수도 있다. 트렌치들(7)은 p 도핑된 Si 혹은 Poly-Si로 충진되며, 그럼으로써 p 도핑된 영역들(8)이 제공된다. 전기적인 관점에서, 반도체 장치(30)(TJBS)는 PN 다이오드(양극으로서의 p 도핑된 영역들(8)과 음극으로서의 n 층(2) 사이의 PN 전이)와 쇼트키 다이오드(양극으로서의 접촉층(4)과 음극으로서의 n 층(2) 사이의 쇼트키 배리어)의 조합물이다. 통상적인 접합-배리어-쇼트키 다이오드의 경우와 같이, 전류는 다이오드의 흐름 방향에서 단지 쇼트키 다이오드만을 관류한다. 그러나 오류가 있는 측면 p 확산으로 인해, 트렌치-접합-배리어-쇼트키 다이오드의 경우 흐름 방향의 전류 흐름을 위한 유효 면적은, 트렌치-MOS-배리어-쇼트키 다이오드의 경우에서와 유사하며, 그리고 통상적인 접합-배리어-쇼트키 다이오드의 경우에서보다 분명히 더욱 크다. 역방향에서 공간 전하 구역은 전압이 상승함에 따라 확대되며, 그리고 트렌치-접합-배리어-쇼트키 다이오드의 항복 전압보다 더욱 낮은 전압 조건에서는 인접한 p 영역들(8) 사이의 영역의 중심에서 충돌한다. 그럼으로써 접합-배리어-쇼트키 다이오드의 경우에서와 같이, 높은 역전류에 대한 주요 원인이 되는 쇼트키 효과가 차폐되며, 그에 따라 역전류는 감소된다. 이러한 차폐 효과는 Dt(트렌치들(7)의 깊이), Wn(트렌치들(7) 간의 이격 거리), 및 Wp(트렌치(7)의 폭)과 같은 구조 파라미터들에 강하게 종속된다. TJBS에서 트렌치들(7)을 실현하기 위해 p 확산은 배제된다. 그렇게 함으로써 통상적인 JBS에서와 같이 측면 p 확산의 부정적인 작용은 발생하지 않는다. 트렌치들(7) 사이의 메사 영역(2.1)에서 이루어지는 공간 전하 구역의 준-일차원적 확대는 즉시 실현될 수 있는데, 왜냐하면 쇼트키 효과의 차폐를 위한 중요한 구조 파라미터인 트렌치(7)의 깊이(Dt)가 흐름 방향의 전류 흐름을 위한 유효 면적과 더 이상 상호 관계를 갖지 않기 때문이다. 쇼트키 효과를 위한 차폐 작용은 TMBS에서와 유사하며, 그로 인해 확산된 p 트로프를 포함하는 통상적인 JBS에서보다 분명히 더욱 효과적이다. 다른 한편으로 TJBS는, 본원에 따라 PN 다이오드를 이용하여 결정되는 합성 기능에 의해 높은 견고성을 제공한다. PN 다이오드의 항복 전압(BV_pn)은 쇼트키 다이오드의 항복 전압(BV_schottky)보다 더욱 작게 설계된다. 또한, 항복 현상은 트렌치들(7)의 바닥에서 개시된다. 그에 따라 항복 작동 시에 역전류는 단지 PN 다이오드의 PN 전이부만을 관류한다. 그로 인해 흐름 방향 및 역방향은 기하 구조상 분리된다. 그에 따라 TJBS는 PN 다이오드와 유사한 견고성을 갖는다. TJBS 형태의 반도체 장치(30)를 실현하기 위해, 돌발적인 PN 전이가 바람직하다. 또한, "냉각 쇼트키 다이오드"에서와 같은 전하 보상은 회피되는데, 왜냐하면 본 실시예에 따라 우선 높은 차단이 이루어지는 다이오 드가 고려되는 것이 아니라, 수십 볼트, 특히 약 20V~40V 크기의 항복 전압을 갖는 Z 다이오드가 고려되기 때문이다. 그 외에도, TJBS의 경우, "고온의" 전하 운반자의 주입은 발생하지 않는데, 왜냐하면 MOS 구조가 존재하지 않기 때문이다. 그 결과 TJBS는 특히 양호하게 Z 다이오드로서 자동차의 전기 시스템 내에 사용하기에, 특히 자동차의 발전기 시스템에서 사용하기에 적합하다.
다음에서는 반도체 장치(30)에 대한 바람직한 제조 방법이 설명되되, 이는 도8에 도시한 흐름도와 결부되어 이루어진다. 우선 n+ 기판(1)으로부터 개시된다(단계 80). 상기한 n+ 기판(1)상에는 n 층(2)이 도포된다(단계 81). 이는 바람직하게는 에피택시 공정에 의해 이루어진다. 그 다음 단계(82)에서, 트렌치들(7)이 n 층(2) 내에 에칭된다. 그에 이어서 트렌치들(7)은 p 도핑된 Si 혹은 Poly-Si로 충진된다(단계 83). 추가의 단계(84)에서 바람직하게는 금속으로 이루어진 접촉층들(4 및 5)이 반도체 장치(30)의 정면 및 배면에 도포된다.
본 발명의 또 다른 실시예는 다음에서 도4와 관련하여 기술된다. 도4에 도시한 반도체 장치(40)는 마찬가지로 n+ 기판(1), 이 n+ 기판(1)상에 배열되는 n 층(2), 및 이 n 층(2) 내에 삽입되는 적어도 2개의 트렌치(7)로 구성된다. 트렌치들(7) 내에는 이 트렌치들(7)의 바닥 및 측벽을 덮는 p 영역들(9)이 배열된다. 또한, 접촉층들(4, 5)이 양극 전극 및 음극 전극으로서 트렌치들의 표면을 포함하여 칩의 정면 및 배면에 제공된다. 특히 접촉층(4)은 바람직하게는 재차 상하로 위치하는 2개의 서로 다른 금속층으로 구성될 수 있다. 이와 관련하여 트렌치(7)는 제2 금속층으로 완전하게 충진될 수 있다. 그러나 이와 같은 본 발명의 실시예의 경 우, 트렌치(7) 내부의 p 영역들(9)이 p 도핑된 Si 혹은 Poly-Si를 충진하는 것으로써 실현되지는 않는다. 오히려 p 영역들(9)은 트렌치들(7)에 p 도핑제를 채우고 뒤이은 평면 확산을 통해 생성된다. p 도핑제로서 바람직하게는 붕소가 적합하다. 이와 같은 반도체 장치(40)에서 마찬가지로 돌발적인 PN 전이가 실현되어야 한다. 도4에 따른 실시예의 경우, 트렌치 깊이(Dt0)가 약 1 내지 3㎛일 때, 침투 깊이를 예컨대 0.2㎛ 이하로 하여, 농후하면서도 높은 평면성을 갖는 확산을 통해, 쇼트키 효과의 차폐 작용 및 차단 능력은, 도3에 따라 충진된 트렌치들(7)을 포함하는 제1 실시예의 경우에서와 매우 유사하게 제공된다. 이는 흐름 방향의 높은 전류 용량, 높은 견고성, 그리고 제너 다이오드로서 자동차의 전기 시스템에 사용하기에, 특히 자동차의 발전기 시스템에 사용하기에 양호한 적합성에 대해서도 동일하게 적용된다. 도3에 도시한 본 발명의 제1 실시예와 비교하여 상기한 본 발명의 제2 실시예의 장점은, 트렌치들(7)을 p 도핑된 Si 혹은 Poly-Si로 충진하는 것과 비교하여, 도핑제를 채우고 뒤이어 확산함으로써 p 영역들(9)을 더욱 간편하게 제조한다는 점에 있다. 그러나 이 실시예의 단점은 침투 깊이(Xjp)를 이용한 p 확산에 의해 흐름 방향의 전류 흐름을 위한 유효 면적이 축소된다는 점에 있다. 그러나 상세한 조사에 따르면, 상기한 단점은 수십 V 크기의 항복 전압을 갖는 반도체 장치(40)의 경우 실제로 무시해도 되는 것으로 확인되었다. 반도체 장치(40)가 20V의 항복 전압을 갖는 경우라면, 순방향 전압은 주변 온도와 약 500A/cm2의 전류 밀도 조건에서 단지 약 10mV 만큼만 상승한다.
다음에서는 반도체 장치(40)(도4에 따른 실시예)를 제조하기 위한 바람직한 방법이 기술되되, 도9에 도시한 흐름도가 결부된다. 흐름도의 시작은 재차 n+ 기판(1)으로부터 출발한다(단계 90). n+ 기판상에는 n 층(2)이 바람직하게는 에피택시에 의해 도포된다(단계 91). 에칭 공정을 통해 트렌치들(7)은 n 층(2) 내에 삽입된다(단계 92). 뒤이어서 트렌치들(7)의 바닥 및 측벽은 p 도핑제로 채워진다(단계 93). p 도핑제로서 바람직하게는 붕소가 이용된다. 도핑제는 바람직하게는 기체상으로부터 트렌치들(7) 내에 증착되거나, 혹은 이온 주입을 통해 트렌치들(7) 내에 삽입된다. 이어서 확산 공정이 실행되는데(단계 94), 이때 붕소가 n 층(2) 내로 확산되어, p 영역들(9)이 형성된다. 이와 관련하여 특히 평면의 p 확산을 목표로 공정이 이루어진다. 이는 바람직하게는 급속 열적 어닐링(RTA) 기술을 이용하여 달성될 수 있다. 최종적으로 재차 반도체(40)의 정면 및 배면에 접촉층들(4 및 5)이 도포된다(단계 95).
다음에서는 도5와 관련하여 본 발명의 추가의 실시예가 기술된다. 도5에 도시한 반도체 장치(50)는 n+ 기판(1), 이 기판(1)상에 배열된 n 층(2) 및 이 n 층(2) 내에 삽입된 적어도 2개의 트렌치(7)를 포함한다. n 층(2)은 재차 바람직하게는 에피택시를 이용하여 제조된다. 트렌치들(7)은 바람직하게는 에칭 공정에 의해 생성된다. 또한, 반도체 장치(50)는 양극 전극으로서 정면에 그리고 음극 전극으로서 배면에 각각 접촉층들(4, 5)을 포함한다. 특히 접촉층(4)은 상하로 위치하는 2개의 서로 다른 금속층으로 구성될 수도 있다. 그러나 본 발명의 본 실시예의 경우, 도3에 따른 실시예에서와 상이하게 트렌치들(7)은 단지 부분적으로만, 다시 말해 두께(Dp)까지만 p 도핑된 Si 혹은 Poly-Si(8)로 충전되며, 그럼으로써 p 영역들(8)이 형성된다. 전기적인 관점에서, 본 실시예는 마찬가지로 PN 다이오드(양극으로서의 p 도핑된 영역들(8)과 음극으로서의 n 층(2) 사이의 PN 전이)와 쇼트키 다이오드(양극으로서의 접촉층(4)과 음극으로서의 n 층(2) 사이의 쇼트키 배리어)의 조합물이다. 그러나 쇼트키 배리어는 본 실시예에서 반도체 장치(50)의 표면뿐 아니라 트렌치들(7)에 있어 p 도핑된 Si 혹은 Poly-Si로 충진되지 않은 그들의 상부 영역의 측벽에도 형성된다. 반도체 장치(50)의 장점은 트렌치들(7)의 상부 영역의 측벽에 제공되는 쇼트키 접촉부의 더욱 넓은 면적을 더욱 낮은 순방향 전압이 관류하는 것에 있다. 그러나 이는 더욱 높은 역전류를 야기하는데, 이는 소정의 단점을 나타낸다. 그러나 실제로 본 실시예는 순방향 전압 및 역전류와 관련한 개별적 요건에 따라 파라미터(Dp)를 소요에 적합하게 조정함으로써 반도체 장치(50)를 최적화하는 가능성을 제공한다.
다음에서는 반도체 장치(50)(도5에 따른 실시예)를 제조하기 위한 바람직한 방법이 설명되되, 이는 도10에 도시한 흐름도와 결부되어 이루어진다. 흐름도의 시작은 재차 n+ 기판(1)으로부터 출발한다(단계 100). 이 n+ 기판(1)상에는 n 층(2)이 바람직하게는 에피택시를 통해 도포된다(단계 101). 에칭 공정을 통해 트렌치들(7)은 n 층(2) 내에 삽입된다(단계 102). 그에 이어서 트렌치들(7)은 p 도핑된 Si 혹은 Poly-Si로 충진된다. 뒤이은 단계(103)에서, 트렌치들(7) 내에 삽입된 p 도핑된 Si 혹은 Poly-Si는 다시 부분적으로 잔여 두께(Dp) 윗부분까지 제거된다(단계 104). 이는 바람직하게는 에칭 공정에 의해 이루어진다. 최종적으로 다 시금 접촉층들(4 및 5)이 반도체 장치(50)의 정면 및 배면 상에 각각 도포된다(단계 105).
앞서 기술한 모든 실시예들은 본 발명의 바람직한 개선 실시예의 범주에서 반도체 장치의 가장자리 영역에 각각 가장자리 전계 강도를 감소시키기 위한 추가의 구조를 포함할 수 있다. 상기한 구조는 예컨대 적게 도핑된 p 영역들, 자기 저항 소자 등으로 구성될 수 있다.
다음에는 도6과 관련하여 도3에 따른 추가의 바람직한 실시예(반도체 장치(30))가 기술된다. 이에 따른 반도체 장치는 추가로 가장자리 전계 강도를 감소시키기 위한 가장자리 구조를 구비하고 있다. 도6에 도시된 반도체 장치(60)는 폭넓은 트렌치;와 반도체 장치의 가장자리에 제공되는 깊은 p 확산;을 특징으로 한다. 반도체 장치(60)는 n+ 기판(1)을 포함한다. 이 n+ 기판(1)상에는 n 층(2)이 배열된다. n 층(2) 내에는 추가의 트렌치(7b)가 삽입된다. 바람직하게는 트렌치들(7, 7b)은 재차 에칭 공정에 의해 생성된다. 도6에 도시한 바와 같이, 트렌치(7b)는 트렌치들(7)보다 더욱 넓게 고안된다. 트렌치들(7, 7b)은 p 도핑된 Si 혹은 Poly-Si로 충진되며, 그럼으로써 트렌치들(7, 7b) 내에 p 도핑된 영역들(8, 8b)이 제공된다. 폭넓은 트렌치(7b)에는 p 도핑된 영역(10)이 직접적으로 연결된다. n+ 기판(1)에 있어 n 층(2)의 반대 방향으로 향해 있는 그의 측면은 재차 접촉층(5)을 지지한다. 반도체(60)의 정면에는 마찬가지로 접촉층(4)이 도포된다. 이 접촉층(4)은 반도체 장치의 정면 전체를 덮지 않는다. 상기한 접촉층(4)은 단지 트렌치들(7, 7b), 이 트렌치들(7, 7b)의 옆에 자유로이 존재하는 n 층(2)을, 그 리고 단지 p 도핑된 영역(10)의 일부분만을 덮는다. 반도체 장치(60)의 정면 중 나머지 부분은 산화층(11)으로 덮인다. 그에 따라 이 산화층(11)은 p 도핑된 영역(10)의 일부분과 그 옆의 우측에 자유로이 존재하는 n 층(2)을 덮는다. 반도체 장치의 내부 영역과 비교하여 반도체 장치(6)의 가장자리에서 더욱 높은 항복 전압을 달성하기 위해, 바람직하게는 p 도핑된 영역(10)의 침투 깊이(Xjp_edge)는 트렌치들(7, 7b)의 깊이(Dt)보다 더욱 깊게 선택된다. 또한, 반도체 장치(60)의 가장자리에 제공되는 트렌치(7b)의 위치와 p 도핑된 영역(10)의 위치는, p 도핑된 영역(10)의 일측의 가장자리 영역이 폭넓은 트렌치(7b)의 하부에서 종결되고 트렌치들(7, 7b) 사이의 메사 영역(61)에 더 이상 접촉하지 않는 방식으로 선택된다. p 도핑된 영역(10)의 침투 깊이(Xjp_edge)가 트렌치들(7, 7b)의 깊이(Dt)보다 더욱 깊어야 한다는 요건은 순방향 전압에 대해 소정의 부정적인 작용을 야기하는데, 왜냐하면 n 층(2)이 그에 상응하게 다소 더욱 두껍게 고안되어야 하기 때문이다. 그러나 상세한 조사에 따르면, 바람직하게는 반도체 장치(60)의 가장자리에서 더욱 높은 항복 전압을 달성하기 위해, p 도핑된 영역(10)의 침투 깊이(Xjp_edge)는 트렌치들(7, 7b)의 깊이(Dt)보다 단지 극미하게만 더욱 깊기만 하면 되는 것으로 확인되었다. 그러므로 실제로 순방향 전압에 대해 더욱 깊게 삽입되는 p 도핑된 영역(10)이 미치는 부정적인 작용은 무시해도 될 만큼 낮다.
반도체 장치(60)를 위한 바람직한 제조 방법은 다음에서 도11에 도시한 흐름도와 관련하여 기술된다. 흐름도의 시작은 재차 n+ 기판(1)에서 출발한다(단계 110). n+ 기판(1)상에는 n 층(2)이 바람직하게는 에피택시에 의해 도포된다(단계 11). 그 다음 단계에서, 그에 상응하게 형성된 마스크를 이용하여 정면에 특히 붕소와 같은 p 도핑제를 깊게 확산시킴으로써 p 도핑된 영역(10)이 생성된다(단계 112). 이는 바람직하게는, n 층(2)의 자유로운 표면에 있어 마스크에 의해 덮이지 않는 그의 영역이 p 도핑제로 채워지는 방식으로 달성될 수 있다. 이는 다시금 기체상의 도핑제를 증착하거나 이온 주입을 통해 이루어질 수 있다. 그에 이어서 도핑제는 가열을 통해 그 하부에 위치하는 n 층(2) 내로 확산된다. 에칭 공정을 통해 트렌치들(7, 7b)이 n 층(2) 내로 삽입되되(단계 113), 트렌치(7b)는 트렌치(7)보다 더욱 폭넓게 고안된다. 그런 다음 트렌치들(7, 7b)은 p 도핑된 Si 혹은 Poly-Si로 충진되며(단계 114), 그럼으로써 p 도핑된 영역들(8, 8b)이 제공된다. 최종적으로 다시금 접촉층들(4 및 5)이 반도체 장치(6)의 정면 및 배면에 각각 도포된다(단계 115). 이 경우에도 마스킹 기술이 권장되는데, 왜냐하면 단지 반도체 장치(60)의 정면의 일부분 영역만이 접촉층(4)으로 덮여야 하기 때문이다. 표면의 잔여 부분에는 산화층(11)을 이용하여 보호막이 형성된다.
다음에서는 도7과 관련하여 추가의 바람직한 실시예가 개시된다. 도7에 도시한 반도체 장치(70)는 폭넓은 트렌치와 반도체 장치의 가장자리에 제공되는 깊은 p 확산;을 특징으로 하되, 확산 영역은 반도체 장치(70)의 가장자리에까지 도달한다. 반도체 장치(70)는 n+ 기판(1)을 포함한다. n+ 기판(1)상에는 n 층(2)이 배열된다. n 층(2) 내에는 트렌치들(7, 7b)이 삽입된다. 바람직하게는 트렌치들(7, 7b)은 다시금 에칭 공정에 의해 생성된다. 도7에 도시한 바와 같이 트렌치(7b)는 트렌치들(7)보다 더욱 넓게 고안된다. 트렌치들(7, 7b)은 p 도핑된 Si 혹은 Poly- Si로 충진되며, 그럼으로써 트렌치들(7, 7b) 내에 p 도핑된 영역들(8, 8b)이 제공된다. 폭이 더욱 넓은 트렌치(7b)에는 p 도핑된 영역(10)이 직접적으로 연결된다. n+ 기판(1)에 있어 n 층(2)의 반대 방향으로 향해 있는 그의 측면은 다시금 접촉층(5)을 지지한다. 반도체 장치(60)의 정면에는 마찬가지로 접촉층(4)이 도포된다. 반도체 장치의 내부 영역과 비교하여 반도체 장치(70)의 가장자리에서 더욱 높은 항복 전압을 달성하기 위해, 바람직하게는 p 도핑된 영역(10)의 침투 깊이(Xjp_edge)는 트렌치들(7, 7b)의 깊이(Dt)보다 더욱 깊게 선택된다. 또한, 반도체 장치(60)의 가장자리에 제공되는 트렌치(7b)의 위치와 p 도핑된 영역(10)의 위치는, p 도핑된 영역(10)의 일측 가장자리 영역이 폭이 더욱 넓은 트렌치(7b)의 하부에서 종결되고 트렌치들(7, 7b) 사이의 메사 영역(61)에 더 이상 접촉하지 않는 방식으로 선택된다. p 도핑된 영역(10)의 침투 깊이(Xjp_edge)가 트렌치들(7, 7b)의 깊이보다 더욱 깊어야 하는 요건은 순방향 전압에 대해 소정의 부정적인 작용을 야기하는데, 왜냐하면 n 층(2)은 그에 상응하게 다소 더욱 두껍게 고안되어야 하기 때문이다. 그러나 상세한 조사에 따르면, 바람직하게는 반도체 장치(60)의 가장자리에서 더욱 높은 항복 전압을 달성하기 위해, p 도핑된 영역(10)의 침투 깊이(Xjp_edge)는 트렌치들(7, 7b)의 깊이보다 단지 극미하게만 더욱 깊게 형성되기만 하면 되는 것으로 확인되었다. 그러므로 순방향 전압에 대해 더욱 깊게 삽입된 p 도핑된 영역(10)이 미치는 부정적인 작용은 실제로 무시해도 될 만큼 작다. 본 실시예와 도6에 도시한 반도체 장치(60) 사이의 차이점은 본질적으로 본 실시예에서는 p 도핑된 영역(10)이 반도체 장치(70)의 가장자리에까지 연장된다는 점에 있 다. 그렇게 함으로써 비록 반도체 장치(70)의 가장자리에 더욱 높은 역전류를 초래할 수도 있는 "개방된" PN 전이가 발생하기는 하지만, 적합한 에칭 기술을 통해 역전류는 분명하게 감소된다. 본 실시예의 경우 바람직하게는, 반도체 장치의 정면에 접촉층을 도포하기 위한 마스크가 필요하지 않다. 또한, 이른바 압입식 케이싱 내에 반도체 장치를 특히 바람직하게 조립할 수 있는 점이 제공되는데, 왜냐하면 반도체 장치(70)의 표면에 민감한 산화막이 존재하지 않기 때문이다.
반도체 장치(70)를 위한 바람직한 제조 방법은 이미 반도체 장치(60)의 제조와 관련하여 기술한 방법과 유사하다. 단지 차이가 있다면, 본 실시예에 따라 가장자리에까지 도달하는 p 도핑된 영역(10)을 생성하기 위해 마스크 구조가 변경되는 점에 있다. 또한, 접촉층(4)을 도포하기 위해 마스킹이 요구되지 않는데, 왜냐하면 접촉층(4)이 반도체 장치(70)의 정면 전체를 덮기 때문이다.
도6 및 도7과 관련하여 기술한 가장자리 구조는 유사한 방법으로 바람직하게는 도4 및 도5와 관련하여 기술한 반도체 장치에서도 적용된다.
본 발명에 따라 구현된 반도체 장치들과 관련하는 전술한 실시예들은 바람직하게는 자동차의 전기 시스템에서 Z 다이오드로서 적용하기에, 특히 자동차의 발전기 시스템에 사용하기에 적합하다. 이를 위해 반도체 장치는 바람직하게는 12V와 30V 사이, 특히 15V와 25V 사이의 항복 전압을 갖는다. 특히 바람직하게는 본원의 반도체 장치들은 수백 A/cm2 크기, 특히 400 A/cm2 내지 약 600 A/cm2 크기의 높은 전류 밀도를 갖는 차단 작동에서 작동될 수 있다.
<도면의 주요부분에 대한 설명>
1: n+ 기판
2: n 도핑된 층
2.1: 메사(mesa) 영역
61: 메사 영역
4: 접촉층
5: 접촉층
6: 산화층
7: 트렌치
7b: 트렌치
8: p 도핑된 영역
8b: p 도핑된 영역
9: p 도핑된 영역
10: p 도핑된 영역
11: 산화층
80: 단계
81: 단계
82: 단계
83: 단계
90: 단계
91: 단계
92: 단계
93: 단계
94: 단계
95: 단계
100: 단계
101: 단계
102: 단계
103: 단계
104: 단계
105: 단계
110: 단계
111: 단계
112: 단계
113: 단계
114: 단계
115: 단계
BV_mos: MOS 구조의 항복 전압
BV_pn: PN 다이오드의 항복 전압
BV_shottky: 쇼트키 다이오드의 항복 전압
Dp: 두께
Dt0: 트렌치의 깊이
To: 산화층의 두께
Wm: 트렌치들 간 이격 거리
Wn: 트렌치들 간 이격 거리
Wt: 트렌치의 폭
Wp0: 마스크 상에서 p 영역의 폭
Xjp: 침투 깊이
Xjp_edge: 침투 깊이

Claims (35)

  1. 반도체 장치(30, 40, 50, 60, 70)이며, 집적 PN 다이오드를 구비한 트렌치-접합-배리어-쇼트키 다이오드를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 PN 다이오드는 합성 소자로서 이용되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 쇼트키 다이오드 및 PN 다이오드로 이루어진 조합물을 포함하는 반도체 장치(30, 40, 50, 60, 70)의 경우, PN 다이오드의 항복 전압(BV_pn)은 쇼트키 다이오드의 항복 전압(BV_schottky)보다 더욱 낮은 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 장치는 수백 A/cm2, 특히 400 A/cm2 내지 약 600 A/cm2 크기의 높은 전류 밀도를 갖는 항복 작동에서 작동 가능한 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 장치(30, 40, 50, 60, 70)는 제1 도전 타입의 기판(1)을 포함하며, 이 기판(1)상에는 추가의 제1 도 전 타입의 층(2)이 배열되며, 상기 추가의 제1 도전 타입의 층(2) 내에는 다수의 트렌치(7, 7b)가 배열되며, 이들 트렌치들(7, 7b)은 적어도 부분적으로 제2 도전 타입의 물질로 충진되며, 상기 반도체 장치(30, 40, 50, 60, 70)의 정면 및 배면 상에 접촉층(4, 5)이 각각 배열되는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체 장치(30)는 n+ 기판(1)을 포함하며, 이 n+ 기판(1)상에는 n 층(2)이 배열되며, 이 n 층(2) 내에는 적어도 2개의 트렌치(7)가 배열되며, 상기 트렌치들(7)은 p 도핑된 영역(8)을 형성하기 위한 p 도핑된 소재로 충진되며, 상기 n+ 기판(1) 및 n 층(2)은 각각의 접촉층(4, 5)을 지지하며, 이들 접촉층들(4, 5)은 상기 반도체 장치(30)의 정면 및 배면을 전면에 걸쳐 덮는 것을 특징으로 하는 반도체 장치(30).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 반도체 장치(40)는 n+ 기판(1)을 포함하며, 이 n+ 기판(1)상에는 n 층(2)이 배열되며, 이 n 층(2) 내에는 적어도 2개의 트렌치(7)가 배열되며, 이들 트렌치들(7)의 벽 및 바닥은 p 도핑된 영역(9)을 형성하기 위한 p 도핑된 소재로 덮이며, 상기 n+ 기판(1) 및 상기 n 층(2)은 각각의 접촉층(4, 5)을 지지하며, 상기 접촉층(5)은 상기 반도체 장치(40)의 배면을 전면에 걸쳐 덮고, 상기 접촉층(4)은 상기 반도체 장치의 정면을 전면에 걸쳐 덮으면서 상기 트렌치들(7)을 메우는 것을 특징으로 하는 반도체 장치(40).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 p 도핑된 영역(9)은 확산에 의해 생성되는 것을 특징으로 하는 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 p 도핑된 영역(9)의 두께는 약 0.2㎛인 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 트렌치들(7)의 깊이(Dt0)는 약 1 내지 3 ㎛인 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 반도체 장치는 돌발적인 PN 전이를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 반도체 장치(50)는 n+ 기판(1)을 포함하며, 이 n+ 기판(1)상에는 n 층(2)이 배열되며, 이 n 층(2) 내에는 적어도 2개의 트렌치(7)가 배열되며, 이들 트렌치들(7)은 기껏해야 부분적으로 p 도핑된 물질로 충진되며, 이런 충진은 상기 트렌치들(7) 내에 두께(Dp)의 p 도핑된 영역들(8)이 배열되는 방식으로 이루어지며, 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)을 지지하며, 접촉층(4)은 상기 반도체 장치(50)의 정면을 완전하게 덮으면서, 상기 트렌치들(7)을 완전하게 메우는 것을 특징으로 하는 반도체 장치(50).
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 반도체 장치(60)는 n+ 기판(1)을 포함하며, 이 n+ 기판(1)상에는 n 층(2)이 배열되며, 이 n 층(2) 내에는 다수의 트렌치(7, 7b)가 배열되며, 이들 트렌치들(7, 7b)은 p 도핑된 물질로 충진되되, 이런 충진은 상기 트렌치들(7, 7b) 내에 p 도핑된 영역들(8, 8b)이 배열되는 방식으로 이루어지며, 상기 트렌치(7b)에는 추가의 p 도핑된 영역(10)이 연결되고, 이 영역(10)이 n 층(2) 내로 침투하는 침투 깊이(Xjp_edge)는 트렌치들(7, 7b)의 깊이(Dt)보다 더욱 깊으며, 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)을 지지하되, 상기 접촉층(4)은 상기 반도체 장치(60)의 정면을 기껏해야 부분적으로 덮는 것을 특징으로 하는 반도체 장치(60).
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 반도체 장치(60)의 정면에 있어 상기 접촉층(4)에 의해 덮이지 않는 그의 부분 영역들은 산화층(11)으로 덮이는 것을 특징으로 하는 반도체 장치(60).
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 반도체 장치(70)는 n+ 기판(1)을 포함하며, 이 n+ 기판(1)상에는 n 층(2)이 배열되며, 이 n 층(2) 내에는 다수의 트렌치(7, 7b)가 배열되며, 이들 트렌치들(7, 7b)은 p 도핑된 물질로 충진되되, 이런 충진은 상기 트렌치들(7, 7b) 내에 p 도핑된 영역들(8, 8b)이 배열되는 방식으로 이루어지며, 상기 트렌치(7b)에는 추가의 p 도핑된 영역(10)이 연결되고, 이 영역(10)이 상기 n 층(2) 내로 침투하는 침투 깊이(Xjp_edge)는 상기 트렌치들(7, 7b)의 깊이(Dt)보다 더욱 깊고, 상기 영역(10)은 상기 반도체 장치(70)의 가장자리에까지 도달하며, 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)을 지지하되, 이들 접촉층들(4, 5)은 상기 반도체 장치(70)의 정면 및 배면을 완전하게 덮는 것을 특징으로 하는 반도체 장치(70).
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 반도체 장치의 항복 전압은 상기 p 도핑된 영역들(8, 9, 10)과 상기 n 층(2)에 의해 형성된 PN 다이오드의 항복 전압(BV_pn)에 의해 결정되는 것을 특징으로 하는 반도체 장치.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 p 도핑된 영역들(8, 8b)은 p 도핑된 Si 혹은 Poly-Si로 이루어진 것을 특징으로 하는 반도체 장치.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 p 도핑된 영역들(9, 10)은 확산 공정에 의해 생성되는 것을 특징으로 하는 반도체 장치.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 접촉층들(4, 5)은 금속으로 이루어진 것을 특징으로 하는 반도체 장치.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서, 상기 접촉층들(4, 5)은 다층 구 조로 구현되는 것을 특징으로 하는 반도체 장치.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서, 상기 반도체 장치는, PN 다이오드가 항복 상태인 경우에 항복 현상은 바람직하게는 상기 트렌치들(7, 7b)의 바닥 영역에서 개시되는 것을 특징으로 하는 반도체 장치.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 상기 트렌치들(7)은 스트립 모양이나 혹은 섬 모양(insular)으로 구현되는 것을 특징으로 하는 반도체 장치.
  23. 제1항 내지 제22항 중 어느 한 항에 따르는 반도체 장치의 이용에 있어서, Z 다이오드로서 적용되는 반도체 장치의 이용.
  24. 제1항 내지 제23항 중 어느 한 항에 따르는 반도체 장치의 이용에 있어서, 자동차의 전기 시스템에, 특히 자동차의 발전기 시스템에 적용되는 반도체 장치의 이용.
  25. 제1항 내지 제24항 중 어느 한 항에 따르는 반도체 장치에 있어서, 반도체 장치는 10V와 50V 사이, 특히 12V와 40V 사이의 항복 전압을 갖는 것을 특징으로 하는 반도체 장치.
  26. 제1항 내지 제25항 중 어느 한 항에 따르는 반도체 장치(30)를 제조하기 위한 제조 방법에 있어서, n+ 기판상에 n 층이 도포되며, 이 n 층(2) 내에는 트렌치들(7)이 삽입되며, 상기 트렌치들(7)은 p 도핑된 영역들(8)을 형성하기 위해 p 도핑된 Si 혹은 Poly-Si로 충진되며, 상기 n+ 기판(1)과 상기 n 층(2)뿐 아니라 상기 p 영역(8)은 접촉층들(4, 5)로 채워지는 것을 특징으로 하는 제조 방법.
  27. 제1항 내지 제25항 중 어느 한 항에 따르는 반도체 장치(40)를 제조하기 위한 제조 방법에 있어서, n+ 기판(1)상에 n 층(2)이 도포되며, 이 n 층(2) 내에는 트렌치들(7)이 삽입되며, 상기 트렌치들(7)의 벽과 바닥에는 p 도핑된 영역들(9)을 형성하기 위해 p 도핑제가 확산되며, 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)로 채워지되, 상기 트렌치들(7)은 상기 접촉층(4)의 소재로 완전하게 충진되는 것을 특징으로 하는 제조 방법.
  28. 제1항 내지 제25항 중 어느 한 항에 따르는 반도체 장치(50)를 제조하기 위한 제조 방법에 있어서, n+ 기판(1)상에 n 층(2)이 도포되며, 이 n 층(2) 내에는 트렌치들(7)이 삽입되며, 상기 트렌치들(7)은 p 도핑된 영역들(8)을 형성하기 위해 기껏해야 부분적으로 p 도핑된 Si 혹은 Poly-Si로 충진되며, 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)로 채워지며, 상기 접촉층(4)은 상기 트렌치들(7)을 완전하게 메우는 것을 특징으로 하는 제조 방법.
  29. 제1항 내지 제25항 중 어느 한 항에 따르는 반도체 장치(6)를 제조하기 위한 제조 방법에 있어서, n+ 기판(1)상에 n 층(2)이 도포되며, 상기 n 층(2) 내에는 트렌치들(7, 7b)이 삽입되며, 상기 트렌치들(7, 7b)은 p 도핑된 영역들(8)을 형성하기 위해 p 도핑된 Si 혹은 Poly-Si로 충진되며, 상기 트렌치(7b)에 직접 인접하는 추가의 p 도핑된 영역(10)이 상기 n 층(2) 내로 삽입되며, 상기한 영역(10)의 침투 깊이(Xjp_edge)는 상기 트렌치들(7, 7b)의 깊이(Dt)보다 더욱 깊으며, 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)로 채워지며, 상기 접촉층(4)은 상기 반도체 장치(6)의 정면을 단지 부분적으로만 덮으며, 상기 정면에 있어 접촉층(4)으로 덮이지 않는 그의 영역들은 산화층(11)으로 덮이는 것을 특징으로 하는 제조 방법.
  30. 제1항 내지 제25항 중 어느 한 항에 따르는 반도체 장치(70)를 제조하기 위한 제조 방법에 있어서, n+ 기판(1)상에 n 층(2)이 도포되며, 상기 n 층(2) 내에는 트렌치들(7, 7b)이 삽입되며, 상기 트렌치들(7, 7b)은 p 도핑된 영역들(8)을 형성하기 위해 p 도핑된 Si 혹은 Poly-Si로 충진되며, 상기 트렌치(7b)에 직접 인접하는 추가의 p 도핑된 영역(10)이 상기 n 층(2) 내에 삽입되며, 상기한 영역(10)의 침투 깊이(Xjp_edge)는 상기 트렌치들(7, 7b)의 깊이(Dt)보다 더욱 깊고, 상기 p 도핑된 영역(10)은 상기 반도체 장치(70)의 가장자리에까지 도달하며, 상기 n+ 기판(1) 및 상기 n 층(2)은 접촉층들(4, 5)로 완전하게 덮이는 것을 특징으로 하는 제조 방법.
  31. 제26항 내지 제30항 중 어느 한 항에 있어서, 상기 p 도핑된 영역(10)은 확산 공정에 의해 생성되는 것을 특징으로 하는 제조 방법.
  32. 제26항 내지 제31항 중 어느 한 항에 있어서, 상기 p 도핑된 영역들(9, 10)을 제조하기 위해, 기체상으로 이루어진 p 도핑 물질이 증착되는 것을 특징으로 하는 제조 방법.
  33. 제26항 내지 제32항 중 어느 한 항에 있어서, 상기 p 도핑된 영역들(9, 10)을 제조하기 위해 p 도핑 물질이 이온 주입을 통해 삽입되는 것을 특징으로 하는 제조 방법.
  34. 제26항 내지 제33항 중 어느 한 항에 있어서, 도핑 물질로서 붕소 내지 붕소 이온이 이용되는 것을 특징으로 하는 제조 방법.
  35. 제26항 내지 제34항 중 어느 한 항에 있어서, 상기 n+ 기판(1)상에 위치하는 n 층(2)은 에피택시 공정을 이용하여 제조되는 것을 특징으로 하는 제조 방법.
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