JPH11154748A - 双方向電圧クランピングを有するトレンチゲート形ｍｏｓｆｅｔ - Google Patents

双方向電圧クランピングを有するトレンチゲート形ｍｏｓｆｅｔ

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JPH11154748A
JPH11154748A JP10240565A JP24056598A JPH11154748A JP H11154748 A JPH11154748 A JP H11154748A JP 10240565 A JP10240565 A JP 10240565A JP 24056598 A JP24056598 A JP 24056598A JP H11154748 A JPH11154748 A JP H11154748A
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Abstract

(57)【要約】 【課題】 第１象限で動作するときには、明確に決ま
った電圧で、しかもトレンチから離れた位置でブレーク
ダウンし、かつ第３象限で動作するときには、最小限の
電圧降下と電荷蓄積特性を示すＭＯＳＦＥＴを提供す
る。 【解決手段】 半導体チップと、半導体チップの上側
表面から延在するトレンチであって、トレンチ壁部が誘
電体材料で満たされ、またトレンチ内部にゲートが配設
されている、該トレンチと、上側表面に隣接して配設さ
れた第１導電型のソース領域と、ソース領域に隣接して
配設され、トレンチの壁に隣接するチャネル領域を含
み、第１導電型と逆の第２導電型のボディ領域と、ボデ
ィ領域に隣接する第１導電型のドレイン領域と、半導体
チップ上に被着され、半導体チップと整流用接合部を形
成し、ソース領域に電気的に接続された金属層を含むシ
ョットキーダイオードとを有するトレンチゲート型ＭＯ
ＳＦＥＴを提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はパワーＦＥＴに関連
し、特に、ゲートがシリコンの表面上に形成されるトレ
ンチ内に位置するＭＯＳＦＥＴに関連する。
【０００２】
【従来の技術】トレンチゲート形ＭＯＳＦＥＴは、ＭＯ
ＳＦＥＴの一種であり、トレンチが表面に形成され、シ
リコン内に延在しており、そのトレンチ内にゲートが位
置する。ゲートは格子状の幾何学的パターンに形成さ
れ、その幾何学的パターンがそのＦＥＴの個々のセルを
画定しており、通常閉じた多角形（正方形、六角形等）
か、或いは一連の相互に入り込んだストリップ、すなわ
ち長方形の形状をなしている。電流は、トレンチの側面
に隣接して形成される垂直方向のチャネル内を流れる。
トレンチは導電性ゲート材料、一般にはドープドポリシ
リコンで満たされ、通常二酸化シリコンからなる誘電体
層によりシリコンから絶縁される。
【０００３】パワーＭＯＳＦＥＴには２つの重要な特性
がある。ブレークダウン電圧、すなわちオフ条件時に電
流を導通し始める電圧と、オン抵抗、すなわちオン条件
時の電流に対する抵抗である。ＭＯＳＦＥＴのオン抵抗
は、単位面積当たりにより多くのセルがある場合、通過
する電流に対する全「ゲート幅」（各セルの外周）もよ
り大きくなるので、一般にそのセル密度に比例して変化
する。ＭＯＳＦＥＴのブレークダウン電圧は主にドーピ
ング濃度、並びに各ＭＯＳＦＥＴセル内のソース、半導
体のチャネル部分を形成するボディ及びドレイン領域の
位置に依存する。
【０００４】ＭＯＳＦＥＴは一般に、強くドープされた
シリコン基板上に成長させた弱くドープされたシリコン
のエピタキシャル層内に形成される。ゲートトレンチは
通常そのエピタキシャル層内に延在し、長方形である場
合が多く、角部により境界をなす平坦な底部を有する。
この構成は、ＭＯＳＦＥＴがターンオフするとき、電界
がそのゲートトレンチの角部付近で最大値に到達すると
いう問題を生じる。これはそのゲート酸化物に表面付近
で、アバランシェブレークダウン及び衝撃イオン化を引
き起こし、結果としてキャリアの生成を伴う。そのキャ
リアがシリコンとゲート酸化物間の接合部の平均自由行
程内に生成される場合、その接合部を通り抜けるだけの
十分なエネルギーを持ち、ゲート酸化物層内に注入され
るようになる。シリコン／二酸化シリコンエネルギー障
壁を乗り越えることができるキャリアは、「ホットキャ
リア」と呼ばれる。ホットキャリア注入は、最終的にゲ
ート酸化物層に損傷を与え、閾値電圧、相互コンダクタ
ンス並びにオン抵抗を変化させ、それによりＭＯＳＦＥ
Ｔを破損或いは破壊する。
【０００５】米国特許第５，０７２，２６６号（Ｂｕｌ
ｕｃｅａ他）は、トレンチの底部より下まで延在する深
い中央ボディ拡散部を、そのＭＯＳＦＥＴ内に形成する
ことにより、ゲート付近での電圧ブレークダウンを抑制
する技術を教示する。この深い中央拡散部は、ブレーク
ダウンがゲートから離れたバルクシリコン内で生じるよ
うにし、ホットキャリアがゲート酸化物層に到達しない
位置に電界を形成する。米国特許第５，０７２，２６６
号によるＭＯＳＦＥＴの断面図を図１に示し、トレンチ
ゲート１１、Ｎ＋ソース領域１２、Ｎ＋基板（ドレイ
ン）１３、Ｎ−エピタキシャル層１４、深い中央Ｐ＋拡
散部１５を含むＭＯＳＦＥＴセル１０を示している。Ｐ
＋拡散部１５の最下点がゲート１１の底部より下にある
ことに注意されたい。ＭＯＳＦＥＴセルの平面図が図２
に示されており、他の同様のＭＯＳＦＥＴセルを含む従
来の格子内にある。保護用の深いＰ＋領域１５は、各正
方形のセルの中央に示されており、Ｎ＋ソース領域１２
及びゲート１１に囲まれている。４つの完全なセルが図
２に示される。深いＰ＋拡散部１５のドーピングは、チ
ャネルの領域内のＰ−ボディのドーピングより大きく、
破線及び参照番号１７により示される。結果として、ゲ
ートトレンチ間の距離Ｙｓは、、ある最小値以上に保持
されなければならない。そうでないと深いＰ＋ドーパン
トがチャネル１７内に拡散し、デバイスの閾値電圧Ｖｔ
ｎが上昇してしまう。Ｙｓの値は、ゲートの厚さと共
に、セル密度を画定し、ＭＯＳＦＥＴのオン抵抗を決定
する役割を果たす。
【０００６】著しく低電圧で、低オン抵抗のパワーＭＯ
ＳＦＥＴを形成するためには、デバイスの寸法は一般的
に縮小される。特に、セル密度は増加し、エピタキシャ
ル層はより薄くされ、ゲートトレンチが強くドープされ
た基板内に延在するまでになる。そのようなＭＯＳＦＥ
Ｔが、図３にＭＯＳＦＥＴとして示される。
【０００７】これは全く新しい設計基準を生み出す。図
３を参照すると、ゲートトレンチ２１の角部２１ＣはＮ
＋基板１３に囲まれ、これらの位置の電界はゲート酸化
物層間で完全に降下する。シリコンにおけるホットキャ
リアの形成は低減されるが、ゲート酸化物層上の高電界
により、依然としてデバイスが劣化或いは破損すること
がある。ある条件において、ゲートがソース及びボディ
と概ね同じ電位でバイアスされるとき（すなわちそのデ
バイスがターンオフされるとき）、深刻な問題は、トレ
ンチの底部にあるゲート酸化物層がデバイス間の全電圧
を支えなければならないということである。図１の実施
例と比較すると、この電位差を一部を吸収するエピタキ
シャル層が存在しない。
【０００８】ＭＯＳＦＥＴ２０の等価回路が図４に示さ
れる。ダイオードＤDBはＮ−エピタキシャル層１４とＰ
−ボディ領域２２との間のＰＮ接合を表し、キャパシタ
ＣGDはゲート酸化物層２１Ａのキャパシタを表す。
【０００９】先の議論においては、ＭＯＳＦＥＴは「第
１象限」において動作し、（Ｎ−チャネルデバイスの場
合には）ドレインがゲートに対して正にバイアスされ、
寄生ボディ／ドレインダイオード（ダイオードＤDBで示
される）は、逆方向バイアスされることが仮定されてい
た。この条件では、ゲートがターンオフするなら、ダイ
オードＤDBは大きな（典型的には約７００ｍＶ）電圧降
下を引き起こし、多数の少数キャリアを蓄える。ＭＯＳ
ＦＥＴが第１象限動作に戻るとき、これはダイオードの
ターンオフ時間を遅くする。
【００１０】図５は電流及び電圧波形を示し、従来のシ
リコンＰＮダイオードにおける基本的な逆回復問題が示
されている。期間Δｔ１では、ドレイン電圧ＶDは負で
あり、ダイオードＤDBはある所定の電流密度及び順方向
電圧降下に順方向バイアスされている。期間Δｔ２で
は、ＶDが正になるとき、ダイオードＤDBの接合を通る
電流は、所定のスルーレートｄＩ／ｄｔで減少する。結
局期間Δｔ３では、カソードがアノードに対して正にな
るため、ダイオードＤDBの電流の極性は反転する。しか
しながらダイオードＤDBに蓄えられた電荷は完全には取
り除かれていないので、ダイオードＤDBは、逆方向バイ
アスになっても（逆方向に）導通し続ける。結局蓄えら
れた電荷は（再結合或いは拡散のいずれかにより）取り
除かれ、ダイオードＤDBは「回復」する、すなわち導通
を停止するであろう。用語「逆回復」は、電流が逆極性
にバイアスされたデバイス内を流れている、この一時的
な動作条件のことを示す。
【００１１】間隔Δｔ４の開始時点で、ダイオードＤDB
を通る逆方向電流はピーク値に到達し、降下し始める。
同時に、ダイオードＤDB間にかかる逆方向電圧は急激に
上昇し始める。ダイオードＤDBにおいて概ね同時に電圧
及び導電電流が存在するために、電力損失とダイオード
自体に不要な発熱が生じる。実際の応用例では、ダイオ
ードで発生する熱は損失電力であり、もはやそのシステ
ム内の動作において利用できず、効率が低下する。電圧
の急速な変化は同様に、他の部分の回路或いはシステム
に結合してしまう電気的雑音を生成する。結局期間Δｔ
５では、漂遊インダクタンスの結果として、ダイオード
ＤDBにかかる電圧は、供給電圧Ｖｃｃをオーバーシュー
トする。これにより発振、雑音、さらには電力損失やア
バランシェブレークダウンさえを生じることがありう
る。
【００１２】
【発明が解決しようとする課題】第１象限で動作すると
きには、明確に決まった電圧で、しかもトレンチから離
れた位置でブレークダウンし、かつ第３象限で動作する
ときには、最小限の電圧降下と電荷蓄積特性を示すＭＯ
ＳＦＥＴを提供する。
【００１３】
【課題を解決するための手段】本発明のトレンチゲート
形ＭＯＳＦＥＴは基板のみ、或いは上層をなすエピタキ
シャル層を組み合わせた半導体チップ内に形成される。
そのＭＯＳＦＥＴのゲートはチップの表面から下方に延
在するトレンチのパターン内に形成される。ＭＯＳＦＥ
Ｔは第１の導電型のソース領域、第２の導電型のボディ
領域、並びに第１の導電型のドレイン領域を含み、それ
らはトレンチの側壁に沿って垂直に配置されている。ゲ
ートトレンチは（もしあるなら）エピタキシャル層内
に、或いはそのエピタキシャル層を通り基板内に延在す
ることができる。
【００１４】一群の実施例では、ＭＯＳＦＥＴはゲート
トレンチにより画定される複数のセルとして形成され
る。それらのセルは任意の形状からなることができる。
例えば、ＭＯＳＦＥＴセルは、正方形や六角形、或いは
一連の平行なストリップ、すなわち長方形の形状をなす
ことができる。
【００１５】本発明により、これらの実施例では、ＭＯ
ＳＦＥＴ（ＭＯＳＦＥＴセル）並びに、上記問題を克服
する２つの追加のセルタイプ、すなわちそれぞれ「ダイ
オードセル」及び「ショットキーセル」と呼ばれるセル
を含む複数のセルをチップ内に形成する。ダイオードセ
ルはＰＮダイオードを含み、ショットキーセルはショッ
トキーダイオードを含む。ＰＮダイオード及びショット
キーダイオードは、ＭＯＳＦＥＴチャネル内の平行に接
続され、ＰＮダイオード及びショットキーダイオードの
アノードは寄生ダイオードのアノードに結線され、ＰＮ
ダイオード及びショットキーダイオードのカソードは寄
生ダイオードのカソードに結線される。
【００１６】各ダイオードセルは、第２の導電型の保護
用拡散部を含み、エピタキシャル層或いは基板内の第１
の導電材料とＰＮ接合を形成する。このＰＮ接合は、ダ
イオードとして機能する。金属層がその保護用拡散部
（すなわちダイオードの１つの端子）をＭＯＳＦＥＴセ
ルのソース領域に結線し、そのダイオードはＭＯＳＦＥ
Ｔセルのチャネルに平行に接続される。
【００１７】第２の導電型の保護用拡散部は、ゲート酸
化物間及びトレンチの各角部電界の強さを低減するよう
に動作し、トレンチの付近でのホットキャリア形成を制
限し、特にトレンチがエピタキシャル層内に延在する実
施例ではそうである。そのメサは、第１の導電型の原子
を用いてドープされる。ゲート電極材料は、トレンチ内
に配置され、メサからのゲート電極を絶縁するように誘
電体層に沿って配列される。金属層がメサの表面の上層
をなし、整流（或いはショットキー）障壁が金属層とメ
サの表面との間の接合部に形成される。ショットキー金
属部は、保護用ダイオードの端子及びＭＯＳＦＥＴセル
のソース領域の両方に結線される。ショットキーダイオ
ードが順方向バイアスされるとき、メサを通って垂直方
向に流れる。
【００１８】従来のショットキーダイオードは、逆方向
バイアスされるとき、よく知られた「漏れ」がある。こ
れは主に半導体材料及びショットキー金属間の接合部で
障壁が下がることによる。この問題を防ぐために、ショ
ットキーセルでは、トレンチゲートが用いられ、障壁低
下からショットキー接合部を静電的に保護する。逆方向
電圧存在時に、障壁低下が漏れに著しい影響を与える前
に、ＭＯＳ構造体はトレンチ間の領域をピンチオフ（す
なわち完全に空乏状態に）する。ショットキーセル内の
トレンチを満たす導電性材料は、ショットキー金属部に
短絡されてもされなくてもよい。
【００１９】１つの実施例では、ＭＯＳＦＥＴに全体に
繰り返されるパターン内にある所定数のＭＯＳＦＥＴセ
ルのために、選択された数のダイオードセル（Ｎ）及び
選択された数のショットキーセル（Ｍ）がある。ある実
施例では、ＭとＮは等しい。ＭＯＳＦＥＴセル当たりの
ダイオード及びショットキーセルの数は、そのＭＯＳＦ
ＥＴの設計基準により決定される。一般には、例えば、
より頻繁に、すなわちかなりの頻度でブレークダウンを
起こすことが予想されるＭＯＳＦＥＴは、より多くの割
合のダイオードセルを必要とする。
【００２０】ＭＯＳＦＥＴがターンオフされるとき、そ
のＭＯＳＦＥＴが第１象限或いは第３象限のいずれで動
作していても、実際に全ての電流がそのチャネルを通っ
て流れる。そのチャネルがターンオフされ、かつそのＭ
ＯＳＦＥＴが第１象限で動作しているとき、任意のブレ
ークダウンが、そのダイオードセル内のＰＮダイオード
のアバランシェブレークダウン電圧により確定される電
圧で発生する。このブレークダウンは、一般にダイオー
ドセルの中央付近で、少なくともトレンチを並べたゲー
ト酸化物から離れた位置において発生する。そのダイオ
ードセルは、ブレークダウンが上記電圧レベル及び位置
で発生するように設計される。ショットキーセルはブレ
ークダウンしない。こうして、そのデバイスが第１象限
で動作しているとき、ダイオードセルは結果的に、ＭＯ
ＳＦＥＴセル及びショットキーセルの両方をクランプす
る。
【００２１】そのチャネルがターンオフされ、かつその
ＭＯＳＦＥＴが第３象限で動作しているとき、ほとんど
の電流がショットキーセルを流れる。これは、順方向バ
イアスされたショットキーダイオード間の電圧降下は、
そのダイオードセル内のＰＮ接合或いはＭＯＳＦＥＴセ
ル内のボディ／ドレイン間寄生ダイオードのいずれかを
通る電流を生成するために必要とされる電圧より低い、
一般に数百ミリボルトである。ダイオードセル及びＭＯ
ＳＦＥＴ寄生ダイオード内の電荷の蓄積が急激に減少す
る。こうしてそのデバイスが第３象限で動作していると
き、結果的にショットキーセルはＭＯＳＦＥＴセル及び
ダイオードセル両方をクランプする。
【００２２】他の実施例では、ＭＯＳＦＥＴはチャネル
を並列に接続されるショットキーダイオードを含むが、
そのショットキーダイオードはＭＯＳＦＥＴの「セル」
の内部に位置していない。同様に、ＰＮダイオードはセ
ル内部に形成される必要はない。
【００２３】また本発明は、ダイオードセルのブレーク
ダウン電圧を制御するための種々の技術からなる。１つ
の実施例では、エピタキシャル層の背景ドーパント濃度
より大きい第１の導電型のドーパント濃度を有するブレ
ークダウン電圧制御領域がそのダイオードセル内に形成
される。その領域は好適にはそのダイオードセルの中央
に位置し、エピタキシャル層の最上面を通してドーパン
トを打込むことにより、或いはエピタキシャル層と基板
との間の接合部からドーパントを上方に拡散することに
より形成することができる。
【００２４】ダイオードセルのブレークダウン電圧を制
御するための別の技術は、第２の導電型の保護拡散部と
エピタキシャル層との間のＰＮ接合部において曲線状部
分を設け、その曲線状部分を選択された曲率半径に設定
し、ダイオードのブレークダウン電圧を制御することを
含む。一般に曲線状部分の曲率半径を減少させるによ
り、ブレークダウン電圧が減少する。さらに、保護拡散
部、基板並びにエピタキシャル層の介在部分がＰＩＮダ
イオードを形成し、そのＰＩＮダイオードのブレークダ
ウンが主にそのエピタキシャル層の介在部分の幅及びド
ーパント濃度の関数であるため、保護拡散部を基板から
分離する距離もダイオードセルのブレークダウン電圧を
決定するために用いることができる。
【００２５】追加の実施例では、ツェナーダイオードが
ダイオードセル内に、好適にはＭＯＳＦＥＴセル内のソ
ース及びボディを形成するために用いられる拡散部をダ
イオードセル内に連続させることにより、形成される。
一群の実施例では、ツェナーダイオードはエピタキシャ
ル層の表面付近に形成され、別群の実施例では、埋込ツ
ェナーダイオードがダイオードセル内に形成される。
【００２６】
【発明の実施の形態】図６は、本発明によるトレンチゲ
ート形ＭＯＳＦＥＴ３０の断面図を示す。ＭＯＳＦＥＴ
３０はＮ−エピタキシャル層１４内に形成され、Ｎ＋基
板１３の表面上に成長する。Ｎ−エピタキシャル層１４
は２つのサブレイヤ、すなわち層Ｎｅｐｉ1及び層Ｎｅ
ｐｉ2を含み、Ｎｅｐｉ1はＮｅｐｉ2より強くドープさ
れている。ゲート３１は、部分３１Ａ，３１Ｂ，３１
Ｃ，３１Ｄ，３１Ｅ並びに３１Ｆを含み、トレンチ３２
内に形成される。ゲート３１は酸化物層３２Ａにより半
導体材料から分離される。ＭＯＳＦＥＴ３０のＭＯＳＦ
ＥＴセル３５は、ゲート部分３１Ａと３１Ｂとの間に位
置し、Ｐ−ボディ領域３３、浅いＰ＋接点領域３３Ａ並
びにＮ＋ソース領域３４を含む。金属層３６はＰ−ボデ
ィ領域３３及びＮ＋ソース領域３４に接触し、その２つ
の領域を短絡する。
【００２７】Ｎ＋基板１３はＭＯＳＦＥＴのドレインと
して機能し、底部から接触することができる。別法で
は、Ｎ＋基板の代わりにＮ＋層が被着し、ドレインとし
て用いることができ、そのドレインは、例えばＮ＋シン
カー領域及び上部側面接点部を用いて構造体の上部側面
から接触することができる。
【００２８】ゲート部分３１Ｂと３１Ｃの間に位置する
隣接セル３７では、深い保護Ｐ＋拡散部３８が形成され
る。拡散部３８はＮ−エピタキシャル層１４と共にＰＮ
接合３９を形成する。金属層３６は保護拡散部３８との
オーム接点を形成し、こうしてＰＮ接合３９はセル３５
のチャネルを並列に接続されるダイオードを表す。金属
及びシリコンのそれぞれの仕事関数がエネルギー障壁を
もたらすとして量子力学的な「トンネル効果」による伝
導が生じるだけ、拡散部３８の表面濃度が十分に高いの
で、Ｐ＋拡散部３８へのオーム接点は、真にオーム性で
ある必要はない。
【００２９】またＭＯＳＦＥＴ３０は、ゲート部３１Ｃ
と３１Ｄとの間に位置するショットキーセル４０を含
む。ショットキーセル４０はショットキー金属層４１を
含み（例えばチタン或いは珪化チタン）、該金属層４１
はＮ−エピタキシャル層１４との整流用接合部４２を形
成する。接合部４２はメサ部４３の上面である。
【００３０】またＭＯＳＦＥＴ３０はショットキーセル
４０と同様のショットキーセル４４並びにダイオードセ
ル３７と同様のダイオードセル４５を含む。
【００３１】最初にダイオードセル３７を参照すると、
保護拡散部３８が最大電流、従って電界の強さ及び結果
生じるトレンチの角部付近のキャリア形成を制限し、そ
れゆえＭＯＳＦＥＴセル３５における深い中央拡散部の
必要性を排除する。深い中央Ｐ＋拡散部を用いない場
合、ＭＯＳＦＥＴセル３５の寸法は概ね減少し、ＭＯＳ
ＦＥＴ３０のセル密度を著しく減少させることができ
る。例えばＮ＋ソース領域３４の各側面の幅は約１．０
μｍまで減少でき、金属層３６とＰ−ボディ３３のため
のＰ＋接点領域との間の接点の幅は約１．０μｍまで減
少でき、そのためトレンチ３２の全幅は約３．５μｍに
できる。実際にはトレンチ３２の全幅は５．０μｍに設
定している。これは深い中央拡散部を含むＭＯＳＦＥＴ
セルに対する約８．０μｍの最小幅と対照をなす（図１
を参照のこと）。
【００３２】以下に説明するように、サブレイヤＮｅｐ
ｉ1のドーパント濃度はダイオードＤ２のブレークダウ
ン電圧を最小にするために設定され、ＰＮ接合部３９の
両側のドーパント濃度により決定される。Ｎｅｐｉ1の
ドーパント濃度は一般にＮｅｐｉ2のドーパント濃度よ
り高く、従って、ＭＯＳＦＥＴセル３５内のＰ−ボディ
３３とサブレイヤＮｅｐｉ2との接合部で形成されるダ
イオードＤ１より前に、ダイオードＤ２がブレークダウ
ンを起こすことを確実にすることを助ける。
【００３３】ショットキーセル４０を参照すると、ゲー
ト部分３１Ｃ及び３１Ｄはピッチを規定したウエルでシ
ョットキー接合部４２を囲み、そのピッチにより高い逆
方向電圧でメサ部４３内のシリコンを完全に空乏にする
ことを保証する。従来のショットキーダイオードの主な
短所は、比較的オフ状態の漏れ電流が高いことであり、
一般にＰＮ接合ダイオードより高いオーダである。その
上ショットキーダイオードの漏れ電流は、整流用金属半
導体接合部（「ショットキー接合部」と呼ばれることが
多い）で逆方向電圧減少による障壁低下の結果として、
電圧に大きく依存する。不利なことではあるが、障壁の
高さを調節し、それにより電流の漏れを減少させるため
に異なるショットキー障壁金属を用いることは、ダイオ
ード間のオン状態順方向電圧降下を増大させるため、結
果としてオン状態及びオフ状態間で困難なトレードオフ
をまねく。周知の式
【００３４】
【数１】
【００３５】
【数２】
【００３６】ただし仕事関数は
【００３７】
【数３】
【００３８】により与えられるが、その式は、仕事関数
が逆方向電圧Ｖｒの関数であるため、そのトレードオフ
を強調する。この式では、ｑは電子の電荷（１ｘ１０
-19クーロン）、ＮDは正味ドーピング量、Ｖbiは金属／
半導体接合部の内部ポテンシャル、Ｖｒは印加される逆
方向バイアス、εsは半導体の誘電率である。
【００３９】ショットキーセル４０では、ゲート酸化物
層３２Ａと共にゲート部分３１Ｃ及び３１Ｄは界面ＭＯ
Ｓキャパシタを形成し、その界面ＭＯＳキャパシタ間を
なすメサ部４３のピンチオフ（すなわち完全空乏状態）
が静電気的に障壁低下効果からショットキー接合部を保
護する。ＭＯＳサンドイッチ構造はデュアルゲートＪＦ
ＥＴ（ＭＯＳキャパシタが逆バイアスＰＮ接合ではなく
空乏領域を形成するということを除く）或いは完全空乏
形ＳＯＩ ＭＯＳＦＥＴの垂直チャネル型と同様であ
る。
【００４０】３つの型のダイオード、すなわちＰ−ボデ
ィ／Ｎ−ｅｐｉ間ＰＮ接合、深いＰ＋／Ｎ−ｅｐｉ間ア
バランシェクランピングダイオード、並びに金属／Ｎ−
ｅｐｉ間ショットキーダイオードは並列状態にある、す
なわち３つすべてがＮ−ｅｐｉを共通カソードとして共
有しているということ意味する。それらのアノード材料
が類似でないにもかかわらず、アルミニウム金属がその
アノードを短絡する（ある抵抗値を有したとしても）。
並列なダイオードとして、３つすべては、アノードがド
レイン（カソード）より正電位になるときには常に順方
向バイアスされ、アノードがドレインより負電位になる
ときには常に逆方向バイアスされる。Ｎ−チャネルＭＯ
ＳＦＥＴは（通常は）、Ｐ型ボディより正電位のＮ＋ド
レインで（すなわち逆方向バイアスで）動作するので、
ダイオードの伝導の方向はＭＯＳＦＥＴ動作のために用
いられる方向と逆である。言い換えると、並列に組み合
わせたダイオードは、ＭＯＳＦＥＴに対する「非並列」
となる。それゆえ、３つすべてのダイオードは第１象限
では通常共に逆バイアスされ、第３象限では共に順方向
バイアスされる。そのダイオードは並列であるので、Ｍ
ＯＳＦＥＴがオフである限り、最も電圧が低いダイオー
ドが常に電流の大部分を伝導する。第１象限では、最も
低い電圧でブレークダウンするダイオードが電流を流す
ことになる。第３象限では、最も順方向電圧が低いダイ
オードが電流を流すことになる。
【００４１】ショットキー金属層４１は金属３６と接触
する。結果として、ショットキーセル４０内のショット
キーダイオードは、ダイオードセル３７において接合部
３９により表されるＰＮダイオード、並びにＭＯＳＦＥ
Ｔ３５におけるＰ−ボディ領域３３とＮ−エピタキシャ
ル層１４との接合部により表される寄生ダイオードの両
方と並列に接続される。
【００４２】図７はＭＯＳＦＥＴ３０の等価回路図であ
る。ダイオードＤ１はＭＯＳＦＥＴセル３５内の寄生ダ
イオードを表し、ダイオードＤ２はダイオードセル３７
内のＰＮダイオードを表し、ダイオードＤ３はショット
キーセル４０内のショットキーダイオードを表す。
【００４３】第８図は、ダイオードＤ２及びＤ３が機能
する領域を、電流対電圧グラフ上で示す。その垂直軸は
ＩDS、すなわちＭＯＳＦＥＴ３０のドレイン及びソース
端子間を流れる電流であり、水平軸はＶDS、すなわちド
レイン及びソース端子間の電圧である。第１象限では、
ＩDS及びＶDSの両方が正であり、ダイオードＤ２が動作
する。ダイオードＤ１、Ｄ２並びにＤ３は逆方向バイア
スされ、ダイオードＤ２は予測できるレベルで、かつゲ
ート酸化物層から離れたダイオードセル３７内の位置で
ブレークダウンを生じ、これによりＭＯＳＦＥＴがゲー
ト酸化物内のホットキャリア注入の損傷効果から保護さ
れる。ダイオードＤ２は、ダイオードＤ１或いはＤ３の
いずれかのブレークダウン電圧より低い正電圧ＶDSでブ
レークダウンを生じるように設計される。第３象限で
は、ＩDS及びＶDSの両方が負であり、ショットキーダイ
オードＤ３が動作する。ダイオードＤ１、Ｄ２並びにＤ
３は順方向バイアスされ、その順方向電圧降下が、いず
れもＰＮダイオードであるＤ１或いはＤ２のいずれかの
順方向電圧降下より概ね（例えば数百ミリボルト）低い
ので、ショットキーダイオードＤ３が大部分の電流を伝
導する。ダイオードＤ１及びＤ２がわずかな電流しか流
さないので、これらのダイオードのＰＮ接合部付近には
ほとんど電荷が蓄積されない。こうして、ＶDSが第１象
限に戻るとき、上記の逆回復問題は大いに軽減される。
【００４４】ＭＯＳＦＥＴ３０がターンオフする、すな
わちゲートが閾値電圧より低い電圧でバイアスされると
き、上記条件が当てはまる。ＭＯＳＦＥＴ３０がターン
オンするとき、実際にはすべての電流はそのチャネルを
通って流れ、ＩDSのレベルは、ＭＯＳＦＥＴ３０が接続
される回路の他の素子のインピーダンスと共に、ＭＯＳ
ＦＥＴ３０のオン抵抗により決定される。
【００４５】図９はゲート電圧ＶG1、ＶG2並びにＶG3に
ついてのＩDS対ＶDSのグラフを示す。すべての場合に、
ＭＯＳＦＥＴはＢＶD2、すなわちダイオードＤ２のブレ
ークダウン電圧で第１象限においてクランプされる。第
３象限では、ＭＯＳＦＥＴはＶD3、すなわちダイオード
Ｄ３間の順方向電圧降下でクランプされる。
【００４６】ＭＯＳＦＥＴ３０が図６に示され、ゲート
部分３１Ｃ、３１Ｄ並びに３１Ｅを有するが、それらは
ショットキー金属部４１或いは金属層３６に直接には接
続されていない。しかしながら、ＭＯＳＦＥＴ３０がタ
ーンオフされるとき、そのソース及びゲート端子が一般
に共に短絡され、従ってゲート部分３１Ｃ、３１Ｄ並び
に３１Ｅがショットキー金属部４１及び金属層３６と同
電位になるというこを理解されたい。別法では、その時
ショットキーセル４０は、図１０に示されるように組み
立てることができ、ゲートトレンチを満たしたショット
キー金属部４１とショットキー金属部４１と接触する金
属層（図示せず）を有している。さらに別保では、デバ
イスの任意のショットキー部分内のポリシリコンが（も
し共通の領域内に位置するなら）、そのショットキーア
ノード或いはＭＯＳＦＥＴソースに短絡することができ
るが、ＭＯＳＦＥＴゲートはまだボンディングパッドに
接続している。もしショットキーダイオードがＭＯＳＦ
ＥＴセルを通って一様に配置されているなら（アバラン
シェクランピングダイオードがあるように）、そのとき
だた１つにそのゲートを接続することは困難であり、そ
のゲートはゲートパッドに接続されるのが最もよい。
【００４７】図１１はＦＥＴセル５１を含む蓄積モード
電界効果トランジスタ５０の断面図を示す。蓄積モード
ＦＥＴは、「ＡＣＣＵＦＥＴ」と呼ばれることもあり、
ボディ領域を含まず、それ故ＰＮ接合部を持たないトレ
ンチ形ＭＯＳＦＥＴである。トレンチゲート部分５４Ａ
及び５４Ｂ間をなずメサ部５３は、比較的狭く作られ
（例えば０．５〜４．０μｍ幅）、ゲート材料（一般に
はポリシリコン）は、接合電界効果トランジスタ（ＪＦ
ＥＴ）のように、全メサ領域を空乏にする仕事関数を有
するような方法でドープされる。ゲートの近接は電気的
にエネルギー障壁をオフ条件に抑制させる。電流経路は
メサ部５３の上面におけるＮ＋「ソース」５２とドレイ
ンとして機能するＮ＋基板との間に延在する。
【００４８】ＡＣＣＦＥＴセル５１は、ゲート電圧がソ
ース電圧に等しい（すなわちＶGS＝０）とき、ターンオ
フされる。もしＶGSが増加するなら、ゲート部分５４Ａ
及び５４Ｂを取り囲む空乏領域は縮まり、Ｎ＋ソース５
２と基板１３との間の電流経路が開く。さらにＶGSが増
加すると、空乏領域はついには電荷蓄積領域がトレンチ
に隣接して形成されるまで収縮を続け、チャネル伝導を
促進し、さらにデバイスのオン抵抗を下げる。ＡＣＣＵ
ＦＥＴセル５１の動作は、先に参照した特許出願第０８
／４５９，０５４号、並びに米国特許第４，９０３，１
８９号（Ｎｇｏ等）、Ｂａｌｉｇａ等「Ｔｈｅ Ａｃｃ
ｕｍｕｌａｔｉｏｎ−Ｍｏｄｅ Ｆｉｅｌｄ−Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ：Ａ Ｎｅｗ Ｕｌｔｒａ
ｌｏｗＯｎ−Ｒｅｓｉｓｔａｎｃｅ ＭＯＳＦＥＴ」Ｉ
ＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅ
ｒ，Ｖｏｌ．１３，Ｎｏ．８，Ａｕｇｕｓｔ １９９
２，ｐｐ．４２７−４２９、Ｔ．Ｓｙａｕ等「Ｃｏｍｐ
ａｒｉｓｏｎ ｏｆ Ｕｌｔｒａｌｏｗ Ｓｐｅｃｉｆ
ｉｃ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ ＵＭＯＳＦＥＴ
Ｓｔｒｕｃｔｕｒｅ：Ｔｈｅ ＡＣＣＵＦＥＴ，ＥＸＴ
ＦＥＴ，ＩＮＶＦＥＴ，ａｎｄ Ｃｏｎｖｅｎｔｉｏｎ
ａｌ ＵＭＯＳＦＥＴ´ｓ」ＩＥＥＥ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ，Ｖｏｌ．４１，Ｎ
ｏ．５，Ｍａｙ１９９４，ｐｐ．８００−８０８に記載
される。
【００４９】ＡＣＣＵＦＥＴが抱える主な問題の１つ
は、オフ条件にあるとき、高電圧に耐えることができな
いということである。この条件では、実際にはデバイス
間の全電圧降下は、ゲート５４Ａ及び５４Ｂの底部とＮ
＋基板１３との間をなす空間に（すなわちトレンチの下
側をなすゲート酸化物層及び限定された厚さのエピタキ
シャル層１４内に）かかる。もし何らかの方法でこの電
圧が制限されなければ、その電圧がゲート酸化物層を破
壊する。ゲート酸化物層が破壊されると、そのデバイス
は一般に修復できないほど破壊される。
【００５０】ダイオードセル３７及び４５内のＰＮダイ
オードはＡＣＣＵＦＥＴ５０間にかかる電圧がゲート酸
化物層を破壊してしまう電圧に達する前に、ブレークダ
ウンを起こすように設計される。ショットキーセル４０
及び４４は、ソース電圧がドレイン電圧より大きくな
り、従ってダイオードセル３７及び４５内のＰＮ接合部
での電荷の蓄積を制限するとき、電圧クランピング機能
を提供する。
【００５１】ＡＣＣＵＦＥＴ間或いはトレンチゲート形
ショットキーダイオード間の最も低いオン状態電圧降下
を得るために、トレンチは強くドープされた基板内に延
在するか、もしくはそこから上方に拡散されるべきであ
る。そのようにかなりドープされた材料（一般に２ｍΩ
−ｃｍの範囲の抵抗率を有する）内にゲート酸化物を成
長させることは、かなりドープされた材料内の結晶欠陥
上に熱的に成長する酸化物内の希薄な或いは不適当な原
子配置から生じるゲート酸化物内の弱点の形成により損
害を受ける。イオン注入を介して形成することにより、
基板内に延在し、かつトレンチが低抵抗経路をその中に
拡張する強くドープされた埋込層が、上記の酸化物欠陥
を生じることなく確立される。そのような実施例が図１
２に示され、そこにおいてＭＯＳＦＥＴ５５は、Ｎ＋基
板上１３に重さね合わせたＮ＋埋込層５６を含む。ＭＯ
ＳＦＥＴ５５はＭＯＳＦＥＴセル５７及び５８、並びに
ダイオードセル３７及び４５、図８の同様の番号を付し
たセルのように機能するショットキーセル４０及び４４
を含む。
【００５２】図１３は本発明の実施例において用いるこ
とができる別の形態のＭＯＳＦＥＴセルを示す。ＭＯＳ
ＦＥＴセル６１を含むＭＯＳＦＥＴ６０は、図３に示し
たセルと同様である。すなわち、トレンチ６３がＮ−エ
ピタキシャル層１４を通って、Ｎ＋基板１３内に延在
し、セル６１は深い中央Ｐ＋拡散部を含まない。隣接セ
ル６２では、保護Ｐ＋拡散部６４が形成され、Ｎ＋基板
１３の上面に達する拡散部６４の下側接合部を有してい
る。
【００５３】図１４はＭＯＳＦＥＴ６０の等価回路を示
す。トレンチの角部がＮ＋基板１３内に位置し、強くド
ープされているＮ＋基板１３は強い電界に耐えることが
できないので、トレンチ角部での電界の問題はだいたい
排除することができる。その代わりに、重大な要因はゲ
ート６５とＮ＋基板１３との間、すなわちゲート酸化物
層５４Ａ間にかかる電界の強さになる。この位置は、図
１４におけるキャパシタＣGDにより表される。Ｐ−ボデ
ィ領域２２とＮ−エピタキシャル層１４との間をなすＰ
Ｎ接合部はダイオードＤDBにより表され、Ｐ＋拡散部６
４とＮ＋基板１３との間をなすＰＮ接合部はＤP+/N+に
より表される。示されるように、ダイオードＤDBとＤ
P+/N+はいずれもＭＯＳＦＥＴセル６１のチャネルと並
列に接続される。
【００５４】図１５は本発明によるＭＯＳＦＥＴの平面
図を示す。ＭＯＳＦＥＴセルは「Ｍ」を付され、ダイオ
ードセルは「Ｄ」を付され、ショットキーセルは「Ｓ」
を付される。図１５は縮尺通りに描かれていないことを
注意されたい。実際の実施例では、他にもあるが正方
形、長方形、六角形、或いは細長い形状（円形や三角形
でさえ面積効率が悪くなければ可能である）を含む種々
のタイプのセルの寸法は、１つのデバイス内で変化する
場合もある。同様に図１５では、１０個毎のＭＯＳＦＥ
Ｔセルに対して１つのダイオードセル及び１つのショッ
トキーセル（全１２セル）あるが、この比率はデバイス
の特定の要求に従って変化させることができる。
【００５５】図１６は図１５に示す３つのセル（１つの
ＭＯＳＦＥＴセル、１つのダイオードセル、１つのショ
ットキーセル）の平面図を示す。ＹSはトレンチゲート
間距離を表し、ＹGはトレンチの断面幅を表す（セルの
周囲のゲート幅Ｗと混同してはならない）。この例で
は、セルの寸法が同じであることを仮定している。以下
の式はｎ個の全セル（ＭＯＳＦＥＴ、ダイオード並びに
ショットキーセル）の全面積Ａを与える。
【００５６】
【数４】
【００５７】ｎ個毎の全セルに対して１つのダイオード
セル及び１つのショットキーセルがあることを仮定する
と、ｎ−２個のＭＯＳＦＥＴセルがある。ｎ個のセルの
全ゲート幅Ｗは以下の式に等しい。
【００５８】
【数５】
【００５９】従って、その面積対幅比（あるゲート幅Ｗ
がある面積Ａに如何に効率的に詰め込めるかを示す良度
指数）は以下の式に等しい。
【００６０】
【数６】
【００６１】或いはより一般的に、ｎ個の全セル毎に１
つのダイオードセル及びｍ個のショットキーセルを有す
るなら、そのときＭＯＳＦＥＴ周囲長の良度指数は以下
の式に等しい。
【００６２】
【数７】
【００６３】こうしてダイオード及びショットキーセル
を含むＭＯＳＦＥＴに対する比Ａ／Ｗは、従来のＭＯＳ
ＦＥＴと比較して、ｍ＝１の場合係数ｎ／（ｎ−２）だ
け増加する。この「損失」係数は、ダイオード及びショ
ットキーセルがＭＯＳＦＥＴチャネル電流を流さないと
いう事実から生じ、ｎが増加するに従い、１に近づくよ
うに減少する。この損失は全ゲート幅（それゆえ電流容
量）が増加することにより相殺され、それはそのデバイ
スのセル密度を増加することにより得られる。一般にｎ
は、ＭＯＳＦＥＴがブレークダウンすることが予測され
る頻度或いは強度に決定される。より頻繁にブレークダ
ウンする、すなわち高いアバランシェ電流密度を流すこ
とが予想されるデバイスは、一般により低いｎを必要と
する、すなわち全セル数に対してクランピングダイオー
ドセルが多くなければならない。３セル毎に２個が非ア
クティブ（すなわちダイオードセルか、或いはショット
キーセル）であるような極端な場合には、ｎ＝３及びｎ
／ｎ−２＝３であり、この構造の効率的な利点が幾分制
限される。一方では、２１セル毎に２個のみがダイオー
ド或いはショットキーセルであるなら、例えばｎ＝２１
及びｎ／ｎ−２＝２１／１９となり、非アクティブセル
により被る損失が概ねなくなることを表す。
【００６４】結論として、垂直トレンチＦＥＴ内の非ア
クティブの深いＰ＋及びトレンチゲートショットキーセ
ルからなる規則的に分布した含有物は、キャリア発生率
及びトレンチゲートの角部或いは近辺での電界を制限す
る電圧クランピング機構を提供する。そのデバイスの過
負荷時の信頼性及び耐久性は、それによりオン抵抗或い
はせる密度を制限することなく改善される。そのデバイ
スが第３象限で動作するとき、デバイス間の順方向電圧
降下は低減され、電力の散逸及びダイオード及びＭＯＳ
ＦＥＴセル内のＰＮ接合部での蓄積される電荷の量を低
減する。結果として、ピーク逆回復電流及び逆回復時間
は低減され、その結果デバイスが第３象限から第１象限
動作に遷移するときのエネルギー損失を低減する。前述
のように、クランピングダイオードセルの数が増加する
に従い、デバイスのアバランシェ電流処理能力が調整さ
れる。同じように、ショットキーセルの数を増加させる
と、ショットキーダイオードの電流処理能力を増加し、
その抵抗を低減する。
【００６５】ショットキーダイオードの電流密度は、電
流をショットキーセルの全面積で割ることにより与えら
れる。
【００６６】
【数８】
【００６７】これは数百アンペア／ｃｍ2の範囲にある
べきである。多くの誘導負荷時の応用では、第３象限
（ショットキー）の電流は、切り替えた瞬間に第１象限
のＭＯＳＦＥＴ電流に瞬時に等しく、すなわちＩ
quadrant3＝Ｉquadrant1にならなければならない。
【００６８】深いＰ＋領域はトレンチ端部に延在する必
要はないが、必要ならそのセル外形より小さくされるこ
ともある。同様に、ＰＩＮダイオードが深いＰ＋領域と
Ｎ＋基板との間に形成される場合に、トレンチがＮ＋基
板に重なるなら、深いＰ＋領域はトレンチより下にくる
必要はない（図２０参照）。ドーピング濃度及び中間、
すなわち「内在」領域の幅の関数として、ＰＩＮダイオ
ード（図２０のダイオードＤ２のような）のブレークダ
ウン電圧を示すグラフは、Ｓ．Ｍ．Ｓｚｅ，Ｐｈｙｓｉ
ｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃ
ｅｓ，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉ
ｌｅｙ＆Ｓｏｎｓ（１９８１），Ｐ．１０５，Ｆｉｇ．
３２に与えられており、ここで参照して組み込んでい
る。
【００６９】図１７は別のＭＯＳＦＥＴの平面図を示し
ており、そこではセルが細長い形状をなしている。ＭＯ
ＳＦＥＴ８０では、セル８１、８２並びに８３がアクテ
ィブセルで、セル８４はショットキーセル、セル８５は
ダイオードセルである。８１−８３の各セルは、Ｐ＋接
点領域８７及びＮ＋ソース領域８８を含む。接触ホール
８９は、図１７に２個あり、金属層（図示せず）と、Ｍ
ＯＳＦＥＴセル８１−８３のＰ＋領域８７及びＮ＋ソー
ス領域８８、ショットキーセル８４のＮ−ｅｐｉ領域、
並びにダイオードセル８５のＰ＋領域８６との間を接触
させるために用いられる。接触ホール８９はセル８１−
８５上に種々のパターンにおいて配置されることもある
が、一般には接触領域を最大にするために繰り返され
る。別法では、その接触は連続する細長の形状をなすこ
ともある。ゲート９１と接触させるための接触ホール９
０も示される。重ねて、図１７は実寸で描かれていな
い。
【００７０】Ｐ＋ダイオードセルの別の使用目的は、ド
レイン電圧をクランプし、ゲートとＮ＋基板との間の過
大な電界による過負荷からゲート酸化物層を保護するこ
とである。この状態は特に、トレンチゲートが基板内に
延在し、かつそのためトレンチの底部におけるゲート酸
化物層がゲート−基板間の全電圧差に晒されるような実
施例において生じる。二酸化シリコンは約８ＭＶ／ｃｍ
に等しい電圧に耐えることができる。５０％の安全率を
用いると、工業化では一般的に、ＸOX・４ＭＶ／ｃｍ
で、ＸOXがセンチメートル単位のゲート酸化物の厚さで
ある、ゲート酸化物間にかかる最大電圧を考慮する。従
って、保護Ｐ＋拡散部により形成されるダイオードのブ
レークダウンは、ＸOX・４ＭＶ／ｃｍ以下でなければな
らない。例えば、４００オングストロームの厚さを有す
る酸化物層では、酸化物層は３２Ｖで破壊することにな
るが、信頼性のある動作のためには、最大電圧は１６Ｖ
に制限されるべきである。
【００７１】図１８−２０は本発明によるいくつかの別
の実施例の断面図を示す。図１８は、ＭＯＳＦＥＴ９２
を示し、その中ではトレンチがＮ＋基板１３内に延在す
る。Ｎ−エピタキシャル層の薄い層は、ＭＯＳＦＥＴセ
ル９３には残されるが、ダイオードセル９４では、保護
Ｐ＋拡散部がＮ＋基板１３の上面に達する。図１９に示
すＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴセル１０１の
Ｐ−ボディ領域がＮ＋基板１３の上面にまで延在し、エ
ピタキシャル層１４のＮ−ドープ領域は存在しない。図
２０に示すＭＯＳＦＥＴ１１０では、エピタキシャル層
１４の薄い部分、ドープＰ＋或いはｎ−がＭＯＳＦＥＴ
セル１１１及びダイオードセル１１２のそれぞれに残さ
れる。
【００７２】図１８−２０では、ダイオードＤ１はＭＯ
ＳＦＥＴセル内のＰＮ接合部を表わし、ダイオードＤ２
は保護ダイオードセルにおけるＰＮ接合部を表わし、キ
ャパシタＣ１はゲートとＮ＋基板との接するゲート酸化
物層を表わす。３つすべての場合に、ＢＶD2＜５０％・
ＢＶC1の関係が維持されるべきである。ただしＢＶD2は
ダイオードＤ２のブレークダウン電圧であり、ＢＶC1は
キャパシタＣ１のブレークダウン電圧である。またダイ
オードＤ２のブレークダウン電圧は、いずれの場合にお
いても、ダイオードＤ１のブレークダウン電圧より小さ
い。
【００７３】ＭＯＳＦＥＴ１２０は、図２１に示されて
おり、図３に示す従来のＭＯＳＦＥＴと同じように見え
る。ダイオードＤ１は浅いＰ＋接点領域、Ｐ−ボディ並
びにＮ＋基板の組み合わせにより各ＭＯＳＦＥＴセルの
中央に形成されるＰＩＮダイオードを表わす。ＭＯＳＦ
ＥＴ１２０では、ＰＩＮダイオードＤ１のブレークダウ
ン電圧はキャパシタＣ１のブレークダウン電圧の５０％
より小さく設定され、キャパシタのブレークダウン電圧
は、センチメートル単位で表わされるゲート酸化物層の
厚さのための８ＭＶ／ｃｍを基に計算される。結果とし
て、ＭＯＳＦＥＴ１２０では、ブレークダウンが起こる
にしても、個々のセルの中央領域で、しかもゲート酸化
物層を損傷することがない電圧で発生する。
【００７４】ＭＯＳＦＥＴセルより大きなダイオードセ
ルを含む実施例が、図２２及び図２３に示され、図２２
は図２３の平面図に示されるＡ−Ａ´部分で取り出した
断面図である。ＭＯＳＦＥＴ１３０はセル１２１並びに
深いＰ＋領域１３２を含むより幅広いセル１３１を含
む。深いＰ＋領域１３２はセル１２１内のゲート酸化物
層のための保護機能を提供する一方で、アクティブＭＯ
ＳＦＥＴセルとして機能し、Ｎ＋ソース領域１３３を有
している。こうしてセル１３１は、ＭＯＳＦＥＴの全セ
ル密度を減少させるが、オン抵抗に関する損失は、セル
１３１が保護機能のみを実行し、電流を流さない場合よ
り低減される。図２１のＭＯＳＦＥＴ１２０では、セル
１２１は深い保護Ｐ＋領域が各セルに含まれる場合よ
り、一般に小さい。
【００７５】本発明によるＭＯＳＦＥＴセルを組み立て
るためには多数の方法があるが、図２４−３４が図６に
示すＭＯＳＦＥＴ３０を組み立てるための典型的な方法
を示す。その方法の各過程は図３５及び３６の流れ図に
要約される。
【００７６】図２４を参照すると、出発点はシリコン基
板であり、そのシリコン基板は１−１００ｍΩ−ｃｍの
範囲の導電率（例えば２ｍΩ−ｃｍ）まで砒素をドープ
され、Ｎ＋基板１３をもたらす。もしＰ−チャネルデバ
イスのためにＰ＋基板が必要であるなら、基板はホウ素
をドープされるようになる。
【００７７】図１９Ｂに示すように、エピタキシャル層
（ｅｐｉ層）１４は、既知のプロセスを用いてＮ＋基板
１３上に堆積される。ｅｐｉ層１４は、図に示すように
サブレイヤＮｅｐｉ1及びＮｅｐｉ2を含み、一体型の層
若しくは漸次移行型（graded）の層を成す。ｅｐｉ層１
４の厚みは通常１〜６０μｍの範囲にあり、３×１０ 14
〜３×１０17ｃｍ-3の範囲の濃度にドープされる。Ｎ−
型ｅｐｉについて、ドーパントは、通常リンである（Ｐ
−型ｅｐｉに対してはホウ素を用いることができる）。
１２Ｖデバイスの場合、３μｍの厚みの１枚のｅｐｉ層
に１×１０17ｃｍ-3の濃度にドープするか、２μｍの厚
みの下側のサブレイヤＮｅｐｉ1に１×１０17ｃｍ-3の
濃度にドープすると共に２μｍの厚みの上側のサブレイ
ヤＮｅｐｉ2に５×１０16ｃｍ-3の濃度にドープするこ
とができた。３０Ｖデバイスの場合は、６μｍの厚みの
１枚のｅｐｉ層を５×１０16ｃｍ-3の濃度にドープする
か、或いは４μｍの厚みの下側サブレイヤＮｅｐｉ1を
６×１０16ｃｍ-3の濃度にドープをすると共に３μｍの
厚みの上側サブレイヤＮｅｐｉ2を３×１０16ｃｍ- 3の
濃度までドープすることができた。６０Ｖデバイスの場
合は、１０μｍの厚みの１枚のｅｐｉ層を９×１０15ｃ
ｍ-3の濃度までドープするか、或いは７μｍの厚みの下
側サブレイヤＮｅｐｉ1を１〜２×１０16ｃｍ-3の濃度
までドープすると共に３μｍの厚みの上側サブレイヤＮ
ｅｐｉ2を０．７〜１．０×１０16ｃｍ-3の濃度までド
ープすることができた。１００Ｖデバイスの場合は、１
３μｍの厚みの１枚のｅｐｉ層を５×１０15ｃｍ-3の濃
度までドープすることができた。
【００７８】図２６に示すように、０．３〜１．０μｍ
（例えば０．５μｍ）の厚みを有する厚い酸化物層１４
０を、９００〜１１００℃の温度で３０分〜１０時間か
けて成長させ、次いでこれにマスクしてエッチングし、
深いＰ＋領域３８の位置を確定する。図２７に示すよう
に、次いでホウ素を１×１０15〜１×１０16ｃｍ-2のド
ーズ量及び２０〜１００ｋｅＶのエネルギーで（例えば
５×１０15ｃｍ-3のドーズ量及び６０ｋｅＶのエネルギ
ーで）注入し、Ｐ＋領域３８を形成する。こうして得ら
れた構造は図２７に示されている。
【００７９】別法では、深いＰ＋領域３８を、加熱炉サ
イクル（１５０〜１０００°Ｃ）の間にガス放出するＢ
Ｎのような気体又は固体ソースを用いた予備被着処理
（predeposition）により形成し、これによってこの領
域の面抵抗値を２０〜２００Ω／□（例えば７０Ω／
□）にすることができる。Ｐチャネルデバイスが必要な
場合は、ドーパントソースをＰＯＣｌ3にして、高濃度
にドープされたＮ＋領域を生成しても良い。
【００８０】プロセスの一つでは、厚い酸化物層１４２
を成長させ、深いＰ＋領域３８の上を除いたフォトマス
ク処理によりそれを除去し、且つ薄い酸化物層１４３を
成長させる。薄い酸化物層１４３は、マスクして、図２
８に示すようにトレンチを形成しようとする構造の部分
から除去する。Ｐ＋領域３８は、９００〜１１０°Ｃ
（例えば１０５０°Ｃ）で３０分〜１０時間（例えば３
時間）かけて拡散させ、１〜６μｍ（例えば２〜３μ
ｍ）の深さまでドライブする。次いで酸化物層１４０を
除去する。
【００８１】次いでトレンチをマスクし、周知の反応性
イオン又はプラズマドライエッチング技術を用いて１〜
７μｍ（例えば１．８〜２．５μｍ）の深さまでエッチ
ングを行う。トレンチの角部は、気体混合物を変えるこ
とにより丸くすることができる。１００〜２０００Åの
犠牲酸化物層を、９００〜１１０°Ｃで２０分〜５時間
かけて、トレンチの壁の上に成長させる。犠牲酸化物層
を剥離した後、トレンチ部分を酸化してゲート酸化物層
３１Ａを形成し、次いでポリシリコンを、それがトレン
チの上から溢れるまで堆積させる。次いでポリシリコン
にＰＯＣｌ3予備被着処理によりリンをドープするか、
或いは５×１０13〜５×１０15ｃｍ-2のドーズ量及び６
０ｋｅＶのエネルギーでイオン注入を行い、面抵抗値が
２０〜７０Ω／□となるようにする。Ｐチャネルデバイ
スの場合は、ポリシリコンにイオン注入によりホウ素を
ドープして面抵抗値が概ね４０〜１２０Ω／□となるよ
うにする。次いでポリシリコンを再エッチングし、ポリ
シリコンがマスクで保護された部分以外のトレンチの表
面と同一平面上にくるようにして、後に金属と接触でき
るようにする。こうして形成された構造は図２９に示さ
れている。（図３０に示すように、ポリシリコンは、後
にゲート接点を形成する領域のトレンチの表面とは同一
平面上となるようにされていない。）図３１に示すよう
に、フォトレジストの層をパターニングして、次にＰ−
ボディ３３を、１×１０13〜３×１０14ｃｍ-2（例えば
８×１０13ｃｍ-2）のドーズ量及び２０〜１２０ｋｅＶ
（例えば６０ｋｅＶ）のエネルギーで、薄い酸化物層を
通してホウ素を注入ことにより形成する。Ｐ−ボディ３
３には、１０００〜１１５０°Ｃの温度で１〜１６時間
かけて、１〜４μｍの深さまで、且つトレンチの底より
深くならないように（例えば１．５μｍかトレンチの深
さ分）打ち込みが行われる。Ｐチャネルデバイスの製造
には、ドーパントがリンである点を除いて同様の方法を
用いる。
【００８２】次いでマスクと、１×１０15〜１×１０16
ｃｍ-2（例えば５×１０15ｃｍ-3）のドーズ量及び６０
〜１５０ｋｅＶ（例えば９０ｋｅＶ）のエネルギーでの
ヒ素イオン注入（Ｐチャネルデバイスの場合はホウ素イ
オン注入）によってＮ＋ソース領域３４を導入する。そ
の後、基板をアニールして、Ｎ＋ソース領域３４を０．
５〜１．０μｍ（通常１．０μｍ）の深さに達するまで
打ち込みを行う。得られた構造は図３２に示されてい
る。
【００８３】図３３に示すように、Ｎ＋ソース領域３８
の形成の後、新たなマスク（図示せず）を形成し、Ｐ−
ボディとの接触のために用いられる浅いＰ＋領域３３Ａ
を、１×１０15〜１×１０16ｃｍ-2（例えば２×１０15
ｃｍ-2）のドーズ量及び３０〜１２０ｋｅＶ（例えば６
０ｋｅＶ）のエネルギーでホウ素注入により導入する。
Ｐ＋領域３３Ａは、アニールプロセスにより０．８〜
２．０μｍ（例えば１．２μｍ）の深さまで打ち込まれ
る。
【００８４】別形態として、浅いＰ＋領域３３ＡをＮ＋
ソース領域／Ｐ＋接点領域及び深いＰ＋領域のための接
触ホールの形成において使用される同じマスクを通して
Ｐ−型ドーパントを注入することにより形成することが
できる。この技術を用いてＰ−型ドーパントのいくつか
をＮ＋ソース領域３４に注入するが、Ｐ−型ドープのレ
ベルはＮ＋ソース領域におけるＮ型イオンの濃度を著し
く損なわない程度のものにする。
【００８５】次いでショットキー金属層４１を堆積す
る。このような金属を、有機金属ＣＶＤ法による被着、
蒸着又はスパッタリングにより設けても良い。例えば、
Ｔｉをスパッタし、次いでアニールすることができる。
この金属を約５００°Ｃの温度でアニールする場合、金
属珪化物、例えばＷ珪化物、Ｐｔ珪化物、又はＴｉ珪化
物を形成する。２００Å〜２μｍの厚みの層を用いるこ
ともできる。ホウ素又はリンの注入は、ショットキー金
属層４１の被着の前後何れかに、ショットキー金属とそ
の下層をなすシリコンとの間のエネルギー隔壁を調節す
るために行う。この目的を達成するために、５×１０11
〜１×１０14ｃｍ-2のドーズ量の注入を行うことができ
るが、１×１０12ｃｍ-2のドーズ量が適切な値である。
【００８６】薄い酸化物層を熱成長させる。次いでＢＰ
ＳＧを構造の表面上に被着する。ＢＰＳＧは、８５０〜
９５０°Ｃ前後まで瞬間的に加熱して滑らかにフローさ
せ、チップの表面形状を平坦化する。接触ホールは、反
応性イオンエッチング又はプラズマエッチングを用いて
酸化物層及びＢＰＳＧ層をエッチングすることにより形
成され、金属層３６を堆積して、ソース領域及びボディ
領域との接触部、深いＰ＋領域、及びショットキー金属
層を接触ホールを通して形成する。金属層３６は、エレ
クトロマイグレーションを防止するべく２％の銅を含
み、且つ点腐食を防止するべく２％のシリコンを含むア
ルミニウムであり得る。金属層３６は０．５〜４μｍ
（例えば２．８μｍ）の厚みであり得る。このようにし
て図６に示すＭＯＳＦＥＴ３０に類似したＭＯＳＦＥＴ
が形成される。
【００８７】図１１に示すようなＡＣＣＵＦＥＴを含む
デバイスを製造するためには、Ｐ−ボディの注入を省略
する。
【００８８】次いでこのチップにＳｉＮ又はＢＰＳＧで
パッシベーションを施し、ボンディングを容易にするた
めにパッドマスクウィンドウをエッチングにより設け
る。
【００８９】図３７〜図４０は、ＭＯＳＦＥＴの様々な
垂直断面におけるドーパント濃度レベルを示したグラフ
である。図３７に示すのはショットキーセル（ダイオー
ドＤ３）におけるＮ型ドーパントの濃度であり、図３８
に示すのはＭＯＳＦＥＴセルの中央領域（ダイオードＤ
１）におけるＰ型及びＮ型ドーパントの濃度であり、図
３９に示すのは、ＭＯＳＦＥＴセルのチャネル領域にお
けるＰ型及びＮ型ドーパントの濃度であり、図４０に示
すのはダイオードセル（ダイオードＤ２）におけるＮ型
及びＰ型ドーパントの濃度である。各図面にはトレンチ
の深さが示されている。様々な層の相対的な深さは、通
常の注入を表すが、他の可能な深さの組み合わせを予め
組んでいることは意図していない。一般に、クランプダ
イオードは、サブレイヤＮｅｐｉ1の中で最も深く延在
するが、他の構造はサブレイヤＮｅｐｉ1の中に延在し
ていない。他の構造は、Ｎｅｐｉ2の内部に局在化され
る。Ｐ−ボディは、トレンチよりも浅いものである必要
があり、Ｎ＋はＰ−ボディより浅いものである。Ｐ＋領
域は、通常Ｎ＋領域より深いが、Ｐ−ボディより浅い。
バリア調節注入部は最も浅い構造である。
【００９０】ダイオードセルのブレークダウンがトレン
チ及びゲート酸化物層から離れた場所で発生するように
し、ダイオードのブレークダウン電圧を調節するために
様々な構造を用いても良い。
【００９１】図４１では、ＭＯＳＦＥＴセル１５０が中
央Ｐ＋拡散領域を含んでおらず、図６におけるＭＯＳＦ
ＥＴセル３５に類似した形状になっている。ダイオード
セル１５２はＰ−ボディ拡散領域１５４を含み、Ｎ型ブ
レークダウン電圧制御領域１５６が、ダイオードセル１
５２の中心部のＰ−ボディ拡散領域のすぐ下に形成され
ている。ブレークダウン電圧制御領域１５６の領域にお
けるＮ−ｅｐｉ層１４のドーパント濃度を高めることに
より、ダイオードセル１５２のブレークダウン電圧をセ
ルの中央部で局所的に低下させ、これによりこの部位で
ブレークダウンが発生するようにする。ブレークダウン
電圧制御領域１５６を、ボディ拡散領域の一部として形
成したり、或いは例えば２×１０13〜２×１０15ｃｍ-2
のドーズ量及び２００ｋｅＶ〜３ＭｅＶ（通常は１．５
ＭｅＶ）のエネルギーで金属接点層１５８を通して注入
を行うことにより形成することもできる。別法として、
Ｎ＋基板１３とＮ−ｅｐｉ層１４との間の接合面からの
上向きの拡散部分を形成することにより、ブレークダウ
ン電圧制御領域１５６を埋込層として形成することがで
きる。例えば、Ｎ＋基板にヒ素がドープしてある場合、
リンを用いて上向き拡散領域を形成することができる。
上向き拡散領域は、Ｐ−ボディ拡散領域１５４に達する
まで延びた形態か、或いはＰ−ボディ拡散領域１５４に
達しない形態で形成することができる。ダイオードセル
１５２の中心部においてＮ−ｅｐｉ層におけるドーパン
トレベルを高めることにより、ダイオードのブレークダ
ウン電圧を低減せしめ、ブレークダウンがドーパントレ
ベルの高められた領域に局所化されるように考慮するこ
とは重要な点である。
【００９２】図４２は、図４１における線Ｂ−Ｂ'で切
った断面におけるドーパント濃度を示すグラフである。
ブレークダウン電圧制御領域１５６のドーパントは破線
で示されている。ブレークダウン電圧制御領域における
ピークドーパント濃度は、例えばＮ−ｅｐｉ層１４にお
けるバックグラウンドのレベルと比較して１０〜１００
％高いものであり得る。セルの中央におけるドーパント
濃度により電流の広がりを改善することができる。
【００９３】図４３に示すのは、従来型の垂直型ＭＯＳ
ＦＥＴセル１６０及びダイオードセル１６２である。ダ
イオードセル１６２は、Ｎ−ｅｐｉ層１４と共にＰＮ接
合部を形成する深い中央Ｐ＋拡散領域１６４を含む。図
２３Ｂには、Ｎ−ｅｐｉ層１４がかなり高濃度でドープ
されていた場合にブレークダウンがどのように発生する
かということ、又ＰＮ接合部が良く確定され（深いＰ＋
拡散領域が熱プロセシングに曝される量が最小限にされ
ていた）、且つかなり小さい曲率半径を有する曲線部分
１６６を含んでいること、及び深いＰ＋拡散領域１６４
の最も深い点がＮ＋基板１３から確実に分離されている
ことが示されている。図４４に示すように、Ｐ＋拡散領
域１６４とＮ−エピタキシャル層１４との間のＰＮ接合
部に逆電圧をかけると、ブレークダウンが主としてＰＮ
接合部の曲線部分１６６において発生し、電流が曲線部
分１６６から径方向外向きに流れる。ブレークダウン電
圧の大きさは、曲線部分１６６の曲率半径に大きく依存
している。曲率半径を小さくする程、ブレークダウン電
圧は低くなる。（Ｓ．Ｍ． Ｓｚｅ，Ｐｈｙｓｉｃｓ
ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ，
Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ
＆ Ｓｏｎｓ （１９８１），ｐ． １０８， Ｆｉ
ｇ．３５参照）。この状況で、深いＰ＋拡散領域１６４
は、ゲート酸化物層に対する充分な保護を与えるため
に、トレンチの下まで延在する必要はない。
【００９４】図４５において、Ｎ−ｅｐｉ層はより低い
濃度でドープされ、深いＰ＋拡散領域１６４は、Ｎ＋基
板１３のかなり近傍まで延在し、Ｐ−ボディ拡散領域と
の間のＰＮ接合部は完全に確定されていない。ここで、
Ｎ−ｅｐｉ層１４と共にＰＩＮダイオードが形成され、
深いＰ＋拡散領域１６４とＮ＋基板１３に挟まれた「真
性層（intrinsic layer）」として作用する。図４５に
示すように、ブレークダウンは主として垂直方向に発生
する。ブレークダウン電圧の大きさはＮ−ｅｐｉ層１４
のドーピング濃度と、深いＰ＋拡散領域１６４とＮ＋基
板１３との間のＮ−ｅｐｉ層１４の幅とに大きく依存し
ている。
【００９５】図４６に示すのは、図４４及び図４５に示
す２つの効果が存在している実施例である。即ち、ブレ
ークダウンが、Ｐ＋拡散領域１６４とＮ−ｅｐｉ層１４
の間のＰＮ接合部の曲率半径の効果からと、深いＰ＋拡
散領域１６４、Ｎ−ｅｐｉ層１４、及びＮ＋基板１３に
よって形成されたＰＩＮダイオードの効果の双方から発
生する。
【００９６】ここに示すように、深いＰ＋拡散領域１６
４とＮ−ｅｐｉ層１４との間のＰＮ接合部の曲率半径を
変えることによって、ブレークダウン電圧を制御するこ
とができる。図４７に示すのは、ダイオードセル１７０
におけるＰ＋拡散領域１７４が、確実にトレンチの底の
上に維持されており、且つダイオードセル１７０におけ
るブレークダウン電圧が、Ｐ＋拡散領域１７４とＮ−ｅ
ｐｉ層１４との間のＰＮ接合部の曲率半径を単に制御す
ることによって許容されるレベルに設定されているよう
な実施例である。
【００９７】図４８の実施例も類似したものであるが、
ここではＮ−ｅｐｉ層１４が薄くなっており、このため
トレンチがＮ−ｅｐｉ層１４に入るまで延在している。
ダイオードセル１７６はＮ−ｅｐｉ層１４の小さな薄片
を含んでいる。ダイオードセル１７６のブレークダウン
電圧の大きさは、深いＰ＋領域１７４とＮ＋基板１３と
の間のＰＮ接合部により設定される。上述のように、こ
のブレークダウン電圧の大きさはゲート酸化物層の厚み
×イオンＭＶ／ｃｍの大きさより小さい電圧に設定され
るべきである。図４９の実施例も類似しているが、深い
Ｐ＋拡散領域１７４へのドライブインプロセスによっ
て、ＭＯＳＦＥＴセル１５０におけるＰ＋ボディ接点領
域１７８が取り除かれている。従って、Ｐ−ボディ領域
は、電荷キャリアが完全に空乏状態となっていなければ
ならず、且つパワーＭＯＳＦＥＴの他の位置において接
触が成されていなければならない。
【００９８】更に別の実施例は図５０に示されている。
ダイオードセル１８０は、ＭＯＳＦＥＴセル１８２にお
けるＮ＋ソース１８６及びＰ＋ボディ接点領域１８７と
して、それぞれ同時に形成されるＮ＋拡散領域１８３及
びＰ＋拡散領域１８４を含んでいる。金属接点層１８５
は、ダイオードセル１８０においてＰ＋拡散領域１８４
のみに接触している。Ｎ＋拡散領域１８３がドレイン電
圧にあることから、Ｎ＋拡散領域１８３とＰ＋拡散領域
１８４との間の接合部により、ＭＯＳＦＥＴセル１８２
のチャネルとパラレルにダイオードが形成される。Ｎ＋
領域１８３とＰ＋領域１８４との間の接合部の特性によ
り、ダイオードセル１８０のブレークダウン電圧が設定
される。別形態として、破線で示すように、Ｐ−ボディ
拡散領域の部分１８８を、ダイオードセル１８２に導入
して、電界の形状を整える助けとすることができる。更
に別の形態では（図示せず）、Ｐ＋領域１８４を、Ｎ＋
領域１８３から離して、Ｐ−ボディ１８８がＮ＋領域１
８３とＰ＋領域１８４の間に挟まれてダイオードセル１
８０にＰＩＮダイオードを形成するようにすることがで
きる。
【００９９】図５１の実施例では、ＭＯＳＦＥＴセル１
９２においてＮ＋ソース領域１９３を形成するドーパン
トが、ダイオードセル１９０におけるｅｐｉ層１４の上
側表面全体に渡って延在できるようになっているが、Ｍ
ＯＳＦＥＴ１９２のＮ＋ソース領域１９３は、ダイオー
ドセル１９０においてＮ＋領域１９５に電気的に接続さ
れていない。Ｐ−ボディ領域１９１Ａ及びＰ＋ボディ接
点領域１９４Ａは、ダイオードセル１９０におけるＮ＋
領域１９５の下層を成している。金属接点層１９６は、
ダイオードセル１９０と接触していない。図５２の平面
図には、Ｐ−ボディ領域１９１Ａ及びＰ＋領域１９４Ａ
が図５１に示す部分から離れた３次元的な位置において
Ｐ−ボディ領域１９１Ｂ及びＰ＋領域１９４Ｂとどのよ
うに接続されているかが示されている。Ｐ＋領域１９４
Ｂは、表面に向かって上向きに延在し、金属層１９６
（図示せず）と接続し、ＭＯＳＦＥＴセル１９２におけ
るＰ＋領域１９４とＰ−ボディ領域１９１との電気的な
接続を成している。従って、図５１及び図５２の実施例
では、ダイオードセル１９０内部のＮ＋領域１９５がド
レイン電圧となっており、ブレークダウンは、トレンチ
の側壁から離れたＮ＋領域１９５とＰ＋領域１９４との
間で発生する。
【０１００】図５０〜図５２の実施例では、ＭＯＳＦＥ
Ｔセル（それぞれ１８２及び１９２）において形成され
た不純物領域を用いて、ダイオードセル（それぞれ１８
０及び１９０）におけるダイオードを構成する領域を形
成している。従って追加の注入工程は不要である。しか
し、実施例によっては、ダイオードセルの領域を形成す
るために別の注入ステップを利用する必要がある場合も
ある。図５０において、Ｎ−ｅｐｉ層１４の表面の、Ｎ
＋領域１８３とＰ＋領域１８４との間にツェナダイオー
ドが形成されている。図５１においては、ダイオードセ
ル１９０内に埋め込み型ツェナダイオードが形成されて
いる。この構成は、埋め込み型ツェナダイオードブレー
クダウン電圧が表面に形成されたツェナダイオードより
より安定である傾向があることから有利であり得る。当
実施例において、ブレークダウンはトレンチの側壁から
離れた場所で発生する。
【０１０１】図５３〜図５５、図５６〜図５９、及び図
６０には、本発明によるＭＯＳＦＥＴのいくつかの応用
例が示されている。
【０１０２】図５３に示すのは、ＶCCとアースとの間に
接続された半ブリッジ２７０及び２８０を含むモータ駆
動回路２６０の回路図である。半ブリッジ２７０は、高
電位側ＰＭＯＳ２７２と低電位側ＮＭＯＳ２７４を含ん
でいる。半ブリッジ２８０は、高電位側ＰＭＯＳ２８２
と低電位側ＮＭＯＳ２８４を含んでいる。プッシュプル
出力電圧は、ＰＭＯＳ及びＮＭＯＳトランジスタの共通
の接合部においてモータＭに供給される。
【０１０３】半ブリッジ２７０及び２８０のそれぞれは
３つの状態を有する。即ち、低電位側のＮＭＯＳがオン
状態にされ、高電位側のＰＭＯＳがオフ状態となってい
る低状態と、高電位側のＰＭＯＳがオン状態であり、低
電位側のＮＭＯＳがオフ状態となっている高状態、及び
高電位側及び低電位側のトランジスタの双方がオフ状態
となっており、低状態と高状態との間のブレークビフォ
アメーク（break-before-make）（ＢＢＭ）時間におい
て発生する第３状態の３つである。ＢＢＭ時間は、高電
位側と低電位側のトランジスタの双方が同時にオン状態
となり、ＶCC電圧がアースにショートされることが起こ
り得る電流ショート状態を防止するために必要である。
ＢＢＭ時間の間、モータＭのような誘導性負荷が、高電
位側電源レールＶCCより高いレベルまでＶOUTを高め、
その結果高電位側トランジスタにおける真性ＰＮダイオ
ードがオン状態となる。この状態は一方のトランジスタ
がオン状態となるまで継続する。
【０１０４】ＶOUT及び高電位側トランジスタにおける
ダイオードを流れる電流（ＩDIODE）は、それぞれ図５
４及び図５５に示されている。破線で示すように、Ｖ
OUTは、従来のＭＯＳＦＥＴにおけるＶCCよりずっと高
くなるが、本発明に従ってショットキーダイオードが真
性ＰＮダイオードとパラレルに接続されていれば、この
オーバーシュートは制限される。高状態から低状態への
移行において発生するＢＢＭ時間においては、ＶOUTが
急速に低下し（ｄＶ／ｄｔが大きい）、高電位側トラン
ジスタの内部のダイオードを流れる電流の大きな電流オ
ーバーシュートが発生する。これがリンギングやノイズ
の原因となることがある。しかし、ショットキーダイオ
ードが高電位側トランジスタに含められている場合、電
圧オーバーシュート及びｄＶ／ｄｔが低減し、発生する
ノイズの量も減ることになる。
【０１０５】同様に、図５６に示す同期式バックコンバ
ータ（buck converter）２７０においては、低電位側Ｎ
ＭＯＳトランジスタ２７２が、高電位側ＰＭＯＳトラン
ジスタ２７４がオフ状態にあるとき、即ちコイル２７６
が、トランジスタ２７２のドレインを設置電位以下にし
ているときは常に、同期式整流器として第３象限内で動
作する。図に示すようにショットキーダイオードを含む
トランジスタ２７２を用いることにより、トランジスタ
２７２における電圧降下が、ショットキークランプダイ
オードを備えていないランジスタにおける電圧降下と比
較してほぼ１．５倍低減する。この結果、スイッチング
移行時に発生するノイズが減り、バックコンバータの全
体の効率が改善される。
【０１０６】図５７〜図５９には、このことがどのよう
に発生するかが示されている。図５７には、トランジス
タ２７４を流れる電流ＩPMOSが、トランジスタがオン状
態にあるとき急速に上昇する様子が示されている。図５
８には、トランジスタ２７２を流れる電流ＩNMOSが、Ｂ
ＢＭ時間においてゼロ以下に落ち（第３象限）、ＰＭＯ
Ｓトランジスタ２７４がオン状態にあるときオーバーシ
ュートする様子が示されている。図５９にはＶOUTが示
されている。図５８及び図５９における破線は、ショッ
トキーダイオードを含まない従来のＮＭＯＳトランジス
タでトランジスタ２７２を置き換えた場合の結果が示さ
れている。電流オーバーシュートは大きくなり（図５
８）及びリンギングが発生している（図５９）。
【０１０７】ショットキーダイオードにおける電圧降下
が小さくなること及びトランジスタが第３象限で動作し
ている際に電力損失が低くなることのインパクトは、シ
ョットキーダイオードがより長い時間、或いは無期限に
導電状態になければならないようなシステムにおいてよ
りはっきりとしてくる。このような構成の１つが、図６
０の多重電池式電源回路２８０において示されている。
この回路では、各電池Ｂ１及びＢ２が、一対の逆並列接
続（back-to-back）トランジスタを通して主電源バスに
接続されている。従って、トランジスタ２８２及び２８
４は、電池Ｂ１用の電池オフスイッチ（ＢＤＳ）を形成
し、トランジスタ２８６及び２８８は電池Ｂ２用のＢＤ
Ｓを形成している。トランジスタ２８２及び２８６は、
ショットキーダイオードを含む。通常のフルパワーモー
ドでは、ＢＤＳ内の両トランジスタが同時にオン状態に
されて、ＢＤＳにおける電力損失を最小限にする。誤り
状態の間、例えばシステムに電力を供給するのに用いら
れるバッテリーが除去されている場合、スイッチ２８４
と２８８のみがオン状態にされ、従って電流はトランジ
スタ２８２及び２８６のチャネルを通して流れない。ト
ランジスタ２８２及び２８６のそれぞれにショットキー
ダイオードが含められていることにより、特定のＭＯＳ
ＦＥＴがオン状態にされ得るまで、誤り状態における電
力損失が小さくなる。
【０１０８】上述の実施例は本発明の例示のためのもの
であり、本発明の範囲の限定を意図したものではない。
例えば、上述の全ての実施例は、Ｐチャネルデバイス又
はＮチャネルデバイスの何れかを含み得るものとして理
解されたい。本発明の精神に基づく他の様々な実施例
は、当業者には明らかであろう。
【０１０９】
【発明の効果】従って本発明によれば、第１象限で動作
するときには、明確に決まった電圧で、しかもトレンチ
から離れた位置でブレークダウンし、かつ第３象限で動
作するときには、最小限の電圧降下と電荷蓄積特性を示
すＭＯＳＦＥＴを提供することができる。
【図面の簡単な説明】
【図１】トレンチの角部で電界を減少させるために深い
中央拡散部を含む従来のトレンチゲート形ＭＯＳＦＥＴ
の断面図である。
【図２】他の同様なＭＯＳＦＥＴセルを含む格子におけ
るＡのＭＯＳＦＥＴセルの平面図である。
【図３】深い中央拡散部がなく、トレンチが基板内に延
在する、従来のトレンチゲート形ＭＯＳＦＥＴの断面図
である。
【図４】図３のＭＯＳＦＥＴに対する等価回路図であ
る。
【図５】ダイオード内の電荷蓄積を減少させることによ
り、逆方向電流のピーク及び期間が如何に減少するかを
示すグラフである。
【図６】Ｎ−チャネルＭＯＳＦＥＴセル、ダイオードセ
ル並びにショットキーセルを含む本発明の第１の実施例
の断面図である。
【図７】図４に示す実施例の等価回路図である。
【図８】ダイオードセル及びショットキーセルの動作を
示すグラフである。
【図９】ダイオードセル及びショットキーセルそれぞれ
の電流／電圧特性を示すグラフである。
【図１０】ショットキーセルの別の実施例の断面図であ
る。
【図１１】蓄積（accumulation）モードＭＯＳＦＥＴ
（ＡＣＣＵＦＥＴ）を含むＭＯＳＦＥＴの別の実施例の
断面図である。
【図１２】狭く、完全に空乏したトレンチ形ＭＯＳＦＥ
Ｔを含み、その中でトレンチが強くドープした埋込層内
に延在する、別の実施例の断面図である。
【図１３】トレンチが基板内に延在する別の実施例の断
面図である。
【図１４】図１３の実施例に対する等価回路図である。
【図１５】本発明による方形セルＭＯＳＦＥＴの平面図
である。
【図１６】図１５の一部の拡大図である。
【図１７】本発明による帯状セルＭＯＳＦＥＴの平面図
である。
【図１８】トレンチが強くドープした基板内に延在する
実施例の断面図である。
【図１９】トレンチが強くドープした基板内に延在する
実施例の断面図である。
【図２０】トレンチが強くドープした基板内に延在する
実施例の断面図である。
【図２１】トレンチが強くドープした基板内に延在する
実施例の断面図である。
【図２２】幅広の保護セルを含む第６の実施例の断面図
である。
【図２３】図２２の実施例の平面図である。
【図２４】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図２５】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図２６】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図２７】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図２８】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図２９】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図３０】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図３１】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図３２】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図３３】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図３４】図４に示すタイプのＭＯＳＦＥＴの製造プロ
セスの過程を示す図である。
【図３５】図２４−３４に示すプロセスを簡単に示す流
れ図である。
【図３６】図２４−３４に示すプロセスを簡単に示す流
れ図である。
【図３７】ＭＯＳＦＥＴの種々の断面でのドーパント濃
度を示すグラフである。
【図３８】ＭＯＳＦＥＴの種々の断面でのドーパント濃
度を示すグラフである。
【図３９】ＭＯＳＦＥＴの種々の断面でのドーパント濃
度を示すグラフである。
【図４０】ＭＯＳＦＥＴの種々の断面でのドーパント濃
度を示すグラフである。
【図４１】ｅｐｉ層のドーパント濃度より高い濃度を有
するブレークダウン電圧制御領域がダイオードセル内に
打込まれた、第７の実施例を示す図である。
【図４２】図４１の実施例のおけるドーパント濃度を示
すグラフである。
【図４３】ダイオードセルがｅｐｉ層内に背景ドーピン
グを有する曲線状接合部を形成する深い拡散部を含む実
施例を示す図である。
【図４４】深い拡散部の曲面及び深い拡散部と基板の近
接により、如何にダイオードセルのブレークダウン電圧
を制御できるかを示す図である。
【図４５】深い拡散部の曲面及び深い拡散部と基板の近
接により、如何にダイオードセルのブレークダウン電圧
を制御できるかを示す図である。
【図４６】深い拡散部の曲面及び深い拡散部と基板の近
接により、如何にダイオードセルのブレークダウン電圧
を制御できるかを示す図である。
【図４７】ダイオードセルの拡散部が、ＭＯＳＦＥＴの
トレンチゲートの底部の上にある高さで維持されている
実施例を示す図である。
【図４８】ゲートトレンチが基板内に延在することを除
いて図４７に示す実施例と同様の実施例を示す図であ
る。
【図４９】ＭＯＳＦＥＴセルのボディ領域がｅｐｉ層の
表面に到達していないことを除いて図４８に示す実施例
と同様の実施例を示す図である。
【図５０】ダイオードセルがｅｐｉ層の表面付近にツェ
ナーダイオードを含む実施例を示す図である。
【図５１】ダイオードセルが埋込ツェナーダイオードを
含む実施例を示す図である。
【図５２】図５１に示す実施例の平面図である。
【図５３】本発明によるＭＯＳＦＥＴを含むパルス幅変
調（ＰＷＭ）モータ駆動の回路図である。
【図５４】図５３のＰＷＭモータ駆動回路の動作を示す
出力電圧及びダイオード電流のグラフである。
【図５５】図５３のＰＷＭモータ駆動回路の動作を示す
出力電圧及びダイオード電流のグラフである。
【図５６】本発明によるＭＯＳＦＥＴを含む同期式バッ
クコンバータの回路図である。
【図５７】図５６の同期式バックコンバータの動作を示
す、ＮＭＯＳ及びＰＭＯＳを通る電流並びに出力電圧を
示すグラフである。
【図５８】図５６の同期式バックコンバータの動作を示
す、ＮＭＯＳ及びＰＭＯＳを通る電流並びに出力電圧を
示すグラフである。
【図５９】図５６の同期式バックコンバータの動作を示
す、ＮＭＯＳ及びＰＭＯＳを通る電流並びに出力電圧を
示すグラフである。
【図６０】本発明による１対のＭＯＳＦＥＴを含む多重
電池式電源回路の回路図である。
【符号の説明】
１０ ＭＯＳＦＥＴセル １１ トレンチゲート １２ Ｎ＋ソース領域 １３ Ｎ＋基板（ドレイン） １４ Ｎ−エピタキシャル層 １５ 深い中央Ｐ＋拡散部 １７ チャネル ２０ ＭＯＳＦＥＴ ２１ ゲートトレンチ ２１Ａ ゲート酸化物層 ２１Ｃ ゲートトレンチ角部 ２２ Ｐ−ボディ領域 ３０ ＭＯＳＦＥＴ ３１ ゲート ３１Ａ〜３１Ｆ ゲート内部分 ３２ トレンチ ３２Ａ ゲート酸化物層 ３３ Ｐ−ボディ領域 ３３Ａ 浅いＰ＋接点領域 ３４ Ｎ＋ソース領域 ３５ ＭＯＳＦＥＴセル ３６ 金属層 ３７ ダイオードセル ３８ 深い保護Ｐ＋拡散部 ３９ ＰＮ接合 ４０ ショットキーセル ４１ ショットキー金属層 ４２ 整流用接合部 ４３ メサ部 ４４ ショットキーセル ４５ ダイオードセル ５０ 蓄積モード電界効果トランジスタ ５１ ＦＥＴセル ５２ Ｎ＋ソース領域 ５３ メサ部 ５４Ａ，５４Ｂ トレンチゲート ５５ ＭＯＳＦＥＴ ５６ Ｎ＋埋込層 ５７，５８ ＭＯＳＦＥＴセル ６０ ＭＯＳＦＥＴ ６１ ＭＯＳＦＥＴセル ６２ 隣接セル ６３ トレンチ ６４ 保護Ｐ＋拡散部 ６５ ゲート ８０ ＭＯＳＦＥＴ ８１，８２，８３ セル ８４ ショットキーセル ８５ ダイオードセル ８６ Ｐ＋領域 ８７ Ｐ＋接点領域 ８８ Ｎ＋ソース領域 ８９，９０ 接触ホール ９１ ゲート ９２ ＭＯＳＦＥＴ ９３ ＭＯＳＦＥＴセル ９４ ダイオードセル １００ ＭＯＳＦＥＴ １０１ ＭＯＳＦＥＴセル １１０ ＭＯＳＦＥＴ １１１ ＭＯＳＦＥＴセル １１２ ダイオードセル １２０ ＭＯＳＦＥＴ １２１ セル １３０ ＭＯＳＦＥＴ １３１ 幅広いセル １３２ 深いＰ＋領域 １３３ Ｎ＋ソース領域 １４０ 酸化物層 １４２ 厚い酸化物層 １４３ 薄い酸化物層 １５０ ＭＯＳＦＥＴセル １５２ ダイオードセル １５４ Ｐ−ボディ拡散領域 １５６ Ｎ型ブレークダウン電圧制御領域 １５８ 金属接点層 １６０ 垂直型ＭＯＳＦＥＴセル １６２ ダイオードセル １６４ 深い中央Ｐ＋拡散領域 １６６ 曲線部分 １７０ ダイオードセル １７４ Ｐ＋拡散領域 １７６ ダイオードセル １８０ ダイオードセル １８２ ＭＯＳＦＥＴセル １８３ Ｎ＋拡散領域 １８４ Ｐ＋拡散領域 １８５ 金属接点層 １８６ Ｎ＋ソース １８７ Ｐ＋ボディ接点領域 １８８ Ｐ−ボディ拡散領域 １９０ ダイオードセル １９１Ａ Ｐ−ボディ領域 １９１Ｂ Ｐ−ボディ領域 １９２ ＭＯＳＦＥＴセル １９３ Ｎ＋ソース領域 １９４Ａ ボディ接点領域 １９４Ｂ Ｐ＋領域 １９５ Ｎ＋領域 １９６ 金属接点層 ２６０ モータ駆動回路 ２７０，２８０ 半ブリッジ ２７２ 高電位側ＰＭＯＳ ２７４ 低電位側ＮＭＯＳ ２７６ コイル ２８０ 多重式電源回路 ２８２ 高電位側ＰＭＯＳ ２８４ 低電位側ＮＭＯＳ ２８６ トランジスタ ２８８ トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図４】
【図７】
【図１４】
【図３】
【図５】
【図８】
【図１０】
【図１３】
【図１５】
【図６】
【図９】
【図１６】
【図２４】
【図４１】
【図４４】
【図１１】
【図１２】
【図２５】
【図２８】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２６】
【図２２】
【図２３】
【図２７】
【図２９】
【図４８】
【図４９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３７】
【図３８】
【図３９】
【図３５】
【図４０】
【図４５】
【図３６】
【図５７】
【図５８】
【図４２】
【図４３】
【図４６】
【図４７】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５９】
【図５５】
【図５６】
【図６０】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイン・グラボウスキー アメリカ合衆国カリフォルニア州94024・ ロスアルトス・ミラバルアベニュー 1390 (72)発明者 モハメッド・ダーウィッシュ アメリカ合衆国カリフォルニア州95008・ キャンベル・リーガスドライブ 675 (72)発明者 ジャック・コレック アメリカ合衆国カリフォルニア州95120・ サンノゼ・スカイファームドライブ 6569

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、 前記半導体チップの上側表面から延在する溝形状部分で
    あるトレンチであって、前記トレンチの壁部が誘電体材
    料で満たされており、前記トレンチ内部にゲートが配設
    されている、該トレンチと、 前記上側表面に隣接して配設された第１導電型のソース
    領域と、 前記ソース領域に隣接して配設され、前記トレンチの壁
    に隣接するチャネル領域を含む、前記第１導電型と逆の
    第２導電型のボディ領域と、 前記ボディ領域に隣接する前記第１導電型のドレイン領
    域と、 前記半導体チップ上に被着され、前記半導体チップと整
    流用接合部を形成しており、前記ソース領域に電気的に
    接続された金属層を含むショットキーダイオードとを有
    することを特徴とするトレンチゲート型ＭＯＳＦＥＴ。
  2. 【請求項２】 前記接合部が、前記金属層と前記ドレ
    イン領域との間に形成されることを特徴とする請求項１
    に記載のトレンチゲート型ＭＯＳＦＥＴ。
  3. 【請求項３】 前記金属層が、チタン、タングステン
    及びプラチナ及びチタンの珪化物、タングステン及びプ
    ラチナから成るグループから選択された材料を含むこと
    を特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥ
    Ｔ。
  4. 【請求項４】 前記第１導電型が、Ｎであり、前記第
    ２導電型がＰであることを特徴とする請求項１に記載の
    トレンチゲート型ＭＯＳＦＥＴ。
  5. 【請求項５】 前記上側表面から延在し、前記ドレイ
    ン領域とＰＮ接合部を形成する、前記金属層及び前記ソ
    ース領域に電気的に接続された拡散部を更に有すること
    を特徴とする請求項１に記載のトレンチゲート型ＭＯＳ
    ＦＥＴ。
  6. 【請求項６】 前記半導体チップが、基板及び前記基
    板の表面上に形成されたエピタキシャル層を有すること
    を特徴とする請求項５に記載のトレンチゲート型ＭＯＳ
    ＦＥＴ。
  7. 【請求項７】 前記トレンチが前記エピタキシャル層
    のみにまで延在し、前記基板には達していないことを特
    徴とする請求項６に記載のトレンチゲート型ＭＯＳＦＥ
    Ｔ。
  8. 【請求項８】 前記エピタキシャル層が第１及び第２
    サブレイヤを含み、前記第２サブレイヤが前記第１サブ
    レイヤの上層を成し、前記第１サブレイヤが前記第２サ
    ブレイヤより高い前記第１導電型のドーパント濃度を有
    することを特徴とする請求項６に記載のトレンチゲート
    型ＭＯＳＦＥＴ。
  9. 【請求項９】 前記トレンチが前記第２サブレイヤの
    みに延在していることを特徴とする請求項８に記載のト
    レンチゲート型ＭＯＳＦＥＴ。
  10. 【請求項１０】 前記拡散部が前記第１サブレイヤに
    達するまで延在していることを特徴とする請求項９に記
    載のトレンチゲート型ＭＯＳＦＥＴ。
  11. 【請求項１１】 前記第１サブレイヤの前記ドーパン
    ト濃度が、前記拡散部と前記第１サブレイヤとの間のＰ
    Ｎ接合部が、前記ボディ領域と前記第２サブレイヤとの
    間のＰＮ接合部よりも低いブレークダウン電圧を有する
    ように設定されていることを特徴とする請求項１０に記
    載のトレンチゲート型ＭＯＳＦＥＴ。
  12. 【請求項１２】 前記エピタキシャル層が、前記第１
    導電型の注入された埋込層を有し、前記埋込層が、その
    ドーパント濃度が前記エピタキシャル層の残りの部分よ
    りも高く、前記埋込層が前記基板に達するまで延び、前
    記トレンチが前記注入された埋込層まで延びていること
    を特徴とする請求項６に記載のトレンチゲート型ＭＯＳ
    ＦＥＴ。
  13. 【請求項１３】 前記トレンチが複数のセルを確定し
    ており、前記ソース領域及び前記ボディ領域が、ＭＯＳ
    ＦＥＴセル内に配置されており、前記ショットキーダイ
    オードがショットキーセル内に配置されていることを特
    徴とする請求項１に記載のトレンチゲート型ＭＯＳＦＥ
    Ｔ。
  14. 【請求項１４】 前記上側表面から延在し、前記ドレ
    イン領域とＰＮ接合部を形成している拡散部を、ダイオ
    ードセル内に有し、前記拡散部が前記金属層及び前記ソ
    ース領域に電気的に接続されていることを特徴とする請
    求項１３に記載のトレンチゲート型ＭＯＳＦＥＴ。
  15. 【請求項１５】 複数の前記ＭＯＳＦＥＴセル、前記
    ショットキーセル、及び前記ダイオードセルを有し、前
    記ショットキーセルが前記セルの配列の中で規則的な間
    隔で配設されていることを特徴とする請求項１４に記載
    のトレンチゲート型ＭＯＳＦＥＴ。
  16. 【請求項１６】 複数の前記ＭＯＳＦＥＴセル、前記
    ショットキーセル及び前記ダイオードセルを有し、前記
    ダイオードセルが前記セルの配列の中で規則的な間隔で
    配設されていることを特徴とする請求項１４に記載のト
    レンチゲート型ＭＯＳＦＥＴ。
  17. 【請求項１７】 半導体チップと、 前記半導体チップの上側表面から延在する溝形状部分で
    あるトレンチであって、前記トレンチの壁部が誘電体材
    料で満たされており、前記トレンチ内部にゲートが配設
    され、複数のセルを形成するパターンをなすようにパタ
    ーニングされている、該トレンチと、 メサ型の第１導電型の半導体材料を含むＡＣＣＵＦＥＴ
    セルであって、前記メサの幅は設定されており、前記Ａ
    ＣＣＵＦＥＴセルに隣接するゲートが、前記ＡＣＣＵＦ
    ＥＴセルの前記半導体材料が標準的に空乏化されるよう
    に不純物をドープされている、該ＡＣＣＵＦＥＴセル
    と、 前記半導体チップ上に被着され、前記半導体チップと整
    流用接合部を形成しており、前記メサに電気的に接続さ
    れた金属層を含むショットキーダイオードとを有するこ
    とを特徴とする蓄積モード型ＭＯＳＦＥＴ。
  18. 【請求項１８】 前記金属層がチタン、タングステン
    及びプラチナ及びチタンの珪化物、タングステン及びプ
    ラチナからなるグループから選択された材料を含むこと
    を特徴とする請求項１７に記載の蓄積モードＭＯＳＦＥ
    Ｔ。
  19. 【請求項１９】 前記上側表面から延在し、前記第１
    導電型の領域とＰＮ接合部を形成している前記第２導電
    型の拡散部を更に有し、前記拡散部が前記金属層及び前
    記メサに電気的に接続されていることを特徴とする請求
    項１７に記載の蓄積モード型ＭＯＳＦＥＴ。
  20. 【請求項２０】 前記第１導電型がＮであり、前記第
    ２導電型がＰであることを特徴とする請求項１９に記載
    の蓄積モード型ＭＯＳＦＥＴ。
  21. 【請求項２１】 前記半導体チップが基板と前記基板
    の表面上に形成されたエピタキシャル層とを含むことを
    特徴とする請求項１７に記載の蓄積モード型ＭＯＳＦＥ
    Ｔ。
  22. 【請求項２２】 前記トレンチが前記エピタキシャル
    層内のみで延在しており、前記基板内には達していない
    ことを特徴とする請求項２１に記載の蓄積モード型ＭＯ
    ＳＦＥＴ。
  23. 【請求項２３】 前記エピタキシャル層が第１サブレ
    イヤ及び第２サブレイヤを含み、前記第２サブレイヤが
    前記第１サブレイヤの上に配置され、前記第１サブレイ
    ヤが前記第２サブレイヤより高い第１導電型のドーパン
    ト濃度を有することを特徴とする請求項２２に記載の蓄
    積モード型ＭＯＳＦＥＴ。
  24. 【請求項２４】 前記トレンチが前記第２サブレイヤ
    の中でのみ延在していることを特徴とする請求項２３に
    記載の蓄積モード型ＭＯＳＦＥＴ。
  25. 【請求項２５】 前記拡散部が前記第１サブレイヤに
    達するまで延在していることを特徴とする請求項２４に
    記載の蓄積モード型ＭＯＳＦＥＴ。
  26. 【請求項２６】 高電位及び低電位電圧供給レールの
    間に直接に接続された高電位側ＭＯＳＦＥＴ及び低電位
    側ＭＯＳＦＥＴと、前記高電位側ＭＯＳＦＥＴと前記低
    電位側ＭＯＳＦＥＴとの間の共通接点に設けられた出力
    端子とを有するモータ駆動回路であって、 前記ＭＯＳＦＥＴの少なくとも一方が、 半導体チップ上に設けられており、かつ、 前記半導体チップの上側表面から延在する溝形状部分で
    あるトレンチであって、前記トレンチの壁部が誘電体材
    料で満たされており、前記トレンチ内部にゲートが配設
    されている、該トレンチと、 前記上側表面に隣接して配設された第１導電型のソース
    領域と、 前記ソース領域に隣接して配設され、前記トレンチの壁
    に隣接するチャネル領域を含む、前記第１導電型と逆の
    第２導電型のボディ領域と、 前記ボディ領域に隣接する前記第１導電型のドレイン領
    域と、 前記半導体チップ上に被着され、前記半導体チップと整
    流性接合部を形成しており、前記ソース領域に電気的に
    接続された金属層を含むショットキーダイオードとを有
    することを特徴とするモータ駆動回路。
  27. 【請求項２７】 前記ＭＯＳＦＥＴのそれぞれがショ
    ットキーダイオードを含むことを特徴とする請求項２６
    に記載のモータ駆動回路。
  28. 【請求項２８】 前記高電位側ＭＯＳＦＥＴがＰチャ
    ネルＭＯＳＦＥＴであり、前記低電位側ＭＯＳＦＥＴが
    ＮチャネルＭＯＳＦＥＴであることを特徴とする請求項
    ２７に記載のモータ駆動回路。
  29. 【請求項２９】 高電位及び低電位電圧供給レールの
    間に直接に接続された高電位側ＭＯＳＦＥＴ及び低電位
    側ＭＯＳＦＥＴと、 前記高電位側ＭＯＳＦＥＴと前記低電位側ＭＯＳＦＥＴ
    との間の共通接点に接続されたコイル及びコンデンサの
    組み合せと、 前記コンデンサに接続された出力端子とを有するバック
    コンバータ（buck converter）であって、 前記ＭＯＳＦＥＴの少なくとも一方が、 半導体チップ上に設けられており、かつ、 前記半導体チップの上側表面から延在する溝形状部分で
    あるトレンチであって、前記トレンチの壁部が誘電体材
    料で満たされており、前記トレンチ内部にゲートが配設
    されている、該トレンチと、 前記上側表面に隣接して配設された第１導電型のソース
    領域と、 前記ソース領域に隣接して配設され、前記トレンチの壁
    に隣接するチャネル領域を含む、前記第１導電型と逆の
    第２導電型のボディ領域と、 前記ボディ領域に隣接する前記第１導電型のドレイン領
    域と、 前記半導体チップ上に被着され、前記半導体チップと整
    流用接合部を形成しており、前記ソース領域に電気的に
    接続された金属層を含むショットキーダイオードとを有
    することを特徴とするバックコンバータ。
  30. 【請求項３０】 前記キャパシタに接続されたフィー
    ドバック回路を更に有し、且つパルス幅変調ユニット
    を、前記ＭＯＳＦＥＴのそれぞれのゲートに接続された
    前記パルス幅変調ユニットの出力端子を有することを特
    徴とする請求項２９に記載のバックコンバータ。
  31. 【請求項３１】 それぞれＭＯＳＦＥＴに接続された
    少なくとも２個の電池を有する多重電池式電源回路であ
    って、 前記ＭＯＳＦＥＴが、 半導体チップ上に設けられており、かつ、 前記半導体チップの上側表面から延在する溝形状部分で
    あるトレンチであって、前記トレンチの壁部が誘電体材
    料で満たされており、前記トレンチ内部にゲートが配設
    されている、該トレンチと、 前記上側表面に隣接して配設された第１導電型のソース
    領域と、 前記ソース領域に隣接して配設され、前記トレンチの壁
    に隣接するチャネル領域を含む、前記第１導電型と逆の
    第２導電型のボディ領域と、 前記ボディ領域に隣接する前記第１導電型のドレイン領
    域と、 前記半導体チップ上に被着され、前記半導体チップと整
    流性接合部を形成しており、前記ソース領域に電気的に
    接続された金属層を含むショットキーダイオードとを有
    することを特徴とする多重電池式電源回路。
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