TW289156B - Semiconductor device and process thereof - Google Patents

Semiconductor device and process thereof Download PDF

Info

Publication number
TW289156B
TW289156B TW084113477A TW84113477A TW289156B TW 289156 B TW289156 B TW 289156B TW 084113477 A TW084113477 A TW 084113477A TW 84113477 A TW84113477 A TW 84113477A TW 289156 B TW289156 B TW 289156B
Authority
TW
Taiwan
Prior art keywords
region
area
impurity
semiconductor
domain
Prior art date
Application number
TW084113477A
Other languages
English (en)
Inventor
Tadaharu Minato
Mana Harada
Katsumitsu Nakamura
Tetsuo Takahashi
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW289156B publication Critical patent/TW289156B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
    • H01L29/66378—Thyristors structurally associated with another device, e.g. built-in diode the other device being a controlling field-effect device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thyristors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)

Description

289156 A7 B7 五、發明説明（i ) [發明所屬之技術領域] 本發明有關於具有自行消弧功能之縱型之電力用半導體 裝置及其製造方法。 [習知之技術] 首先說明習知之半導體裝置。 圖97是剖面圖•用來概略的表示第1 中之半導體 裝置之構造。參照圖9 7，第1習知例是具有S I T h ( S t a t i c Induction Thyristor)之實例。該 SITh包含有 pin二極體 部，p型閘極區域3 0 7 I閘極電極層3 0 9，陰極電極3 1 1，和 陽極電極313。 P i η二極體部由p +陽極區域3 0 1，η _區域3 0 3和陰極區 域（η +射極區域）3 0 5之積層構造所形成。p型閘極區域3 0 7 肜成在η -區域3 0 3内。閘極電極3 0 9連接在ρ型閘極區域 3 0 7。陰極電極3 1 1電連接在陰極區域3 0 5，陽極電極3 1 3電 連接在Ρ +陽極區域301。 經濟部中央標準局員工消f合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 上述之SIThM施加在閘極電極309之閛極電懕為正，可 Μ實琨主電流導通狀態。這時之電流從P +陽極區域3 0 1經 由Pin二極體流向陰極區域305側。 圓9 8是剖面圖，用來概略的表示第2習知例之半導體裝 --* I—"―Sw, 一 置之構造。參照圖9 8，第2習知例是G T 0 ( G a t e T u r η 0 f f ) 閘流體之實例。該G T 0閘流體具有p +陽極區域3 5 1，n —區 域353，p基極區域355，陰極區域357，閘極電極359，陰 極電極361，和陽極電極363。 P +陽極區域351，η —區域353，p基極區域355，和陰極 本紙張尺度適用中國國家標率（CNS ) Α4规格（210Χ 297公麓) _ , _ A7 289156 137 五、發明説明（2 ) (請先閱讀背面之注意事項再填寫本S ) 區域3 5 7順序的積層。在p型基極區域3 5 5電連接有閘極電 極359。另外，陰極電極361電連接到陰極區域357 •陽極 電極3 6 3電連接到p +陽極區域3 5 1。 該G T 0閘流體亦可以Μ閘極電魈為正用來實琨主電流導 ---—------------- 通狀態。當閘極電壓為正時|電流從Ρ +集極區域3 5 1經由 ρηρη二極體流向陰極區域357側。 上述之第1和第2習知例雙方，均利用對閘極電極施加負 電壓用Μ實琨主電流遮斷狀態。當對閘極電極30 9，3 5 9施 加負電壓時，殘留在元件内之少數載子（電洞）從極 3 0 9，3 5 9中被引出。利用這植方式使主電流被遮斷。 —— ------- ·—* ___________ 圖9 9是剖面圖，用來概略的表示第3習知例之半導體裝 -------------- 置之構造。參照圖99，第3習知例是溝道IGBT ( Insu lated Gate Bipolar Transistor)之實例。該溝道 IGBT 具有 p + 集極區域101，n +媛衝區域10 3，區域105，p型基極區 域1 0 7，η +射極區域1 0 9，p +接觸區域1 11 *閘極氧化_ 1 1 5，閘極電極層1 1 7，陰極電極（射極）1 1 2，和陽極電極（ 集極）123。 經濟部中央標準局員工消費合作社印製 在Ρ +集極區域1 0 1上，經由η +緩衡區域1 0 3形成有η — 區域1 0 5。在η -區域1 0 5上，經由ρ型基極區域1 0 7形成有 互相鄰接之η +射極區域1 0 9和ρ +接觸區域1 1 1。茌形成有 該η +射極區域1 0 9之表面，設有溝4 1 3。 該溝4 1 3貫穿η +射極區域1 0 9和ρ型基極區域1 0 7後到達η 一 區域105。溝413之從表面起之深度Τρ為3〜5" «1。 沿著該溝4 1 3之內壁面形成有閘極氧化膜1 1 5。閘極電極 本紙張尺度適用中國國家標隼（CNS ) Λ‘1规格（2丨0'〆297公釐） _ R _ 289156 Α7 Β7 五、發明説明（]) 層1 1 7形成埋人該溝4 1 3而且其上端從溝4 1 3内突出。該閘 極電極層1 1 7經由閘極氧化膜1 1 5面對η +射極區域1 0 9，p 型基極區域107和η —區域]05。 層間絕緣層1 1 9形成覆蓋在閘極電極層1 1 7之上端之方式 。在該層間絕緣層設有關口部用來使η +射極區域1 〇 9和ρ + 接觸區域1 1 1之表面露出。陰極電極（射極）1 2 1經由該關口 部電連接在η +射極區域1 0 9和ρ +接觸區域1 1 1。另外，陽 極電掻（集極）123形成電連接在ρ +接觸區域101。 Κ下將半導體基板之形成為陰極電極121之面稱為陰極 面或第1主面，將形成有陽極電極1 2 3之面稱為陽極面或第 2主面。 利用以下之製法用來形成溝道M0S閘構造（經由閘極氧化 膜11 5在溝4 1 3内形成有閘極層1 1 7 )。 經濟部中央標準局貞工消費合作社印製 首先，利用通常之異方性乾式蝕刻技術，茌半導體基板 形成3〜5 w m程度之比較深之溝4 1 3。在該溝4 1 3之内壁， 施加犧牲氧化和清潔處理。然後，Μ 9 0 0〜1 0 0 0 程度之 溫度，在水蒸氣之環境中，形成矽熱氧化膜（以下稱為閘 極氧化膜）1 1 5。利用作為η型不純物之摻雜有磷之多結晶 矽膜或作為Ρ型不純物之摻雜有硼之多结晶矽膜，埋入溝 4 1 3内。對該慘雜聚矽膜進行圖型製作用來使其埋入該溝 4 1 3内•而且比溝4 1 3之至少一部份更突出陰極側之表面。 該被_型製作後之摻雜聚矽ΒΜ，以與陰極甯極1 2 1形成絕 緣之狀態，被閘極表面配線（由跨越在半導體装置全體之 鋁等之金屬所形成）電連接。 6 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適硐中國國家標準（CNS ) Λ4规格（210Χ 297公釐） A7 B7 五、發明説明（4) 下面將說明第3習知例之主電流導通狀態和主電流遮斷 狀態之控制$法_。 主電流導通狀態（Ο N狀態）之實琨是在陰極電極1 2 1 —陽 極電極1 2 3之間胞加順向偏壓，亦即對陽極電極1 2 3施加正 (+)電壓，對陰極電極1 2 1施加負（—）遒懕，以此狀態對 閘極電極層11 7施加正（+)電壓。 下面首先說明元件從0 F F變成ϋ N狀態之變成0 N (t u r η ο η )過程。 經濟部中央標準局努工消費合作社印製 (請先閱讀背面之注意事項Γ}-填，¾本頁) 當對閘極電極層1 1 7施加正（+ )電壓時，在閘極氧化膜 115近傍之p型基極區域107，產生η型反轉之電子濃度非常 高之η通道（反轉η區域）。作為1個電流載體（Κ下稱為載子 )之電子，從η +射極區域1 0 9經由該η通道注入到η —區域 1 0 5中，朝向被施加有正（+)電壓之Ρ +集極區域1 〇 1流動 。當該電子到達Ρ +集極區域101時，來自Ρ +集極區域101 之另外一個電流載子之電洞魷破注入到η _區域1 〇 5中，流 向被施加有負（一）電壓之η +射極區域1 0 9，直至到達上述 之η通道與η —區域1 0 5之接合處。此過程稱為累積（ s _t 〇 r a g e :儲存）過程·該時間稱為儲存時間（t s r r a g e )或 變成0 N時間（t d ( ο n ))，該儲存時間中之電力損失，比後面 所述之正常損失等小很多*因此大致可以忽視。 然後，依照施加在兩電極間之電位差*從陽極電極2 3 和陰極電極1 2 U择充分之甯流載體累積在η -區域1 0 5中， ------------- ' --------------— 其濃度為半導體基板濃度（IX 10 12〜IX 10 15 cm - 3 )之百 倍至千倍。利用這種方式，以電子一電洞對偁產生被稱為 本紙張尺度適用中國國家標準（CNS ) A4规格（2〗〇x297公廣） -η - A7 289156 B7 五、發明説明（丨）） (請先閱讀背而之注意事項再填寫本頁) 導電率調變之低電阻狀態，藉Μ完成變成〇 N之動作。此種 過程稱為上升過程，該時間稱為上升時間（t r i s e )，該時 間中之電力損失大於後面所述之正常損失等，M全損失作 為四分。 該變成Ο Ν之動作完了後之正常狀態稱為Ο Ν狀態，該狀態 之Ο Ν電阻所產生之順向電壓降（實質上為兩電極間電位差） 和通電電流之積所表示之電力損失稱為0Μ員失或正常損失。 另外，當對閘極電極層1 1 7狍加正電壓時，就如圖1 〇 〇所 示之沿著溝1 1 3之側壁形成高電子密度之η +累Μ區域4 2 5 a。 即使在陽極電極1 2 3 —陰極電極1 2 1之間施加順向偏壓之 狀態時*亦可Μ對閘極電極層117施加負（-）電壓藉以實 琨主電流遮斷狀態（0 F F狀態）。 下面將說明元件從Ο Ν狀態變成0 F F狀態之變成0 F F (t u r η o f f )過程。 經濟部中央標準局貞工消費合作社印11 當對閘極電極層117施加負（一）電壓時，形成在閘極電 極層1 1 7之側面之η通道（反轉η區域）就消失，停止從η +射 極區域1 0 9到η ·區域1 0 5中之電子供給。到此時之過程稱 為累積（s t 〇 r a g e :儲存）過程，該過程所需要之時間稱為 累積（storage:儲存）時間（ts)或變成OFF延遲時間（td (〇 f f ))。另外·該時間中之電力損失比先前之變成0 N損失 和正常損失小很多，大致可Μ忽視。 另外，随著電子密度之減小，注入到η -區域1 0 5中之電 子濃度從η +射區域109之近傍起開始逐漸的減小，ρ型 基極區域107和η -區域105形成反向偏移。因此，P型基極 本紙張尺度適用中國國家標準（CNS ) Α4規格（210>< 297公釐） _ 8 _ 389156 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( ) 1 I 區 域 107 和 η - 區 域 1 0 5之界面之空乏層開始擴大到依照兩 1 1 | 電 極 間 之 OFF狀態之施加電壓之厚度 到此時之過程稱為 1 I 下 降 過 程 該 過 程 所 需 要 之 時 間 稱 為 下降 時 間 (tf ) 0 另 外 請 先 an 1 1 t 該 時 間 中 之 電 力 損 失 大 於 先 m 之 埤「0 N 1¾和 正 常 損 失 1¾) ύ 背 1 1 Μ 全 損 失 作 為 四 分 ΰ 1«7 冬 1 I 意 1 1 另 外 上 述 空 乏 化 區 域 外 (經由P + 集極 區 域 10 1 ) 之 兩 載 事 1 I 再 1 子 形 成 殘 留 電 中 性 之 區 域 之 電 洞 通過 空 乏 化 區 域 在 4 寫 I 通 過 Ρ Η ^接觸區域1 11 時 被 吸 向 射 極 電 極12 1 載子全部消 本 页 1 滅 藉 Μ 完 成 變 成 OFF之動作 >此棰過程稱為尾部過程 1 1 該 時 間 稱 為 尾 部 時 間 (t t a i 1 ) 該 尾 部時 間 中 之 電 力 損 失 1 1 稱 為 尾 部 損 失 大 於 先 前 之 變 成 0N 損 失， 下 降 時 間 中 之 損 1 訂 1 I 失 和 正 常 損 失 以 全 損 失 作 為 四 分 〇 該 變 成 0 F F完了後之正常狀態稱為0 F F狀 態 該 狀 態 之 洩 1 1 1 漏 電 流 和 兩 極 閘 電 壓 之 積 所 產 生 之 電 力損 失 稱 OFF損失） 1 1 » 當 與 通 常 之 其 他 電 力 損 失 比 較 時 小至 可 Μ 忽 視 之 程 度。 1 坡 [發明所欲解決之問題] 1 | 上 述 之 第 1和第2習 知 例 是1 電 流 控 制 型〕之 元 件 為 著 形 成 I 主 電 流 遮 斷 狀 態 所 Μ 從 閘 極 電 極 309 > 359 中 將 少 數 載 子 1 1 I 引 出 〇 因 此 在 變 成 OFF時 需要將主電流之- -部份電流 1 1 從 閘 極 電 極 中 引 出 〇 在 引 出 比 較 大 之 電流 之 情 況 時 由 於 1 1 配 線 之 電 感 等 所 產 生 之 突 波 電 壓 會 變 大， 同 時 由 於 有 大 蜇 1 I 流 所 會 發 熱 等 都 必 需 考 慮 〇 因 此 閘 極 電 壓 進 行f I 制 之 電 m -- 要 設 置 保 護 電 路 藉 VX 針對 突 波 電 壓 和 過 電 1 1 I 流 進 行 保 護 〇 因 此 1 會 有 使 閘 極 控 制 電路 變 為 複 雜 之 問 題 1 1 本紙张尺度適用中國國家標隼（CNS ) Λ4規格（2丨0X 297公釐） A7 B7 五、發明説明（7 ) 。另外，因為會有由於發熱而破壞控制電路之情況發生， 所以必需設置冷卻機構，因此使裝置大型化為其問題。 用以解決此等問題之半導體裝置被揭示在日本國專利案 特開平5 - 2 3 4 5 6 1號公報。下面將以該公報所揭示之半導體 装置作為第4習知例的進行Μ下之說明。 圖1 0 1是平面圖，用來概略的表示第4習知例/之半導體裝 置之構造，圖102和圖103分別為沿著圖101之P-P'線和Q-Q 線之剖面圖。 參照圖1 0 1〜圖1 0 3 ·第4習知例是靜電感應閘流體之實 例。在高電阻之η型基極層5 0 1之一方之面，經由η型緩衡 層5 0 2，形成ρ型射極層5 0 3。在η型基極層5 0 1之另外一方 之面，Μ微小之間隔形成多個溝5 0 5。在該等溝5 0 5之内部 ，經由閘極氧化膜5 0 6埋人閛極電極5 0 7。在各個溝5 0 5之 間之區域•形成η型變成ϋ F F通道層5 0 8，在該變成0 F F通道 層5 0 8之表面形成ρ型吸極層5 0 9。另外，在被Ρ型吸極層 5 0 9包夾之表面部形成η型源極層5 1 0。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填g本页) 陰極電極511形成與該ρ型吸極層509和η型源極層510產 生電連接。另外，陽極電極512肜成與ρ型射極層503產生 電連接。 在此第4習知例中，當對閘極電極507施加正電懕•用來 使被溝5 0 5包夾之η型基極層5 0 1之電位上升時，就從η型源 極層510注入電子，用來使元件變成0Ν。另外一方面，當 對閘極電極層5 0 7施加負電壓時，就在η型變成0 F F通道層 508之溝側面形成ρ型通道，η型基極層501之載子經由ρ型 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐〉 10 A7 B7 五、發明説明（b) 吸極層5 0 9被排出到陰極電極5 1 1，用來使該元件變成0 F F。 在該第4習知例中，閘極電極5 0 7具有絕緣閘構造。因此 ，該第4習知例中之閘極電極5 0 7不垦從基板直接將電流引 〜 ·*· - - —— -—————- ——— .....— — — ·- > 出之[ί"流控制Γΐ]，而是經由對閘極電極施加電壓（閘極電 壓）藉以進行控制之所謂之丨電壓控制型 -----—----------------" --- 在第4習知例中，因為使用此棰電壓控制，所以在變成 OFF動作時，不需要從閘極電極層507引出大電流。因此， 不需要因為考慮大電流引出時之突波電壓和發熱而設置保 護電路和冷卻機構。因此，第可K使閘極控制電 路簡化為其優點。 但是，在第4習知例中，在破_ 1 0 1所示之平行之溝5 0 7 ------- 0 Ν特性劣化為其 包夾之表面區域，並存有郯接之P型吸極層50 9和η型源極 層5 1 0。因為該ρ型吸極層5 0 9對電子具有位障璧})，所Κ 來自陰極電極511之電子電流只流經η型源極層510部份。 因此會造成\部份之電流密度增加^之問題。 問題。 經濟部中央標準局員工消f合作社印聚 因此，本發明之一目的是提供一種電力用半導體裝置， 其特徵是可Μ使閘極控制電路簡化，和具有良好之特性 *以及可K減小正常損失。 另外，在圖9 9所示之氧4^15_例中 '因為不能提高順向 電壓降V f: *所Μ會有半導體裝置之」之問題。 下面將計對此點進行詳細之說明。 I G Β Τ之基本性之0 Ν電壓（二極體之順向電壓降V f )之提高 方法之一是提高陰極側之電子之注入效率。要提高該電子 11 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適圯中國國家梯準（CNS ) Λ4规格（210 X 297公釐） 289156 經濟部中央標準局貝工消費合作社印裝 五 、發明説明 ( (j ) | 之 注 入 效 率 時 必 需 增加陰 極 側 之 不 純 物 濃度 ，或 是 增加 1 1 I 有 效 陰 極 面 積 〇 此 處 所指之 有 效 陰 極 m 積 是圖 1 0 0中之由η + 1 | 射 極 區 域 109和累積區域425 a所形成之η + 區域 (有效陰極 請 先 1 1 閱 I 區 域 )與Ρ 型 基 極 區 域 107 和 η - 區 域 1 0 5之接觸部份（ 如 圖中 讀 背 | 面 I 之 粗 線 所 示 )之面積< 之 注 jA 1 1 在 第 3習知例中 溝413之 深 度 為 上 述 之 3〜5 u m ( 1因此 思 事 項 I 1 | 9 會 限 制 當 對 閘 極 電 極層施 加 正 電 壓 時 在 溝1 1 3之周圍所 填 ry： 1 本 產 生 之 累 積 層 之 擴 大 。所以 不 能 確 保 具 有 較大 之有 效 陰極 頁 '〆 i I 面 積 因 為 不 能 提 高 陰極側 之 電 子 之 注 入 效率 ，所 Μ 不能 1 1 減 小 IGBT 之 0N 電 壓 〇 1 1 r>> 因 此 本 發 明 之 另 一目的 是 提 供 一 種 電 力用 半導 體 装置 1 訂 ~t7 可 以 使: m J® 控 制 電 路M ip 和 (μ 有 較 低 之順 向電 里 ϊί及 1 I 較 低 之 正 常 損 失 〇 1 I [解決問題之手段] 1 1 依 昭 /\ΝΝ 本 發 明 之 第 1態樣之半導體裝置 包含有二極體構 1 線 造 在 包 夾 真 正 或 第 1導電型之半導體基板之第1和 第 2主 1 1 面 之 間 具 有 主 電 流 之 流動· 具 備 有 第 1導電型之第1 不純 1 I 物 區 域 第 2導電型之第2不 純 物 區 域 控 制電 極層 第1 1 1 I 電 極 層 和 第 2電極層。第1 導 m 型 之 第 1不純物區域形成 1 1 在 半 導 體 基 板 之 第 1主面，具有比半導體基板之濃度高之 1 1 不 純 物 濃 度 〇 第 2導電型之第2不 純 物 區 域 形成 在半 導 體基 1 1 板 之 第 2主面 在與第1不純 物 區 域 之 間 包 夾有 半導 體 基板 1 I 之 低 不 純 物 濃 度 區 域 。半導 體 基 板 在 第 1主面具有平行之 1 1 I 多 個 溝 » 各 個 溝 從 第 1主面貫穿第1 不 純 物 區域 後到 達 半導 1 1 本紙張尺度適用中國囤家標準（CNS〉A4规格（210X297公迩） -12- 289156 A1 B7五、發明説明（】！）） 域 區 度 濃 物 純 不 低 之 板 基第 體 撞 導 半 之 夾 包 所 溝 述 上 之 行 平 Μ 在 成 形 域 區 物 純 不 面 全 之 面 域 區 物 純 不 1Χ 第 與 成 形 層 緣 0 之 内 溝 由 經 層 注 Ϊ 1 極 第電 之 制 板控 基 對 面 相 互 域 區 度 濃 物 純第 不 之 低板 之基 板體 i 層 »罾 §!¥ 導在21 半成第 和形。 第 在 接 I-埋 電第 . 之 上板 面基 主體 I導 半 在 成 形 上 面 主 層 極 電 第 域第 區在 物接 純連 不 電 域 區 物 純 不 極 電 制 控 中 置 裝 體 導 半 之 榡 態 11 第 之 明 發 本 照 依 在 純 不 低 之-板 基 潰 導| 半一 和 域 區 物 純 不 11 第 與 成 型 制 控 電 為式一 方一制一 控j 極 閘 即 亦 0 對 面i 相一 形j互一 M域 | 帛區 由/濃一 經一物/ 電 大 引 極 電 制 控 從 要 需 不 時 作 F F ο 成 變 其 在 此 因 壓此 化 電因隨 波。路 突構電 生機制 產卻控 會冷極 時和閘 動路使 流電 Μ 之 護可 流保， 電置時 大設較 慮路比 考電例 為制知 因控習0 0^ 不在1ί 以 而第 所熱與 。 發 當 流和， 洞 之 電 板 有基 具使 , 化 中壓 置耐 裝高 極應 雙因 該在 在使 〇 即 *, 裝m 雙 〇 為作 件動 元之 該方 ’ 雙 外子 另電 和 (請先閱讀背面之注意事項再填-)'!:?本頁) 經濟部中央標準局員工消费合作社印裝 和減 洞 Μ 電 可 用 ， 利此 為因 因 。 , 阻 時電 長 低 變持 徑維 路 Μ 流所 Μ ’ 之 變 態調 狀之 ON率 和電 ’ 導 厚生 變產 度子 厚電 板 基 體 導 半 和 域 區 物 純 不 11 第 。 與 量成 熱形 發層 少極 減電 和制 失控 損， 力外 電另 少 層板 極基 .-ga 豊 制導 控半 對之 由 近 經附 ," 此人 因埋 〇 使 對以第 面可與 相層為 互極成 域電域 區制區 度控度 濃該濃 物，物 純魃純 不霄不 低加低 之施之 度 程 间 相 有 具 域 區 物 純 不 本紙张尺度適用中國囷家橾準（CNS ) A4規格（210X 297公釐） 3 il 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（11) 之高電子密度狀態之通道。利用這種方式，可Μ將溝附近 之通道區域視為第1不純物區域，形成第1不純物區域被擴 大之狀態。當該第1不純物區域被擴大時•半導體基板之 低不純物濃度區域和被擴大之第1不純物區域之接觸面積 ，亦即所謂之有效陰極面横就增加。利用這種方式可Μ提 高陰極側之電子之注入效率，和減小二極體之順向電魔降 V f 〇 另外，在被包夾於溝間之半導體基板之第1主面只形成 第1不純物區域。因此|當與第1主面同時存在有不同導電 型之不純物區域之情況比較時，來自陰極側之電子電流可 K在被包夾於溝間之半導體基板之第1主面均等的流動。 因此，不會有由於部份之電流密度之增加等之問題，可W 獲得良好之0 N特性。 在上述之態樣中，該多個溝最好具有互相平行之第]， 第2和第3溝。在被第1和第2溝包夾之半導體基板之第1主 面之全面，形成有第1不純物區域。在被第2和第3溝包夾 之半導體基板之第1主面形成有第2導電型之第3不純物區 域。第3不純物區域形成比溝淺，和與第1電極層產生電連 接。 半導體基板之第1主面之第3不純物區域被設置成經由該 溝形成與第1不純物區域鄰接。另外，該第3不純物區域具 有與第1不純物區域不同之導電型。因此，在元件之變成 0 F F時，從該第3不純物區域中引出電洞。因此可Μ提高元 件之變成0 F F速度，和減小變成0 F F之丨Μ失。 本紙張尺度適用中國國家標準（CNS )八4規格（210Χ297公釐） ----;-----&------1Τ------^ (請先閱讀背面之注意事項再填舄本頁) A7 289156 B7 五、發明説明（j :J) (請先閱讀背面之注意事項再填寫本頁) 該第3不純物區域在半導體基板之第1主面經由該溝被設 置成與第1不純物區域相郯。因此，經由調整該第3不純物 區域和第1不純物區域之存在比例，可Μ選擇所希望之變 成0 P F速度和順向1Β颳降V f。 經濟部中央標準局貞工消費合作社印取 依照本發明之另一態樣之半導體裝置，包含有P n p η構造 在包夾真正或第1導電型之半導體裝置之第1和第2主面 之間具有主電流之流動，具偁有：第1導電型之第1純物區 域，第2導電型之第2不純物區域，第2導電型之第3不純物 區域，控制電極層，第111極層，和第2電極層。第1導電 型之第1不純物區域肜成在半導體基板之第1主面。第2導 電型之第2不純物區域形成在半導體基板之第2主面。第2 導電型之第3不純物區域形成在第1不純物區域之下部，在 與第2不純物區域之間，包夾有半導體基板之區域。半導 體基板在第1主面具有平行之多個溝，各個溝從第1主面貫 穿第1和第3不純物區域後到達半導體越板之區域内。第1 不純物區域形成在被平行之溝所包夾之半導體基板之第1 主面之全面。控制電極層經由滿内之絕緣層，形成與第1 和第3不純物區域和半導體基板之區域互相面對。第1電極 層形成在半導體基板之第1主面上，電連接在第1不純物區 域。第2電極層形成在半導體基板之第2主面上，電連接在 第2不純物區域。 在依照本發明之另一態樣之半導體裝置中，控制電極層 經由涵緣層形成與第1和第3不純物區域及半導體基板之區 $ 域互相面對。亦即，閘極控制方式為電颳控制型。因此， - 一一 " 1 本紙張尺度適用中國國家標準（CNS ) Λ4规格（2Ι0Χ297公藶） -1 5 - 經濟部中央標準局只工消費合作社印繁 A7 B7 五、發明説明（13) _ 在變成』F F動作時，不需要從控制電極層引出大電流。因 (L)，- 一， 此，不需要因為考盧大電流引出巧i突波遒壓和發熱而設置 保謂電路和冷卻機構。所Μ當與第1和第2習知例比較時， 可Μ使閘極控制镨路簡化。 ---------- - ·«-- 另外，該ϋ件為雙極裝置。在該雙極裝置屮，具有電洞 和電子雙方之動作。因此，即使在因應高耐壓化使基板之 厚度變厚 > 和0 H狀態之電流路徑變長時，因為利用電洞和 @電子產生導電率之調變，所以維持較低之ON電阻。因此* ------^-T-- 可Μ抑制正常損失之增大_，和可以使發熱 另外，在被包夾於溝間之半導體基板之第1主面只形成 第1不純物區域。因此，當與第1主面同時存在有不同導電 型之不純物區域之情況比較時•來自陰極側之電子電流可 — —^ 、- .一 ^-―— φ Μ在被包夾於溝間之半導體基板之第1主面均等的流動。 _ ——* ~、- 一 因此，不會有由於部份之電流密度之增加等之問題，可Μ 獲得良好之0 Ν特性。 — .———- — 在上述之態樣中，該多個溝最好具有互相平行之第1， 第2和第3溝。在被第1和第2溝包夾之半導體基板之第1主 面之全面，形成有第1不純物區域。在被第2和第3溝包夾 之半導體基板之第2主面形成有第2導電型之第4不純物區 域。第4不純物區域形成比溝淺，和與第1電極層產生電連 接0 在半導體基板之第1主面，第4不純物區域被設置成經由 該溝形成與第1不純物區域鄰接。另外，該第4不純物區域 具有與第1不純物區域不同之導電型。因此|在元件之變 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） —，r _ I —^ '11 (請先閱讀背面之注意事項序填寫本頁) 28915a A7 B7 五、發明説明（ _U) 成OFF時，從該第4不純物區域中引出電洞。因此可以提高 元件之變成0 F F速度，和減小0 F F之損失。 (請先閱讀f面之注意事項"填寫本頁) 該第4不純物區域在半導體基板之第1主面經由該溝被設 置成與第1不純物區域相郯。因此，經由調整該第4不純物 區域與第1不純物區域之存在比例，可Μ選擇所希望之變 成0 F F速度和順向電颳降V f。 經濟中央標準局貝工消費合作社印製 依照本發明之另-態樣之半導體裝置，包含有二極體構 造，在包夾真正或第1導電型之半導體基板之第1和第2主 面之間具有主電流之流動*具備有：第1導電型之第1純物 區域•第2導電型之第2不純物區域 > 第2導電型之第3不純 物區域 > 第1導電型之第4不純物區域，控制電極層，第1 電掻層*和第2電極層。第1導電型之第1不純區域肜成在 半導體基板之第1主面，具有比半導體基板之不純物濃度 高之不純物濃度。第2導電型之第2不純物區域形成在半導 體基板之第2主面。半導體基板具有平行之潢形成在第1主 面，成為包夾第1不純物區域之方式。第2導電型之第3不 純物區域形成在潢之側壁之第1主面，成為與第1不純物區 域鄰接。 第1導電型之第4不純物區域之濃度比第1不純物區域低 和被設在第3不純物區域之正下方，形成與溝之側壁和半 導體基板之區域接合，而且與第1不純物區域郯接。控制 電極層經由溝内之絕緣層形成與第3和第4不純物區域和半 導體基板之區域互相面對。第1電極廇形成在半導體基板 之第1主面上，電連接在第1和第3不純物區域。第2電極層 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） —17™ A7 B7 經濟部中央標準局只工消費合作社印裝 五、發明説明 (i :) ) | 形 成 在 半 導 體 基 板 之 第 2主面上 電連接在第2不 純 物 區 域。 1 1 1 在 依 照 本 發 明 之 另 一 態 樣 之 半 導 體 裝 置 中 控 制 電 極 層 1 I 請 1 經 由 m 緣 膜 形 成 與 第 3和第4不 純 物 區 域 及 半 導 體 基 板 之 區 先 間 1 I 域 互 相 面 對 〇 亦 即 閘 極 控 制 方 式 為 電 壓 控 制 型 〇 因 lib ， 讀 背 1¾ 1 1 在 與 成 OFF動作時 不需要從控制電極層引出大電流t >因 之 注 1 I 意 1 此 不 需 要 因 為 考 慮 大 電 流 引 出 時 之 突 波 電 壓 和 發 紈 ISW 而 設 事 項 1 I 再 1 I 置 保 護 電 路 和 冷 卻 4W6 m 構 〇 所 Μ 當 與 第 ]和第2 習 知 例 比 較 時 導 1 **-u. 本 » 可 以 使 閘 極 控 制 電 路 簡 化 〇 頁 N^ i I 另 外 該 元 件 為 雙 極 裝 置 0 /± 該 雙 極 裝 置 中 具 有 電 洞 1 1 I 和 電 子 雙 方 之 動 作 〇 因 此 即 使 在 因 應 高 耐 Μ 化 使 基 板 之 1 1 厚 度 變 厚 和 ON狀 態 之 路 徑 變 長 時 因 為 利 用 電 洞 和 電 子 1 訂 產 生 導 電 率 之 調 變 所 Μ 維 持 較 低 之 ON 電 m 〇 因 此 可 以 1 1 使 發 熱 量 減 少 和 抑 制 正 常 m 失 之 增 X 〇 1 I 另 外 控 制 電 極 層 形 成 與 第 3和第4 不 純 物 區 域 及 半 導 體 1 1 I 基 板 之 區 域 互 相 面 對 ϋ 因 此 經 由 對 控 制 電 極 層 施 加 正 電 1 線 壓 該 控 制 電 極 層 可 Μ 使 埋 人 溝 附 近 之 區 域 成 為 與 第 1不 i 純 物 區 域 具 有 相 同 程 度 之 高 電 子 密 度 0 利 用 這 種 方 式 可 1 I Μ 將 溝 附 近 之 區 域 視 為 第 1不純物區域 形成第1 不 純 物 區 1 I 域 被 擴 大 之 狀 態 〇 當 該 第 1不純物區域破擴大時 半導體 1 1 基 板 之 區 域 和 被 擴 大 之 第 1不純物區域之接觸面積 亦即 1 1 所 謂 之 有 效 陰 極 面 積 就 增 加 〇 利 用 這 種 方 式 可 Μ 提 高 陰 極 1 1 側 之 電 子 之 注 入 效 率 和 減 小 二 極 體 之 順 向 電 壓 降 Vf 〇 1 I 另 外 經 由 對 控 制 電 極 層 施 加 電 壓 可 Μ 使 溝 附 近 之 相 1 I 反 導 電 型 之 區 域 亦 形 成 與 第 1不純物區域具有相同程度之 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 1 8 289156 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 (1 b ) I 高 電 子 密 度 〇 因 此 該 第 3不純物區域之相反導電型之區 1 1 | 域 和 第 4不純物區域均可視為第1 不 純 物 區 域 〇 利 用 這 種 方 /--N 1 I 式 因 為 第 4不純物區域和第3不 純 物 區 域 均 變 成 第 1不純 請 先 1 1 閱 I 物 區 域 所 Μ 可 以 使 有 效 陰 極 面 積 更 進 —* 層 的 增 大 〇 因 此 讀 背 1 面 I > 陰 極 側 之 電 子 之 注 入 效 率 可 Μ 更 造 一 層 的 提 高 〇 和 可 Μ 冬 1 I 意 1 I 使 二 極 體 之 順 向 電 壓 降 V f 更 m __. 層 的 降 低 〇 事 項 1 I 再 I 1 在 上 述 之 態 樣 中 最 好 是 更 具 有 形 成 在 半 導 體 基 板 之 填 丄 本 第 1主面之分離不純物區域 、被配置成互相平行之多個溝 頁 1 I 中 被 配 置 在 最 外 列 之 溝 之 -一 側 位 於 另 外 一 個 溝 在 其 另 1 1 外 側 接 合 在 具 有 分 離 不 純 物 區 域 被 配 置 在 最 外 列 之 溝 而 1 1 且 形 成 比 溝 深 〇 1 訂 另 外 因 為 設 有 分 離 不 純 物 區 域 形 成 包 圍 二 極 體 構 造 或 1 I 流 體 構 造 之 形 成 區 域 之 方 式 所 以 可 Μ 提 高 與 其 他 元 件 1 1 I 之 電 分 離 之 效 果 同 時 可 以 使 元 件 m 懕 提 高 和 穩 定 化 〇 1 1 在 上 逑 之 態 樣 中 最 好 使 構 之 從 第 1主面起之深度為5 U m 1 4.1 以 上 1 5 U mM下 > 1 1 因 為 溝 之 深 度 為 5 w π) W 上 所 Μ ά； 主 Μ 流 導 通 β寺 沿 I 溝 之 側 壁 產 生 之 高 電 子 密 度 狀 態 之 累 積 區 域 會 發 生 擴 大 ο 1 1 I 因 此 可 Μ 確 保 有 效 陰 極 面 積 比 第 3習知例者大 、所Μ可 1 1 更 進 一 層 的 提 高 陰 極 側 之 電 子 之 注 入 效 率 和 減 小 順 向 1 1 電 壓 降 〇 另 外 在 § 前 之 裝 置 中 要 Κ 微 细 之 寬 度 (0 .6 u m 1 1 以 下 )形成比1 5 t 1 m 更 深 之 溝 會 有 困 難 所 以 溝 之 深 度 在 15 1 I U ΐί Μ 下 < 5 1 1 I 依 照 本 發 明 之 另 一 態 樣 之 半 導 體 裝 置 在 真 正 或 第 1導電 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨OX297公釐） 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（1 V) 型半導體基板之兩主面之間具有電流之流動，具備有：第 2導電型之第1不純物區域•第2導電型之第2不純物區域， 第1導電型之第3不純物區域，控制電極層，第1和第2電極 層〇 第2導電型之第1不純物區域形成在半導體基板之第1主 面側。第2導電型之第2不純物區域形成在半導體基板之第 2主面，在與第1不純物區域之間包夾有半導體基板之低濃 度區域。半導體基板具有溝，從第1主面貫穿第1不純物區 域後到達半導體基板之低濃度區域。第1専電型之第3不純 物區域形成在第1不純物區域上之半導體基板之第1主面， 成為接合在溝之側壁。第2導電型之第4不純物區域之濃度 比第1不純物區域低，被設在第1不純物區域上之半導體基 板之第1主面，形成鄰接第3不純物區域。控制電極層經由 溝内之絕緣層，形成與第1和第3不純物區域和半導體基板 之低濃度區域互相面對，依照所施加之電壓用來控制在第 1和第2主面間流動之電流。第1電極層形成在半導體基板 之第1主面上*電連接在第3和第4不純物區域。第2電極層 形成在半導體基板之第2主面上，電連接在第2不純物區域 。當半導體莲板之第1和第2主面之間形成導通狀態時，形 成接合在第3不純物區域而且沿著溝之周圍之第1導電型之 累積區。包含有第3不純物區域和累積區域之有效陰極區 域與第1不純物區域和半導體基板之低濃度區域之接合面 積η，和第1不純物區域與半導體基板之低濃度區域之接合 面積Ρ之比率Rn= (η+/η+Ρ)，在導通狀態時為0.4Κ上， 本紙張尺度適用中國國家標準（CNS > Λ4規格（210X 297公t ) _ 9Λ _ (請先閱讀背面之注意事項再填寫本頁) 'νβ A7 B7 經濟部4-央標準局員工消費合作社印製 五、發明説明（丨S) I 1 . 0以下t 1 1 | 因 為 比 率 Rn 為 0 . 4M 上 1 .0M 下 而且 比 第 3習知例高 1 I 9 所 以 當 與 習 知 例 比 較 時 I 可 Μ 提 高 陰極 側 之 電子 之注入 請 £ 1 1 閱 I 效 率 和 減 小 順 向 電 壓 降 Vf 〇 讀 背 I 面 I 在 上 述 之 態 樣 中 最 好 使 溝 之 從 第 1主面起之深度為5w m 之 注 1 I 意 1 Μ 上 15 U m以下（ ·» 事 項 1 I 再 1 I 因 為 溝 之 深 度 為 5 /i m Μ 上 所 Μ 在 主爾 流 導 通時 ，沿著 填 1 溝 之 側 壁 產 生 高 電 子 密 度 狀 態 之 累 積 區域 會 發 生擴 大。因 本 I 1 I 此 可 Μ 確 保 有 效 陰 極 面 積 比 第 3習知例者大 所Μ可以 1 1 更 進 一 層 的 提 高 陰 極 側 之 電 子 注 入 效 率 ， 和 減 小順 向電壓 1 1 降 〇 另 外 在 巨 前 之 裝 置 中 要 Μ 微 细之 寬 度 (0.6 /i m Κ 1 訂 下 )形成比1 5 i(i !0 更 深 之 溝 會 有 困 難 所Μ 溝 之 深度 在 1 5 w in 1 I 更 深 之 ί旌 m 會 有 困 難 所 Μ 溝 之 深 度 在 1 5 u η* Μ 下。 1 1 I 在 上 述 之 態 樣 中 最 好 是 形 成 多 個 溝， 具 有 第1 第2和 1 1 第 3溝 1在被第1和 第 2溝包夾之半導體基板形成第1和第3 1 漆 不 純 物 區 域 0 在 被 第 2和第3溝 包 夾 之 半導 體 基 板之 第1主 I 面 只 有 半 導 體 基 板 之 區 域 0 茌 被 第 2和第3溝 包 含之 半導體 1 I 基 板 上 經 由 第 2絕緣層形成有導電層。導電層與埋入第2 1 1 I 和 第 3溝内之各個控制電極層產生電連接 1 1 因 為 導 電 層 與 控 制 電 極 層 產 生 電 連 接， 所 Μ 在主 電流導 1 1 通 時 假 如 控 制 電 極 層 被 施 加 有 正 壓時 導 電層 亦被施 1 I 加 有 正 電 壓 〇 該 導 電 層 經 由 第2絕緣層形成與第2和 第3溝 1 I 間 之 半 導 體 基 板 之 區 域 產 生 互 相 面 對 。因 此 當對 導電層 1 1 I 施 加 正 電 壓 時 被 第2和第3溝 包 夾 之 表面 區 域 可Μ 成為與 1 1 一 21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明 (Ιίί) I 第 3不純物區域相同程度之高電子密度狀態‘ >所以第3不純 1 1 | 物 區 域 可 以 擴 大 被 第 2和第3溝 包 夾 之 基板 之 表 面 區 域 部份 I I 〇 因 此 9 可 Μ 使 有 效 陰 極 面 積 增 大 更進 . 層 的 提 高 陰極 請 R/| 1 1 1 側 之 電 子 之 注 入 效 率 和 更 m —. 層 的 減小 二 極 體 之 順 向電 讀 背 1 壓 降 Vf 0 之 注 1 I 意 1 | 在 上 述 之 態 樣 中 最 好 是 形 成 多 個 溝， 具 有 第 1 第2和 事 項 1 I 再 1 1 第 3溝〔 在被第1 和 第 2溝包夾之半導體基板形成第1 和 第3 填 寫 1 不 純 物 區 域 0 在 被 第 2和第3 溝 包 夾 之 半導 體 基 板 之 第 1主 本 頁 、- 1 I 面 形 成 濃 度 比 第 2不純物區域低之第2導電 型 之 第 4不純物 1 1 區 域 〇 在 被 第 2和第3溝 包 夾 之 半 導 體 基板 上 經 由 第 2絕 1 1 緣 層 肜 成 導 電 層 〇 該 導 電 層 與 埋 入 第 2和第3溝 内 之 各 個控 1 訂 制 電 極 層 產 生 電 連 接 ϋ 1 I 因 為 導 電 層 與 控 制 m 極 層 產 生 電 迪 接， 所 Μ 在 主 m 流導 1 1 | 通 時 假 如 控 制 電 極 Μ 被 施 加 Η 正 Μ m Hi 導 電 Ji 亦 被施 1 1 加 有 正 電 壓 〇 該 導 電 層 經 由 第 2絕緣層形成與第2 和 第 4溝 1 間 之 第 4不純物區域產生互相面對 >因為該第4不 純 物 區域 1 I 之 濃 度 比 第 2不純物區域低 所Μ當對導蜇曆胞加正電壓 1 I 時 被 第 2和第3溝 包 夾 之 表 面 區 域 可 Μ成 為 與 第 3不純物 1 1 | 區 域 相 同 程 度 之 高 電 子 密 度 狀 態 0 因 此， 第 3不純物區域 1 1 可 以 擴 大 被 第 2和第3溝 包 夾 之 基 板 之 表面 區 域 部 份 〇 所以 1 1 可 Μ 使 有 效 陰 極 面 積 增 大 更 ifi -一 層的 提 高 陰 極 側 之電 1 | 子 之 注 入 效 率 和 更 m 一 層 的 減 小 二 極體 之 順 向 電 壓 降Vf。 1 I 另 外 因 為 將 第 4不純物區域之濃度設定成比第2不 純物 1 1 I 區 域 低 所 Μ 在 其 動 作 時 開 始 閘 流 體 動作 〇 其 结 果 是 在以 1 1 本紙張尺度適用中國國家標準（CTNS ) A4規格（2i〇X 297公釐） 289156 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 (；i〇) Ί 1 額 定 電 流 通電時 可K 使 ON 電 壓 降 低 為 其 優點。 1 1 1 在 元 件 之變成 OFF時 對控制電極層施加 負電壓c •在這 1 I 種 情 況 時 ，因為 導電 層 亦 被 胞 加 有 負 電 壓 所以在 導 電層 請 先 1 1 間 | 下 之 第 4不純物區域表面產生電洞密度比第 4不純物 區 域高 讀 背 1¾ I 之 域 Ο 經由形 成該 高 電 洞 密 度 之 區 域 ，在變成OFF時可 之 注 1 I 意 i Μ 很 容 易 引出電 洞， 所 Μ 可 Μ 提 高 元 ί牛 之變成0PF速度， 事 1 I 再 1 I 和 減 小 變 成ON之 損失 〇 填 寫 1 在 上 述 之態樣 中最 好 是 更 具 備 有 第 2導電 型之第4 不 純物 本 頁 1 區 域 使 其濃度 比第 1不純物區域低 接合 在第1不 純 物區 1 1 域 之 下 部 之溝之 側壁 和 形 成 與 第 2不純物 區域之間包夾 1 1 有 半 導 體 基板之 區域 〇 1 訂 1 I 因 為 第 4不純物區域之濃度比第1 不 純 物區域低， 所 Μ在 主 電 流 遮 斷時， 當對 控 制 電 極 層 施 加 負 電壓時έ第4不 純物 1 1 域 就 沿 著溝之 側壁 產 生 電 洞 密 度 比 第 1不 純物區域之濃 1 1 度 高 之 區 域。因 為形 成 該 高 電 洞 密 度 之 區域，所Μ 在 元件 1 歧 之 變 成 0 F F時，可Μ順利的引出作為載子之 電洞，藉Μ改 1 | 善 開 關 特 性。 1 I 依 照 本 發明之 更另 一 態 樣 之 半 導 體 装 置 ，在真正 或 第1 1 1 導 電 型 之 半導體 基板 之 兩 主 面 之 間 具 有 電流之流動 具_ 1 1 有 : 第 2導電型之第1 不 純 物 區 域 t 第 2導電 型之第2不 純物 1 1 區 域 1 第 1導電型之第3不 純 物 區 域 第 2導 電型2之 第 4不 1 | 純 物 區 域 ，控制 電極 層 » 第 1和第2 電 極 層 1 I 第 2導電型之第1不 純 物 區 域 形 成 在 半 導體基板之 第 1主 1 1 1 面 側 0 第 2導電型之第2不 純 物 區 域 形 成 在半導體基 板 之第 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐} 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS > A4規格（210X 297公釐） A7 B7 五、發明説明（21) 2主面，在與第1不純物區域之間包夾有半導體基板之低濃 度區域。半導體基板具有溝|從第1主面貫穿第〗不純物區 域後到達半導體基板之低濃度區域。第1導電型之第3不純 物區域在第1不純物區域上之半導體基板之第1主面•形成 接合在溝之側壁。第2導電型之第4不純物區域之濃度比第 1不純物區域高，在第1不純物區域上之半導體基板之第1 主面，形成與第3不純物區域接合。控制裝置，經由溝内 之絕緣膜，形成與第1和第3不純物區域和半導體基板之低 濃度區域互相面對*經由被施加控制電壓用來控制在第1 和第2主面間流動之電流。第1電極層肜成在半導體基板之 第1主面上，電連接在第3和第4不純物區域。第2電極層形 成在半導體基板之第2主面上，電連接茌第2不純物區域。 當溝之從第1主面起之深度為Dt，溝之寬度為Wt，第3不純 物區域之從第1主面起之深度為De，第3不純物區域之從-方之溝到另一方之溝之方向之寬度為We，鄰接之溝間之間 距為P t時，就變成如下式所示。 [數>] 2(We + Dt — De)+ Wt ---^ 0.4 2(We+ Dt - De) + Pt 比率R n = ( n / n + p )依照各部份之尺寸，利用上式可M求 得近似值。因為將各部之尺寸設定成可以使該比率R η成為 0 . 4以上，所Κ當與第3習知例比較時，可Μ提高陰極側之 電子之注入效率，和減小縱方向電壓降V f。 -2 4 - (請先閱請背面之注意事項再填寫本頁) --¾ 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（ϋ) 本發明之半導體装置之製造方法用來製造在真正或第1 導電型之半導體基板之兩主面之間具有電流之流動之半導 體裝置，具備有Μ下之工程。 首先在半導體基板之第2主面，利用選擇性之離子β入 ，用Μ形成第2導電型之第1不純物區域。然後在半導體基 板之第2主面形成第2導電型之第2不純物區域。 利用選擇性之離子注入用來茌第1不純物區域内之第1主 面形成第1導電型之第3不純物區域。經由對第1主面進行 異方性蝕刻用來在之半導體基板形成具有第1、第2和第3 溝之多個溝。 在被第1和第2溝包夾之第1主面形成沿著構之側壁之第1 和第3不純物區域，在被第2和第3溝包夾之第1主面只具有 半導體基板之低濃度區域。 在溝之内部形成控制電極層•經由絕緣膜與被第1和第2 不純物區域包夾之半導體基板之低濃度區域和第1和第3不 純物形成互相面對。利用選擇性之離子注入，在第1不純 物區域内之第1主面，以鄰接第3不純物區域之方式•形成 具有不純物濃度比第1不純物區域高之第2導電型之第4不 純物區域。在第1主面上肜成第1電極層使其電連接在第3 和第4不純物區域。在第2主面上形成第2電極層使其電連 接在第2不純物區域。 依照本發明之半導體裝置之製造方法時，在被第2和第3 溝包夾之第1主面只有半導體基板之低湄度區域。因此， 在被該第2和第3溝包夾之第1主面沒有第1不純物區域。因 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） _ 9 ς _ (請先閱讀背面之注意事項再填寫本頁) *1Τ 經濟部中央標準局只工消资合作社印製 289156 A7 B7 五、發明説明（23)
I 此*可Μ達成使比率R η變大賴以改善元件特性之目的，和 可Μ保持主耐壓。 [發明之實胞形態] 下面將根據附圖用來說明本發明之實施形態。 Μ下為著方便•將η +高濃度不純物區域之陰極區域稱 為η +射極區域•將ρ +高濃度不純物區域之陽極區域稱為 Ρ +集極區域。 實施形態1 圖1是平面圖，用來概略的表示本發明之申請專利範圍 第1項之對應之實施形態1之半導體裝置之構造。圖2是平 面圖，用來表示將陰極電極17形成圖1之狀態之方式。另 夕卜•圖3是沿著圖2之A - A ’線之概略剖面圖。 參照圖1〜圖3，本實施例之形態表示具有p i η二極體之 實例。該pin二極體具有：第2導電型之Ρ +陽極（集極）區 域1 ; η型媛衝區域3 ;第1導電型之低不純物濃度之半導體 基板之η -區域5;形成在第1主面之第1導電型之11+陰極 區域（η +射極區域）7 ;絕緣膜1 1，1 5 ;控制電極層之閘極 電極層13;第1電極層之陰極電極17;第2電極層之陽極電 極19。 在形成有該陰極區域7之第1主面，設有潢9。該溝9貫穿 η +陰極區域7後到達基板之η —區域5。 在圖1所示之溝9，具有包圍成近ΙΜ四角形之平®形狀· 在其四角形內具有互相平行之部份。 η +陰極區域7形成在半導體基板之第1主面之全面，並 本紙張尺度適用中國國家標率（CNS ) Α4規格（210Χ 297公釐） _ ~' 狀 I i 線( (請先閱讀背而之注意事項再填鸿本页) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（；M)
且 被 平 行 之溝9包夾。 溝 9之寬度W為 0 . 8 w m以上，1 .2 U mM下，深 度D t 實 用上 為 5 . 0 i t m Μ上， 15 .0 w in Μ 下。 沿 著 該 溝9之内壁面設有閘極 m 緣 膜 1 1 (例如 矽熱 氧 化膜 )C 另外| 利用摻雜有磷之聚矽 膜 形 成 閘極電極層1 3 > 形 成 埋 入 在 溝9和其上端從溝9内突出之方式。該 閘極 電 極層 13 經 由 閘 極絕緣 膜 1 1形成面對η + 陰 極 區域7之 ，側面 和 η 區 域 5之側面及底面。 另 外 1 有的情 況 是該閘極電極層1 3從溝中被 引上 到 第1 主 面 上 之 絕緣膜 之 部份（_中未 顯 示 )‘: » (B --- ο r ο P h 〇 s p h 〇 - S i 1 i c a t e G 1 a s s )一歲之 絕緣 膜 —— 1 5形 成 覆 蓋 在 閘極電 極 層13之上端- 另 外 t 在該BPSG 絕緣膜1 5之- -部份具有開口 部， 通 過該 開 □ 部 將 金屬配 線 連接到閘極電極（ _ 中未顯示）。 第 1電極層之陰極電極17與陰 極 區 域 7形成電 連接 〇 該陰 極 電 極 17形成在 被 溝9包圍之區 域 上 0 在本申請案中， 形 成 有 該 陰極電 極 1 7之平面區域作為二 二極體形 成區 域 〇 另 外 一 方面， 第 2電極層之陽 極 電 極 1 9電連接到形成在 Μ 2主面之p +集 極 區域1。 另 外 t 各個部 份 之不純物濃度是P + 集極區域為1 X 10 16 cm - 3 以 上，5 X 1 021 cm" 3 K 下 > η型鍰衝區 域3為1 X 10 13 cm 一 3以上 IX 1 0 19 c m 3 下 ,η _區 域5為1 X 10 12 cm - 3 Μ上 > IX 1 0 17 c m ~ 3 下 ，陰極區域7為 IX ---------ί------訂------線 (請先閱蟥背面之注意事項再填??本頁) 10 17 cm - 3 Μ上，和高於η -半導體基板區域5之不純物濃 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 27 289156 B7 經濟部中央標準局員工消费合作社印製 五、發明説明 Ί ' 1 1 度 〇 1 1 I 另 外 η型緩 衝區 域 3之不 純 物 濃 度亦 可 Η 低 於 ρ Η h集極 1 I 區 域 1之不純物 濃度 和 高於η - 區 域 5之不純物濃度 ) 請 1 1 間 | 另 外 η型媛 衝區 域 3之使 用 之 本 來目 的 是 提 高 元 件之主 背 I 耐 壓 在 本 申請茱中之使用 g 的 是 用來 控 制 來 白 ρ Η h陽極 之 1 I 意 I 區 域 1之電洞之 注入 〇 事 項 1 | 下 面 將 說 明本實施形態之 半 導 體 裝置 之 製 造 方 法 0 再 填 % 圖 4〜圖9是概略剖面圖， 用 來 表 示本 發 明 之 實 施 形態1 本 頁 1 之 半 導 體 裝 置之製造方法之 工 程 順 序。 首 先 參 照 圖 4，以 1 1 積 層 方 式 肜 成Ρ +集 極 區域1 η型緩衝區域3和 η - —區域5。 1 1 參 照 圖 5 使 用通 常 之半導體處理，Μ異方性乾式蝕刻 1 訂 1 I 等 用 Μ 形 成 溝9 a，使其從 •區域5 之表 面 延 伸 到 内 部。 參 照 圖 6 利 用熱 氧 化法等沿著溝9之 内 壁 面 形 成 由矽氧 1 1 1 化 膜 製 成 之 絕緣膜1 1用以作 為 閘 極 絕緣 膜 〇 1 1 另 外 在 該閘極氧化膜11 之 肜 成 前進 行 播 牲 氧 化 等之處 1 理 用 來 提 高 M0S特性 〇 1 | 參 昭 圖 7 肜 成閘 極 電極層1 3使其埋入在溝9和 其 上端從 I 溝 9突出之方式 。該 閘 極電極層1 3由如冏摻雑有磷等之η型 1 1 1 不 純 物 之 多 結晶矽（Μ 下稱為摻雜聚矽） 之 材 料 所 形 成0 1 1 參 照 圖 8 利 用如 同 BPSG 等之 CVD 氧化 膜 等 形 成 絕 緣膜15 1 1 使 其 覆 蓋 在 從溝9突 出 之閘極電極層13之上端 1 I 參 照 圖 9 在 被溝 9包夾之 η - _區域5之 表 面 選 擇 性 的施加 1 I Sb A s > Ρ等之 η型不純物元 素 之 離 子注 入 〇 然 後 使經由 1 1 熱 處 理 等 注 入之不純物擴散 在 被 溝包 夾 之 η - •區域5之表 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 經濟部中央標準局員工消費合作社印製 289156 A7 137 五、發明説明（2G) 面之全面，形成n +陰極區域7。該陰極區域7之深度形成 比溝9之深度淺。 然後•使陰極電極1 7電連接在陰極區域7，使陽極電極 1 9電連接在p +集極區域1，藉以完成2和圖3所示之半導體 裝置。 下面將說明本實施形態之半導體裝置之主電流導通狀態 和主電流遮斷狀態之控制方法。 參照圖3，主電流導通（Ο N )狀態之實現是經由對閘極電 極層1 3施加稍正之電壓。在這種情況時，電流從p +集極 區域1流向η +陰極區域7。此種動作與Ρ ί η二極體相同，電 子從η +陰極區域7注入到η —半導體基板5中，從ρ +集極 區域注入電洞•在η —基板5中，產生導電率調變，用來使 0 H狀態之電壓，亦即Ο Ν爾壓變低。 其次，主電流遮斷狀態之賞琨是經由對閘極電極層1 3施 加負電壓。當對閘極電極層1 3施加負電壓時，空乏層就延 伸到溝9之周圍，使主電流之電流路徑被遮斷，藉Μ進行 OFF 〇 在本實施肜態之半導體裝置中，如圖3所示*閘極電極 1 3經由絕緣膜1 1形成與η —區域5和陰極區域7之側壁互相 面對。亦即，利用該閘極電極層1 3之控制方式是電壓控制 型。因此，在變成ON動作時，與使用pri接合形成閘極之 S I Th之情況不同的，閘極電極層1 3不會引出主電流之一部 份作為閘極電流。因此•在閘極控制電路不需要有大電流 流動*可以閘極驅動電路簡化，和不褥要因為考慮閘極電 本紙張尺度適用中國國家標準(CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 、-° A7 B7 五、發明説明（27) 流流動所產生之突波電壓等而設置保護電路，而且也不需 要因為考慮發熱而設置冷卻裝置。因此，當與第1和第2習 知例比較時*在本實例之形態之半導體裝置中，可Μ使閘 掻控制電路簡化，亦可Μ使系統全體小型化，簡略化，和 節省能量化。 另外，P U二極體為雙極裝置。在該雙極裝置中，具有 電洞和電子雙方之動作。因此，變厚成對應到高耐歷化之 基板之厚度，尤其是變厚成圖3中之η —區域5之厚度Τ。則 即使P i η二極體動作時之電流路徑變長時，因為利用電洞 和電子產生導電率之調變，所以可Μ維持較低之ON電阻 (ON電壓）。因此，可Μ抑制正常損失之增大，和可Μ使發 熱量減少。 另外，圖3所示之閘極電極層〗3形成與η _區域5和陰極 區域7互相面對。因此*當在主電流導通狀態對閘極電極 層1 3施加正電颳時，就在關1 0所示之溝9之周圃，產生吸 引有多個電子之η +累積（accumlation)區域21。利用這種 方式使作為陰極區域7之η +區域擴大。 經濟部中央標準局負工消費合作社印裝 其中，提高二極體之順向電壓降V f之方法是糾上所述之 使有效陰極面積增加之方法。此處所謂之有效陰極面積是 指圖3中之η -區域5和η +陰極區域7之接觸面積。 在本實施例之半導體裝置中，經由如圖1 0所示的產生η + 累積區域2 1，用來使η +陰極區域7形成被擴大之狀態。利 用這種方式可以增大有效陰極區域（在η +陰極區域7附加 有累積區域2 1 )和η -區域5之接觸面積。因此，可Μ提高 30 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS > Α4規格（210X 297公釐） 289156 A7 B7 五、發明説明（;π) (請先閱讀背面之注意事項再填寫本頁) 陰極側之電子之注入效率•和可以降低二極體之順向電壓 降V f。依照這種方式即使在第1主面（陰極側）為全面η +陰 極區域之情況時，可以經由使有效陰極區域擴大，用來增 大半導體晶Η全體之η +區域•可Μ減低Ο Ν狀態之損失。 亦即可Μ使半導體裝置之消耗電力減小。 在本實施肜態之半導體裝置中，因為在陰極側之第1主 面之全面形成η +陰極區域7，所Μ當與第1主面並存有η區 域和Ρ區域之情況（圖1 0 0〜圖1 0 2 )比較時，從陰極側流入 之電子電流在被溝9包夾之半導體基板之第1主面均等的流 動。因此，可Μ防止部份之電流密度之增加•用來改良ON 特性。 實施形態2 圖1 1是平面圖，用來概略的表示本發明之申請專利範圍 第1項和第6項之對應之實施形態2之半導體裝置之構埠， _12是平面_ *用來表示將陰極遒極17形成圖11之狀態之 方式。另外，圖1 3是沿著圖1 2之B - B '線之概略剖面圖。 經濟部中央標準局員工消资合作社印^ 參照圖1 1〜圖1 3，當與實施肜態1之半導體裝置比較時 ，本實施形態之半導體裝置之不同之點是設有p +分離不 純物區域23。 該P +分離不純物區域23形成在區域5之表面，成為 包圍二極體形成區域之平面區域和接合在溝9之方式。另 夕卜，該P +分離不純物區域2 3形成比溝9深。 另外，其以外之部份之構造因為與實施形態1相同，所 Μ使用相同之符號用來表示其相同之構件，而其說明則加 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -31 - A7 289156 B7 五、發明説明（2 lj) Μ省略。 下面將說明本實施形態之半導體裝置之製造方法。 圖1 4〜圖1 6是概略剖面圖，用宋表示本發明之實施形態 2之半導體裝置之製造方法之工程順序。 本實施形態之半導體裝置之製造方法是首先經由與圖4 所示之實施形態1同樣之工程。然後，參照圖1 4，在包圍 二極體形成區域之位置，利用形成ρ型不純物之Β等之元素 之離子注入法或分解法，選擇性的形成Ρ +區域2 3 a。然後 施加熱處理等。 參照圖1 5，利用上述之熱處理，使P型不純物擴散，用 K在指定之位置形成P +分離不純物區域2 3。 參照圖1 6，然後，在η _區域5之表面肜成溝9 a使其具有 互相平行之部份。其後之工程因為與實施形態1之工程大 致相同，所Μ其說明加以省略。 另外，利用閘掻之OH，OFF狀態之控制方法亦與賁胞形 態1大致相同。 參照圖1 3，該ρ +分離不純物區域2 3是當將負電壓施加 到閘極電極層1 3時，利用形成在閘極電極層1 3之周邊之反 轉層用來使電位被固定。利用這種方式使ρ +分離不純物 區域2 3和η _區域5所形成之ρ η接合形成反偏移狀態。可Μ 用來提高元件之主耐臞保持能力。 依照本賁施形態之半導體裝置時，如圖1 2、圖1 3所示， ρ型不純物區域23形成比包園二極體形成區域之溝9深。因 此可Μ提高其他元件和該二極體之電分離和元件之主附腯 本紙張尺度適用中國國家標準（CNS ) Α4規格（210:/ 297公釐） I---------------、1Τ------^ I (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貞工消費合作社印取 32 A7 289156 B7 五、發明説明（3⑴ 保持能力。 實廊形態3 (請先閱讀背面之注意事項再填寫本頁) 圖1 7是平面圖，用來概略的表示本發明之申_專利範圍 第2項之對應之實胞形態3之半導體裝置之構堦。_ 1 8是平 面圖，用來表示將陰極電極17形成_17之狀態之方式。另 夕卜，圖1 9是沿著圖1 8之C - C '線之概略剖面圖。 參照圖1 7〜圖1 9，當與實施形態1之半導體裝置比較時 ，本實施形態之半導體裝置之不同之點是設有P +高濃度 區域3 1 ( Μ下稱為p +接觸區域）。 該Ρ +接觸區域3 1形成在二極體形成區域内之第1主面； 經由溝9 b和9 c形成郯接陰極區域7之方式。另夕卜，該ρ +接 觸區域3 1如_ 1 8所示的形成在被平行之溝9 b，9 c包夾之表 面區域。另外，P +接觸區域3 1與陰極電極1 7形成電連接 。該P +接觸區域3 1具有1 X 1 0 17 c m — 3 Μ上之不純物濃度 。Ρ +接觸區域3 1和η +陰極區域7經由該溝被交替的配置 。另外，平行之溝9 a，9 b，...之數目可以任意的選擇。 經濟部中央標準局員工消费合作社印製 另外，其Μ外之部份之構造因為與賞施形態1大致相同 ，所以使用相同之符號用來表示其相同之構件，而其說明 則加Μ省略。 下面將說明本賁施形態之半導體裝置之製造方法。 圖2 0和圖2 1是概略剖面圖，用來表示本發明之實施形態 3之半導體裝置之製造方法之工程順序。 本實施形態之半導體装置之製造方法之一是首先經由與 圖4〜圖8所示之賁施形態1间樣之工程。然後 > 參照圖2 0 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐） assa、56 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明（:u) » 利 用 通 常 之 照 相 製 版 處 理 Μ 光 抗蝕 劑掩 蔽 所欲形成P + 1 1 I 接 觸 區 域 之 部 份 Μ 外 之 部 份 > 使 用 P型不純物之硼等之元 1 1 1 件 之 離 子 注 人 和 分 解 等 之 方 法 1 在 被包 夾於 平 行之溝9b， 請 先 1 1 9 c 之 間 之 η -區域5之 表 面 形 成 Ρ — h接觸區域3 1 該P +接觸 閱 讀 背 1 區域31具 有 0 . 5 u m Μ 上 1 . 0 /i in Μ 下之 深度 形成比溝9 1¾ 意 事 項 再 填 % 1 I 淺 〇 1 1 1 參 照 圖 2 1 利 用 與 上 述 者 同 樣 之 照相 製版 處 理和離子注 丄 入 處 理 之 組 合 形 成 P h接觸層3 1使其鄰接溝9 b和9 c，和 本 頁 1 在 被 溝 9 a 和 9b 9 c 和 9d包夾 之 η " _區域5之表 面 之全面，形 1 1 成 η Η h陰極區域7 〇 其 後 之 工 程 與 實 施形 態1大致相同，故 1 1 其 說 明 加 Η 省 略 〇 1 訂 另 外 亦 可 以 使 ρ Η h接觸區域3 ]和η + 陰極 區 域7之形成 1 I 順 序 相 反 各 個 區 域 之 擴 散 所 使 用 之元 件和 熱 處理依照所 1 1 要 求 之 擴 散 深 度 來 調 整 〇 1 1 因 為 本 實 施 形 態 之 半 導 體 裝 置 之 主電 流導 導 狀態和主電 1 流 遮 斷 狀 態 之 控 制 方 法 與 實 施 形 態 1相同，所Μ其說明加 1 I 以 省 略 〇 1 « 1 I 在 本 實 施 形 態 之 半 導 體 裝 置 中 t 如_ 1 9所 示 ，P +接觸 1 1 區 域3 1被配 置 成 經 由 溝 9 b 或 9 c 形 成 與η - 陰極區域7相鄰。 1 1 因 此 9 順 向 電 壓 降 Vf可 以 降 低 » 和 主電 流遮 斷 時之變成 1 1 OPF時間可W縮短c 下面將對此點進行更詳细之說明。 1 I 圖 22之 圖 形 用 來 表 示 順 向 電 壓 PI Vf和 比率 Rn 之關係，利 1 1 I 用 模 擬 用 來 獲 得 一 般 之 溝 道 I G B T fll 溝道 二極 體 等。其中， 1 1 比 率 Rn 是 指 圖 18 » 19所 示 之 在 第 1主面側（陰 極 側）並存有η 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X 297公釐） 289156 ab] 五、發明説明（:丨L〇 型不純物區域7和p型不純物區域31時之ri型不純物區域之 存在比率•具有下式之關係。 但是，其中之有效陰極區域包含可Μ對閘極電極施加正 電壓之η +累積區域21(圆110)。
Rn=n +區域（有效陰極區域）/U +區域（有效陰極區域） + P型區域）..........（1 ) 由該圖22可Μ明瞭，當比率Rn變大時，亦即η型不純物 區域之存在比率增加時，順向電壓降V f就降低。因此，連 接在η —層之區域全部形成陰極區域（η型不純物區域），在 沒有Ρ型不純物區域之情況時（比率R η = 1之情況時），可Μ 使順電壓V f進行最大之降低*藉Μ使半導體裝置之消耗電 力減小。 另外一方面，圖23之圖形用來表示當主電流遮斷時，在 元件内流動之電流工和時間之關係。參照圖23，在變成 0 F F時，於對閘極電極層胞加負遒壓時（時間t D )>被溝狀 之閘極電極包夾之主電流通路内就進行空乏化，因為斷絕
從η +陰極區域7注入電子，所Μ茌二極體内流動之電流I 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 急激的減小，然後，使累積在η _半導體基板内部之載子（ 電洞）媛和的減少。該緩和減少之電流部份稱為尾部電流。 在圖19所示之本實施形態之半導體裝置中，ρ +接觸區 域31被設置成與η +陰極區域7相鄰。因此•當主電流遮斷 時，在二極體内流動之電流I。之一部分之電洞電流“變 成從Ρ +接觸區域3 1被吸引到陰極極1 7。利用這種方式使 二極體内流動之電流I變小，尤其是尾部電流快速的減小 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X 297公1 ) _ 〇 π _ 289156 A7 B7 經濟部中央標準局貞工消費合作社印製 五、發明説明 Cij) •丨 I 〇 因 此 可Μ 縮 短 變 成 OFF之時間。 1 1 I 利 用 這 種方 式 » 在 本 實 施 肜 態 之半 導體裝置中， 經 由調 1 I 整 η " _區域5之 表 面 之 陰 極 區 域 7和ρ + 接觸區域31之 存 在比 請 先 1 1 閱 | .率 依 照 上述 之 (1 )式 可Μ選擇對應到各稱二極體之性 讀 背 面 I 能 之 最 適 當之 順 向 電 壓 降 Vf和 變 成OFF時間。 之 注 1 I 意 I 實 施 形 態 4 事 iS 1 I 再 1 圖 24 是 平面 圖 用 來 概 略 的 表 示本 發明之申請專 利 範圍 填 寫 第 2和6項 之對 應 之 實 胞 形 態 4之半導體裝置之構造 圖25 本 頁 1 是 平 面 圖 ，用 來 表 示 將 陰 極 電 極 1 7形 成圖2 4之狀態 之 方式 1 1 〇 另 外 圖26 是 沿 著 圖 2 5 之 D- D ' 線之 概略剖面圖。 1 1 參 照 圖 24〜 m 26 本 實 施 形 m 之半 導體裝置之與 實 施形 1 1 丁 態 3之不同之點是設有ρ + 分 離 不 純物 區域23。 1 1 該 Ρ Η h分離不純物區域2 3形成在η 一 區域5之表面 成為 1 1 包 圍 二 極 體形 成 區 域 之 平 m 區 域 和接 合在溝9之方式 )另 1 1 外 該 Ρ — h分離不純物區域2 3肜成比溝9深。 1 x乂1 另 外 其Μ 外 之 部 份 之 構 造 因 為與 實施形態3相同 所 1 | Μ 使 用 相 同之 符 號 用 來 表 示 其 相 同之 構件，而其說 明 則加 1 I Μ 省 略 Ο 1 1 該 Ρ h分離不純物區域2 3是當將負電壓施加到閘極電極 1 1 層 13時 利用 形 成 在 閘 極 電 極 層 1 3之 周邊之反轉層 用 來使 1 1 電 位 被 固 定。 利 用 這 種 方 式 使 p H h分離不純物區域23和η — 1 I 區 域 5所形成之ρ η接合成為反偏移狀態。可以用來提高元 1 I 件 之 主 耐 壓保 持 能 力 〇 1 1 1 依 照 本 實施 肜 態 之 半 導 體 裝 置 時， 如圖2 5 >圓2 6所 示， 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 36 經濟部中央標準局員工消f合作社印製 289156 at B7 五、發明説明（〔l ]) P型不純物區域23形成比包圍二極體形成區域之溝9深。因 此可以使其他元件和該二極體產生電分離和提高元件之主 耐壓保持能力。 實細形態5 圖2 7是平面圖，用來概略的表示本發明之申請專利範圍 第3項之對應之實施形態5之半導體裝置之構造*圖28是平 面圖*用來表示將陰極電極1 7形成_ 2 7之狀態；之方式。另 夕卜，圖29是沿著圖28之E-E'線之概略釗面圖。 參照圖2 7〜圖2 9，本實施形態所示之實例具有4層ρ η p η 二極體。該4層ρηρη二極體包含有：Ρ +集極區域1，η型媛 衡區域3，η -區域5，ρ型基極區域41，和η +陰極區域7。 以順序積層之方式設置該等Ρ +集極區域1，η型緩衝區域3 ，η —區域5，ρ型基極區域4 1，和η +陰極區域7。溝9形成 從該η +陰極區域7側之表面。貫穿η +陰極區域7和ρ型基 極區域4 1後到達η —區域5，而且具有互相平行之部份。η — 陰極區域7形成在被該互相平行之溝9包夾之表面之全面。 Ρ型基極區域4 1具有1 X 1 0 14 c m - 3以上，5 x 1 0 17 c ra 一 3 Μ下之不純物濃度，η +陰極區域7具有1 x 1 Ο 18 c m — 3 Μ 上之不純物濃度。 另外，其以外之部份之構造因為與實施形態1相同，所 以使用相同之符號用來表示其相同之構件，而其說明則加 以省略。 下面將說明本實施肜態5 #導體裝置之製造方法。 麵30和圖31是概略剖面圖，.用來表示本發明之實施形態 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） „7 ---------f------IT------欲-- (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印取 五、發明説明 (：\b ) | 5之半導體裝置之製造方法之工程順序 >本實施形態之 製 1 1 | 造 方 法 是 首先 經 由 與圖 4〜圖8所 示 之 實 施 形 態1同樣之 工 1 I 程 〇 然 後 ，參 照 圖 30， 使 用 離子 注 入 和 擴 散 等之方 法 在 請 先 1 1 閱 I 被 平 行 之 溝9包夾之η _ 區 域 5之第1 主 面 之 一 部份形 成Ρ 型 讀 背 | 面 I 基 極 區 域 41° 該 P型基極區域4 1形成所具有之不純物濃 度 之 注 1 I 意 1 為 1X1 0 1 4 c ία ' -3 Μ上 5 X 10 17 c m 3 以 下 ，而且 形成比 事 項 1 I 再 1 溝 9淺和比後面所述之η + 陰 極區 域 7深 例如形成1 .0 ju m 填 寫 1 以 上 15 .0 u m以下之深度 本 頁 1 參 照 圖 31 > 利 用 離子 注 入 和擴 散 等 之 方 法 ，在被 互相平 1 1 行 之 溝 9包夾之第1 主面 形 成η Η h陰極區域7 。該η Η 卜陰 極 I 1 區 域 7形成具有1 X 1 0 18 c m - 3 Μ 之 尖 峰 濃 度 •和形 成比P 1 訂 1 I 型 基 極 區 域4.1 淺 〇 其後 之 工 程因 為 與 實 施 形 態1相同， 所 以 其 說 明 加Μ 省 略 0 1 1 I 下 面 將 說明 本 實 施形 態 之 半導 體 裝 置 之 主 電流導 通狀態 1 1 和 主 電 流 遮斷 狀 態 之控 制 方 法。 ' 1 欲 主 電 流 導通 狀 態 之實 現 是 經由 將 正 電 壓 施 加在圖 29所示 1 I 之 閘 極 電 極層 13 〇 當對 閘 極 電極 層 1 3 施 加 正 電壓時 * P 型 I 基 極 域 41之 與 閘 極電 極 層 13面 對 之 部 份 就 反轉成 η - 區 1 1 域 用 Μ 形 成通 道 促成 電 子 電流 之 流 動 〇 其 次，與 該電子 1 1 電 流 對 ats 懕 的， 電 洞 從Ρ h陽極區域1 注 入 到 η " _半導體基 板5 1 1 中 因 而 發生 導 電 率調 變 〇 然後 該 電 洞 電 流變成 流入到 1 | P基極區域41 < >當該電流變大時 P 型 基 極 區 域41之 電位就 1 I 上 升 t 當 該電 位 大 於内 藏 電 位時 由 p型基極區域4 1和 η + 1 1 1 陰 極 區 域 7肜成之二極體就變成導通狀態 =利用這種方 式 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0:< 297公釐） 389156 A7 經濟部中央標準局員工消費合作社印裝 B7五、發明説明（:ih ) ，因為來自η +陰極區域7之電流貫穿P基極區域41之後直 接注入到η —半専體基板5，所Μ 4層p η p η閘流體變成Ο N狀 態。 另外，該Ο Ν狀態之Ο Ν電阻（ϋ Ν锴壓）與ρ基極區域4 1之濃 度具有很大之相關性•在其濃度比Ο Ν狀態之η _半導體基 板5中之累積載子數低很多之情況時，可Μ獲得與未設有 Ρ基極區域41之上述實施形態1〜4大致相同程度之低ON電 壓。 其次，主電流遮斷狀態之實琨是經由將負電壓施加在圖 2 9所示之閘極電極層1 3。當對閘極電極層1 3施加負電壓時 ，Μ 0 N狀態形成之η +通道就消失，停止從η +陰極區域7 供給電子，同時空乏層從閘極遒極層1 3朝向η _區域5延伸 ，主電流之電流路徑被縮小。利用這棰方式使導通電流減 小*當小於保持電流時，由Ρ型基極區域4 1和η _區域5所 形成之二極體就變成反偏移狀態，因而形成主電流遮斷狀 態。 另外*在主電流遮斷後，因為利用上述之Ρ型基極區域 4 1用來保持主耐懕，所以本實施形態之特徵是不需要胞加 閘極電壓用Μ維持主電流遮斷狀態。 在本實施形態中，如圖2 9所示之閘極電極層1 3經由絕緣 層1 1形成面對η —區域5，ρ型蕋極區域4 1和陰極區域7。亦 即，閘極控制方式為電壓控制型。因此，與實胞形態1所 說明者同樣的，當與電流控制型比較時，可Μ使閛極控制 電子路簡化。 -39 - (請先閱漬背面之注意事項再填寫本頁) 、1Τ -! 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0ΧΜ7公尨） 289156 A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明 (： VI) « 1 | 另 外 « 在 被 溝 9包夾之第1 主 面 形 成 大 面 積 之 陰 極 區域7 1 1 I 〇 因 此 與 實 施 形 態 1所說明者同樣的 可Μ降低順向電 'N 1 I 壓 降 V f 〇 請 1 1 閱 I 另 外 本 實 施 形 態 之 半 導 體 裝 置 在 肜 成 主 電 流 遮 斷狀態 讀 背 I 面 I 之 後 不 需 要 施 加 閘 極 電 壓 亦 即 具 有 正 常 斷 開 型 之構造 1 I 意 1 〇 因 此 當 與 必 需 要 經 常 施 加 閘 極 電 m 之 構 造 比 較 時，本 事 項 1 I 再 1 實 胞 形 態 可 Μ 使 閘 極 控 制 電 路 m ib 〇 填 寫 1 宵 施 形 態 6 本 I '〆 i | 圖 32是 平 面 _ 用 來 概 略 的 表 示 本 發 明 之 甲 請 專 利範圍 I 1 第 3和6項 之 對 m 之 實 胞 形 態 6之半導體裝置之構造 圖33 1 1 是 平 面 圖 用 來 表 示 將 陰 極 電 極 17肜 成 _ 32 之 狀 態 之方式 1 玎 〇 另 外 圖 34是 沿 著 圖 33 之 F- F ' m 之 概 略 剖 面 _ 0 1 I 參 照 圖 32 圖 34 本 實 胞 形 態 之 半 導 體 裝 置 之 與 實施形 1 1 1 態 5之不同之點是設有p + 分 離 不 純 物 區 域 2 3 〇 該 Ρ h分離 1 1 不 純 物 區 域 23形 成 包 圍 二 極 體 形 成 區 域 之 平 面 區 域 ，和接 1 線 合 在 溝 9之方式 >另夕卜 該P + 分 離 不 純 物 區 域 23形 成比潢 i 9深 > I 其 外 之 部 份 之 構 造 因 為 與 實 施 形 態 5相同 所Μ使用 1 1 相 同 之 符 號 用 來 表 示 相 同 之 構 件 而 其 說 明 則 加 Μ 省略。 1 1 該 P —分離不純物區域2 3之製造方法與画1 4 Λ -圖1 6所說 1 1 明 之 工 程 大 致 相 同 所 Μ 其 說 明 加 Η 省 略 0 1 | 該 P - h分離不純物區域2 3是當將負電壓施加到閘極電極 1 I 層 1 3時 t 利 用 形 成 在 閘 極 電 極 層 1 3 之 周 邊 之 反 轉 層 用來使 1 1 位 被 固 定 〇 利 用 楢 方 式 P f分離不純物區域2 3和η 一 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 2()7公釐） -40 - 389156 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 區 域 5所形fi! ί之ΡΓ1接合成為反偏杉 $狀態 可Μ用來提高元 件 之 主 耐 壓 保 持能 力。 依 照 本 實 施 形態 之半 導 體 裝 置 時 如 圆 33 > 圖 3 4所 示， p型不純物區域23形成比包圍二 二極體形成區域之溝9深 。因 此 可 以 使 其 他 元件 和二 極 m 產 生 電 分 離 和 提 高 元 件之 主耐 壓 保 持 能 力 Ο 實 施 形 態 7 圖 35是 平 面 圖， 用來 概 略 的 表 示 本 發 明 之 申 請 專利 範圃 第 4項之對應‘之賁胞形態7之 半 導 體 裝 置 之 構 造 _ 36是平 面 圖 用 來 表 示將 陰極 電 極 17 形 成 圖 35 之 狀 態 之 方式 。另 外 圖 37是 沿 著圖 36之 G - G '線 之 概 略 剖 面 画 〇 參 照 國 35 画37 ，本 實 胞 形 態 之 半 専 體 裝 置 之 與賁 施形 態 5之不同之點是設有ρ + 接 觸 區 域 3 1 〇 ρ Η h接觸區域3 1被 設 置 成 經 由 潢 9 b或 9d肜 成 與 陰 極 區 域 7相郧 和遒連接在 陰 極 電 極 17 〇 該ρ * •接觸區域3 1 Μ有1 X 17 cm - 3 Μ上 之不 純 物 濃 度 〇 P ' h接觸區域3 1和η + 陰 極 區 域 7經由該溝被交 替 的 配 置 0 另 外平 行之 溝 9a 9 b * · .之數目可Μ任意的 選 擇 〇 另 外 f 其 以 外之 部份 之 構 造 因 為 與 霣 施 形 態 5相同 所 Μ 使 用 相 同 之 符號 用來 表 示 相 同 之 構 件 而 其 說 明則 加Μ 省 略 0 下 面 將 說 明 本實 施形 態 之 半 導 體 裝 置 之 製 造 方 法0 圖 38和 圖 39是概 略剖 面 圖 » 用 來 表 示 本 發 明 之 實施 形態 7之半導體裝置之製造方法之工程順序 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 289156 at B7 經濟部中央標準局’矣工消費合作社印裝 五、發明説明（:Γ)) ‘丨 I 本 實 施 形 態 之製 造 方 法 是 首 先 經 由 與 圖4〜圖8所 示之實 1 1 | 施 形 態 1之製造方法相同之工程 '然後參照圖38，使用照 '、 1 I 相 製 版 處 理 或 離子 注 入 和 擴 敗 等 之 方 法 ，在 被平行 之溝9b 請 先 1 1 閱 1 和 9 c 包 夾 之 η " •區域5 之 表 面 形 成 ρ Η •接觸區域3 1。 讀 背 1 I 參 照 圖 39 1 利用 與 上 述 li 3 0和 圖 3 1 相 间之 工程， 肜成P 之 1 I 意 1 I 型 基 極 區 域 4 1 和η Η h陰極Μ域7 使 其 經 由 '溝9b和9c變 成與P + 事 項 1 I 再 1 | 接 觸 區 域 3 1 相 鄰0 其 後 之 工 程 m 為 與 施形 _ 1相同，所 填 J •V 本 Μ 其 說 明 加 省略 〇 頁 1 I 在 本 實 施 形 態中 因 為 形 成 p H h接觸區域3 1使其經由溝9 1 1 變 成 與 ID ^ •源極區域7 相 鄰 所 Μ 與 實 施 形態 3所說明者同 1 1 漾 的 可 Μ 縮 短變 成 OFFfl$ fig · 1 訂 實 施 形 態 8 1 I 圖 40 是 平 面 圖， 用 來 概 略 的 示 本 發 明之 申請專 利範圍 1 1 1 第 4和6項 之 對 應之 實 施 形 態 8之半導體裝置之構造 圖4 1 1 1 是 平 面 圖 用 來表 示 將 陰 極 電 極 1 7肜 成 HI 40 之狀態 之方式 1 〇 另 外 圖 42是沿 著 圓 4 1 之 Η - H ' 線 之 概 略剖 面_。 1 1 參 照 40 圖 42 · 本 實 胞 肜 態 之 半 導 體 裝置 之與賞 施肜態 1 I 7之不同之點是設有ρ 十 分 離 不 純 物 區 域 23 〇 該P +分離不 1 1 I 純 物 區 域 23被 設置 成 平 面 式 的 包 ria 圍 —一 極 體形 成區域 和接合 1 1 溝 9之方式 、另夕卜 ，該Ρ + 分 離 純 物 區 域23形成比 溝9深。 1 1 另 外 其 Μ 外之 部 份 之 構 造 因 為 與 實 施形 態7之構造相 1 | 同 1 所 Μ 使 用 相同 之 Λ-V 付 號 用 來 表 示 其 相 同之 構件， 而其說 1 I 明 則 加 以 省 略 〇 1 1 I 本 實 施 形 態 之半 導 體 裝 置 之 Ρ - *分離不純物區域2 3之製 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 2(J7公釐） -42- A7 289156 五、發明説明U()) 造方法與上述之圖1 4〜圖1 6所示之：丨:：程相同ύ (靖先間靖背面之注意事項再填寫本頁) 該Ρ +分離不純物區域2 3是當將負钽壓施加到閛極電極 層1 3時•利用形成在閘極電極層1 3之周邊之反轉層用來使 電位被固定。利用這棰方式使Ρ +分離不純物區域2 3和η 一 區域5所形成之pri接合成為反偏移狀態。可Μ用來提高元 件之主耐壓保持能力。 依照本實胞形態之半導體裝置時，如圖4 1，圓4 2所示， Ρ型不純物區域2 3形成比包圍二極體肜成區域之满9深。因 此可Μ使其他元件和該二極體產生遒分離和提高元件之主 _壓保持能力。
實施形態Q 圖4 3是平面圖，用來概略的表示本發明之申請專利範圍 第5項之對應之實施形態9之半導體裝置之構造，圖4 4是平 面麵，用來表示將陰極電極1 7形成圖4 3之狀態之方式。另 外，圖4 5是沿著圖4 4之I - I ’線之概略剖面圖。 經濟部中央標準局貞工消f合作社印製 參照圖4 3〜圖4 5，本賞施形態是包含有二極體構造之實 例。該二極體是具有Ρ +接觸區域1，η型鍰衝區域3，η 一 區域5，和η +陰極區域7之積層構造。溝9被設置成從該η 陰極區域7側之表面貫穿η +陰極區域7到達η _區域5之方 式。在基板表面設有Ρ +接觸區域6 2肜成接合該溝9之方式 。另外，在該Ρ +接觸區域6 2之正下方設有η —區域6 1形成 接合在溝9和ρ +接觸區域6 2之方式。 Ρ +接觸區域6 2具有1 X 1 0 17 c m — 3 Μ上之不純物濃度， η —區域 6 1 风有例如 1 X 1 〇 12 c m 一 3 Μ 上，1 x 1 0 17 c m - 3 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公釐） -43 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（ .11) Μ下之比η +陰極區域7低之不純物濃度。 另外，其Μ外之部份之構造因為與實施形態1相同，所 Μ使用相同之符號用來表示其相闾之構件|而其說明則加 以省略。 下面將說明本實施形態之半導體裝置之製造方法。 圖4 6〜圖4 9是概略剖面圖•川來表示本發明之實施形態 5之半導體裝置之製造方法之工程順序。 參照圖4 6，首先順序的積層ρ +接觸區域1和η型緩衡區 域3及η -區域5。在該η -區域5之表而，設置相當於η —區 域6 1之低濃度之外延成長層，然後選擇性的進行離子注入 和擴散等，用來殘留島狀之η —區域6 1。 參照圖4 7 ·在破II _區域6 1包夾之區域，利用離子注入 和擴敗等，形成η +陰極區域7。該陰極區域7之擴敗深度 與η -區域6 1之擴敗深度大致相同。 參照圖4 8，利用離子注入和擴散等，在η —區域6 1之上 方之基板表面.，形成Ρ +接觸區域6 2。該ρ +接觸區域6 2最 好形成比η +陰極區域7淺。 參照圖4 9，形成溝9 a使其從基板表面貫穿ρ +接觸區域 6 2和η —區域6 1後到達η —區域5。然後，經由與實施形態1 同樣之工程，用Μ完成圖45所示之半導體裝置。 另外，η -區域61最好Μ比η —區域5低之不純物濃度形 成，但是亦可Μ在η -區域5具有很低之不純物濃度之情況 時，經由使η -區域5殘留用以形成η —區域6 1。 下面將辑明本實胞形態之半導體裝置之控制方法。 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210Χ 297公釐) -Λ Λ - ---------f'------IT------Μ , (請先閱讀背面之注意事項再填寫本頁) 289156 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（.1:2 ) I 首 先 1 主 電 流 導 通 狀 態 之 實 琨 是 經 由 將 正 電 壓 施加 在閘 1 1 | 極 電 極 層 13 0 這 時 > 沿 著 圖 50所 示 之 溝9形成電子濃度較 '·—、 1 | 高 之 η型累積區域6 5。 請 先 1 1 閱 I 主 電 流 遮 斷 狀 態 之 實 η Μ 經 山 將 負 Μ m 加 在 閘極 锺極 讀 背 1 Λ I 層 13 Ο 當 對 閘 極 電 極 層 1 3施 加 負 電 壓 時 t 與 上 述 之實 施形 1 I * 1 態 ]， “ 8同 樣 的 電 子 電 流 通 路 之 η Η h累憒層（通 道 )即告消 事 項 1 | 再 1 失 主 電 流 之 電 流 路 徑 因 空 乏 化 而 被 遮 斷 而 且 接合 在溝 填 1 9之η - 區 域 5 6 1變成ρ + 反 轉 區 域 0 本 頁 ί I 著 縮 短 主 電 流 遮 斷 時 之 變成0 F卩時間， 所Μ需要在遮 1 1 斷 時 將 殘 留 在 元 件 内 之 少 數 m Ϊ- (在這棰情況時為電洞）， 1 1 從 η ' •半専體基板5内 迅 速 的 引 出 〇 在 本 實 胞 形 態 中， 利用 1 訂 產 生 在 該溝9之周圍之ρ + 反 轉 區 域 和 Ρ ’ •接觸區域62之路 1 I 徑 將 該 少 數 m 子 (電洞） 引 出 〇 因 此 本 貿 施 形 態亦 可以 1 1 I 以 實 施 形態2所說明之方式使變成0 F F之 時 間 縮 短 〇 1 1 另 外 參 照 圖 50 在 主 電 流 導 通 狀 態 時 在 溝 9之周圍 1 會 產 生 電 子 密 度 較 高 之 η型累積通道區域6 5 ’該π 型累 積區 1 I 域65可 Μ 視 為 是 η Η —陰極區域7之 延 長 區 域 〇 亦 即 ，可 以視 1 I 為 η 1 h陰極區域7被擴張 〇 利 用 這 種 方 式 用 來 增 大η 卜陰 1 1 | 極 域7和η — 區 域5之接觸面積（陰 極 面 積 ) 3因此，可Μ 1 1 提 高 電 子 之 注 人 效 率 和 m 低 順 向 Μ 壓 降 V f 〇 1 1 施 形 態 1 0 1 圖 5 1是 平 面 圖 用 來 概 略 的 示 本 發 明 之 請 專利 範圍 1 1 I 第 5和6項 之 對 應 之 實 施 形 態 1 0之 半 導 體 裝 置 之 構 造， 圖52 1 1 I 是 平 面 圖 » 用 來 表 示 將 陰 極 電 極 1 7形成圖 5 1之 狀 態之 方式 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X 297公楂） 45 A7 B7 經濟部中央標準局員工消贤合作社印裝 五、發明説明 ⑴） I 〇 另 外 » 圖 53 是 沿 著 圖 52 之 J - J， 線 之 概 略剖 面 圖。 1 1 | 參 照 圖 5 1 圖 53 ) 本 實 施 形 之 半 導 體裝 置 之構造 之與 1 1 實 施 形 態 9之不同之點是設有ρ + 分 離 不 純物 區 域23 ° 該P + 請 £ 1 1 閱 I 分 離 不 純 物 區 域 23被 設 置 成 Ψ 面 式 的 包 圍二 極 體形成 區域 讀 背 面 1 和 接 合 溝 9之方式。 另夕卜 該Ρ 十 分 離 不 純物 區 域23形 成比 之 注 1 I 意 1 I 溝 9深l 事 項 1 I 再 1 | 下 面 將 說 明 本 實 施 形 態 之 半 m 體 裝 置 之製 造 方法。 填 % 圖 5 4是 概 略 剖 面 麵 ， 用 來 表 示 本 m 明 之實 施 形態10 之半 本 ϊί 1 I 導 體 裝 置 之 製 造 方 法 0 1 1 本 實 施 形 態 之 半 導 體 裝 置 之 製 造 方 法 是首 先 經由與 麵1 4 1 1 和 H 1 5所 示 之 實 施 形 態 2相同之工程 然後 經由圖46所 1 訂 1 I 示 之 X 程 用 以 形 成 画 5 4所 示 之 狀 態 〇 m 後， 經 由與實 施肜 態 1同樣之工程 用以完成圖5 3所示之半導體裝置。 1 1 I 該 ρ Η h分離不純物區域2 3是當將負锴壓施加到閘極電極 1 1 層 13 時 利 用 形 成 在 閘 極 電 極 層 1 3 之 周 邊之 反 轉層用 來使 1 Mi 電 位 被 固 定 〇 利 用 這 植 方 式 使 P - h分離不純物區域2 3和η - 1 | Μ 域 5所形成之ρ η接合成為反蝙移狀態 •利用這種方式可 1 1 Μ 用 來 提 高 元 件 之 主 耐 壓 保 持 能 力 〇 1 1 依 照 本 實 施 形 態 之 半 導 體 裝 置 時 ) 圖 52， 圖 5 3所示 之P 1 1 型 不 純 物 區 域 23形 成 比 包 圍 極 體 肜 成 區域 之 溝9深 )因 1 1 此 » 可 Μ 使 其 他 元 件 和 該 二 極 體 產 生 電 分離 和 提高元 件之 1 I 主 耐 壓 保 持 能 力 Ο 1 I 另 外 S 各 個 實 胞 形 態 中 所 設 置 之 溝 9? Ϊ《可以配置成如國 1 1 1 55 〜 圖 57所 示 之 同 心 圓 狀 〇 1 1 -46 - 本紙張尺度適用中國國家標华（CNS ) A4规格（210X 297公毬） A7 289156 B7 五、發明説明（.1 i) 另外，圖5 5所示之平面構造圖對應到實施形態2和實施 形態6，沿著_ 5 5之L -1,’線之剖面對應到圖1 3和_ 3 4所示 之概略剖面圖。 另夕卜，圖5 6所示之平面構造圖對應到踅胞肜態4和8。另 夕卜，沿著圖5 6之Μ - 線之剖面對應到圖2 6和圖4 2所示之概 略剖面圖。另外，圖2 6和圖4 2中之溝9之數目可Μ任意的 選擇。 另外，圖57所示之平面構造圖對應到實施形態1 0。另外 ，沿著圖5 7之Ν - Ν ’線之剖面對應到圖5 3所示之概略剖面圖。 實施形態1 1 圖5δ是剖面圖，用來概略的表示本發明之申請專利範圍 第8項之對應之實施形態1 1之半導體裝置之構造。參照圖 5 8，本實施形態之半導體裝置用來表示1 G Β ΐ之實例。當與 圖99所示之半導體裝置之構造比較時，本實施形態之半導 體裝置之構造之不同之點是具有不同之溝形狀。亦即，本 實施形態之溝1 1 3形成比圖9 9所示之溝4 1 3深。溝1 1 3之深 度Τ 1 1為5〜]5以m，寬度W 1 1為0 . 8〜3 . 0 u m。另夕卜，溝1 1 3 間之間距P11為4w 在Μ具有數百V級之附壓之元件作為第1導電型半導體基 板之情況時，使用數+ Ω c m之η型低不不純物濃度之外延 成長基板作為η —基板（η —區域）1 0 5。另外，在敝千V級元 件之情況時 > 對η型之低不純物濃度之1 Ο Ο Ω c m Μ上之高電 阻係數之η _基板1 0 5 (亦即Μ 3 5 Ο Ω c m程度之6 0 0 w m程度之 厚度之P Z ( F丨〇 a t i n g Ζ ο n e )方式製造之矽多結晶基板），經 -47 - (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部中央標準局具工消費合作社印製 本紙張尺度適用中國國家標率（CNS > Α4規格（210Χ297公釐） A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明 ( 1Ί ) I 1 1 由 Μ 中 性 子 線 照 射 和 進 行 熱 處 理， 月來 調 整 電 阻 係 數 〇 1 1 | 另 外 > 在 高 電 阻 基 板 摻 雜 η型或 Ρ型 之 不 純 物 用 來 進行 電 1 I 阻 係 數 之 控 制 〇 但 是 I 在 雙 極 型元件 之 0H狀 態 作 為電 流 請 1 1 閱 | 載 體 (* g子） 之 電 子 和 電 洞 破 充 分f 1勺累 m 茌 高 電 阻 層 内因 而 讀 背 面 I 產 生 導 電 率 調 變 (C on du c t i v it y mod u i at i 〇 η ) 1 所 Μ依 昭 /、、、 之 注 1 I 意 1 I 情 況 可 Μ 視 為 是 真 正 半 導 體 (i n t r *ins i c S e tn i c on du c t 〇 r ) ° 事 項 1 I 再 1 另 外 > 在 本 實 施 形 態 中 ρ ·* 接 觸应 HI 0 1 之 厚 度 T1 0 1 為 填 Η X 3 〜350 U 瓜 η + m 衝 區 域 103之厚 度τ 103 為 8 •->W 30 U m * η - 本 Ϊ! 1 I 區 域 1 0 5之厚度T 1 0 5為4 0〜6 0 0 /i m * ρ 型 基 極 區 域 107之厚 1 1 度 Τ1 07為 2 . 0〜3 .5 U m ’ η + 射 極區域 109之厚度T109為0 .5 1 1 1 . 5 ju in 0 1 訂 ρ型基板區域1 07 亦 可 Μ 形 成 比溝1 1 3淺 實質上為3 w R1 1 I 之 程 度 〇 ' 1 1 I 另 外 各 部 份 之 不 純 物 濃 度 是 P十 接觸區域1 0 1 為 1 X 1 0 1 6 1 1 c in - 3 Μ 上 5X1 021 c m * -3 Μ下 * η + 緩 衝 區 域 1 03 為 1 X 1 10 13 cm - 3 Μ 上 1X1 0 19 c in ~ -3 Μ下 η - 區 域 105 為 1 X 1 | 10 12 era - 3 以 上 1X1 0 14 c m " •3 Μ下 Ρ 型 基 座 TW laa 域107 I 之 尖 峰 濃 度 為 1X1 0 1 & C m " -3 K上 » 1 X 10 17 c m - 3 Μ下 » 1 1 P H h接觸區域1 11 在 基 板 表 面 為 1 χ 1 0 2 0 C m ~ -3 η + 射極 區 1 1 域 1 0 9在基板表面為1 X 1 0 19 c m 3以 上 1X1 0>〇 C π. - 3 1 1 Μ 下 〇 1 | 另 外 其 以 外 之 部 份 之 構 造 因 為與 圖 99所 示 之 第 3習知 1 I 例 大 致 相 同 所 以 使 用 相 同 之 符 滤用 來 表 示 相 同 之 構件 » 1 1 | 而 其 說 明 則 加 Μ 省 略 〇 1 1 -4 8 ~ 本紙張尺度適川中國國家標準（CNS > Λ4規格（210X 297公釐） A7 289156 B7 五、發明説明（1丨” 下面將說明本實施形態之半導體裝置之製造方法。 圖59〜圖63是概略剖面圖，用來說明本發明之實施形態 11之半導體裝置之製造方法之工程順序。首先參照圖59* 以積層方式形成P +接觸區域1 0 1，η +媸衝區域1 0 3和η _ 區域105。然後•在η —區域105之表面形成ρ型基棰區域 1 0 7和η +射極區域1 0 9。 參照圖60，經由對基板進行異方性蝕刻用來形成满113 ，使其貫穿η +射極區域109和ρ型基極區域107形成底部到 達η —區域1 0 5。經由控制其鈾刻用來使該溝1 1 3形成寬度 為0.8〜3.Owbi，深度為5.0〜15.0« ra。另夕卜，溝之深度 最好為10.0/imM上。 參照圖6ί，利用熱氧化法等，形成以6夕氧化膜製成之閘 極氧化膜11 5使其沿著溝1 1 3之内壁面和覆蓋在表面。 另外，在該閘極氧化膜115之形成前*和溝113之形成後 ，進行等方性電漿蝕刻•然後利用犧牲氧化，在溝1 1 3之 内壁面等形成矽氧化膜，可以用來提高M0S特性和閘極氧 化膜特性。 參照圖62，Μ埋入溝113之方式，形成摻雜有磷等之η型 不純物之摻雜聚矽層。對該摻雜聚矽層進行異方性蝕刻， 用來形成閘極電極層117使其埋入到溝113内*而且其上端 從满1 13突出。 參照圖63·在溝113之間之一部份之區域，利用ρ型離子 之注入和擴散等之方法 > 肜成Ρ +接觸區域llli藉以減低接 觸電阻。該ρ +接觸區域1 1 1必需要有1 X〗0 2e c m - 3 Μ上 -4 9 - I I I I I 狀 i I I 訂 έ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印^ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央標準局員工消費合作社印裂 五、發明説明Γίν 濃度·其深度可以與η +射極區域1 0 9之程度相同。利用 B P S G等之C V D氧化膜形成層間絕緣層1 1 9使其»蓋在從溝 1 1 3突出之閘極電極層11 7之L·端。 然後形成陰極電極1 2 1使Κ電連接在η +射極區域1 0 9和 Ρ +接觸區域1 1 1產生電連接，和形成陽極電極1 2 3使其電 連接在Ρ +接觸區域1 0 1，藉Μ完成圖5 8所示之半導體装置 本實施形態之半導體裝置中之閘極電極層11 7之0 H · 0 P F 狀態之控制方法與圖9 9所示之第3習知例大致相同，所Μ 其說明加以省略。 本發明人等利用上述園2 2之結果•可Μ發規比率R η變大 Β存順向電壓降V f就減小。尤其是在比率R η為0 . 4 Μ上時發 琨可以穩定的降低順向電颳降V f’。另外亦發琨比率Κ η在 0 . 7 Μ上時順向電壓降V Γ之降低更明顯。另外，當評佔第3 習知例（圖9 9 )之I G Β Τ構造之比率R η時，可Μ瞭解當該比率 R η小於0 . 4時，從陰極面供給電子之能力就變成非常貧弱。 依照本實胞肜態之半導體裝置時，因為溝1 1 3之深度大 於5 w m，形成比圖9 9所示之第3習知例深，所Μ如圖1 0 0所 示之主電流導通狀態所產生之η +累楨區域4 2 5 a之分布大 於第3習知例者。因此，由該η +紧橫區域4 2 5 a和η +射極 區域1 0 9所形成之有效陰極區域變成比第3習知例者寬廣， 可以確保具有較大之有效陰極面積。依照這種方式，因為 圖2 2所示之有效陰極丨J0 f貞η變大，所Μ比率Κ η ( = η / η + ρ ) 亦變大。實質上，圓2 2所示之比率R η，在_ 9 9所示之第3 習知例中，不能獲得大於0 . 4者。因此*為著要使比率R η 本紙張尺度適用中國國家梯準（CNS ) Α4規格（2Ι0Χ297公釐） ---------{------訂------始 I (請先閱讀背面之注意事項再填寫本頁) 50 289156 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 4 \ I '1 ) 1 大 於 第 3習知例者 所Μ可以使順向電壓降V f低於第3 習 知 1 1 例 者 〇 1 1 另 外 作 為 比 率 R η -X, ---- Z兀 件 之 ίϊιί 積 P 如圖5 8之祖線所示 —s 請 ά. 1 | 閱 I 1 稱 為 P型基極區域1 07和 η ' •區域1 05 之接 觸面積。 讀 背 1 另 外 假 如 溝 之 深 度T 1 1在1 0 μ ro Μ 上：時 •鏺好使 順 向 電 面 之 1 壓 降 V f 更 低 〇 意 事 1 項 1 另 外 依 照 本 實 施 型態 之 半 m 體 裝 置時 |利用閘 極 電 極 再 4 1 1 7之控制方式退遒壓控制S 」因此，在上述之本實胞 % 本 頁 1 形 態 之 半 導 體 裝 置 中 ，當 與 第 1和第2 習知 例比較時 可 以 1 1 使 閘 極 控 制 電 路 簡 化 ，系 統 全 體 亦 可 以小 型化。簡 單 化 9 1 I 和 節 省 能 源 〇 1 訂 實 施 形 態 1 2 1 圖 64 是 剖 面 圖 用 來概 略 的 衷 示 本 發明 之申請專 利 圍 1 1 第 1 0項 之 對 Hfw m 之 實 施 形態 12 之 半 導 體 裝置 之構造。 參 照 圆 1 1 64 當 與 實 施 形 態 11 之半 導 體 裝 置 之 構造 比較時， 本 實 施 1 形 態 之 半 導 體 裝 置 之 構造 之 不 同 之 點 是在 被溝包夾 之 區 域 1 I 之 構 造 和 阐 極 電 極 Μ 之構 造 0 1 在 被 溝 11 3a和 1 1 3bi!l 夾 之 區 域 和 被溝 1 1 3 c 和 1 1 3d包 夾 1 1 之 區 域 > 與 實 施 形 態 1 1同 樣 的 形 成 P型基極區域1 07 η + 1 1 射 極 區 域 109 和 p + 接 觸區 域 11 1 >在破溝1 1 3b和//今c 包 夾 之 1 I 區 域 ， 不 形 成 P型基極區域1 07 等 ps 有η “區域1 05 位 於 其 1 1 1 間 〇 1 1 另 外 i 埋 入 溝 11 3b 之閘 極 電 極 層 11 7和埋人溝1 1 3 c之閘 1 1 極 電 極 層 11 7利用導電部份] 17 a肜成- •體 產生電連接 ) 1 1 本紙张尺度適用中國國家標準（CNS ) Λ4規袼（210X297公釐） A7 B7 經濟部中央標準局貝工消费合作社印製 五、發明説明（ 4：)) 1 該 導 電 部 份 1 1 7 a 經 由 絕 緣 膜 129形成在被溝113b和溝113c 1 1 I 包 夾 之 1M 域 上 〇 1 1 I 另 外 > 其 以 外 之 部 份 之 構 造 因為 與 實 胞 形 態1相同，所 請 先 1 I 閲 I Μ 使 用 相 同 之 符 號 用 來 表 示 其 相同 之 構 件 » 而其說 明則加 背 1 Sj I 以 省 略 0 • 1 Μ 下 將 此 構 造 稱 為 MAE (M0S A c c u mu 1 a t e d E m i 11 e r )構造。 $ 1 項 1 本 實 施 形 態 之 構 造 如 圖6 4所示對 R- R， 線 和 s-s'線 雙方形 再 填 1 成 線 對 稱 之 構 造 〇 因 此 將 以 R-R ' 線 和 s- S ' 線之間 之構堦 寫 本 頁 1 » 和 R- R， 線 和 下 ^. 個 R- R， 線 之 間之構造2種用來說明單位 1 1 單 元 〇 其 中 Rn 之 計 算 之 情 況 是 Μ前 者 之 R - R， 線和s - s'線之 1 1 間 之 構 造 作 為 單 位 單 元 〇 1 訂 下 面 將 說 明 本 實 胞 形 態 之 半 導體 裝 置 之 製 造方法 〇 1 | 圖 65 圖68是概略 剖 面 圖 用來 表 示 本 發 明之實 胞形態 1 1 12之 半 導 體 裝 置 之 製 造 方 法 之 工程 順 序 0 首 先參照 圖65， 1 1 Μ 積 層 之 方 式 形 成 p H —接觸區域1 0 1 η型鍰衝區域103和η- 1 褚 區 域 1 05 < 、然後， 在η — 區 域 1 0 5之表面選擇性的形成p型基 1 I 極 區 域 1 0 7 和 η + 射 極 區 域 1 09 < 5 1 1 I 參 照 圖 66 使 用 通 常 之 半 導 體處 理 利 用 異方性 乾式蝕 1 1 刻 在 作 為 第 1主面之基板表面形成溝1 13 a 〜1 1 3 d c 、與實 1 1 施 形 態 1 1同 樣 的 經 由 蝕 刻 控 制使 各 個 溝 形 成寬度 為0 . 8 1 | 3 . 0 ju m 深 度 為 5 Λ -1 5 m 0 各個 溝 之 形 成 方式是 使P型 1 I 基 極 區 域 107 和 η + 射 極 區 域 109位於被溝1 1 3 a和1 1 3 b包夾 1 1 I 之 區 域 和 被 溝 11 3 c 和 1 1 3d包夾 之區 域 和 只 有η 一區域1 05 1 1 位 於 被 溝 3 b 和 11 3 c 包 夾 之 區 域0 在 此 種 狀 態，η — h射極 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） _ 一 289156 A7 經濟部中央標準局員工消費合作社印製 B7_五、發明説明（：川） 區域1 0 9位於沿著溝之側览之位置。 例如使用熱氧化法等形成由矽氣化膜製成之閛極氧化膜 11 5使其沿著溝1 1 3 a〜1 ] 3 d之内壁面，和覆蓋在表面之方 式。 . 另夕卜，在閘極氣化膜1〗5之形成之前和各個溝之形成之 後，進行等方性電漿蝕刻，然後利用犧牲氧化在各個溝之 内壁面等形成矽氧化膜，賴以提高MOS特性和閘極氧化膜 1 1 5之特性。 參照_ 6 7，肜成摻雜有δϋ!等之η型不純物之摻雜聚矽層 使其成為埋入各個潢之方式。經由對該摻雜聚矽層進行異 方性触刻*用Μ形成閘極電極Μ Π 7使其成為埋入各個溝而 旦其上端從各俩溝突出之方式。埋入到溝1 1 3 b和1 1 3 c之閘 極電極If 1 1 7經由導電部份]1 7 a形成一體，形成電連接之 方式。另外，導電部份1 1 7 a經由絕緣膜形成在被溝1 1 3 b和 1 1 3 c包夾之表面區域上。 然後，在濟1 1 3 a和1 1 3 b之問之一部份區域和在溝1 1 3 c和 1 U d之間之一部份區域，選擇性的注入P型之不純物和利 用擴散等形成p +接觸區域1 1 1用Μ減小接觸電阻。 參照圖6 8，利用B P S G等之C V D氧化膜等形成層間絕緣層 1 ] 9，使其覆蓋在從各僩潢突出之閘極電極層1 1 7之上端。 然後，形成陰極電極1 2 1用宋使η +射極區域1 0 9和ρ +接 觸區域U】齑生電連接，陽極電極1 2 3形成電連接在ρ +接 觸區域1 0 1，賴以完成圃（H所示之半導體裝置。 本實施形態之利用閘極獾極層1 1 7之〇 N，0 F F狀態之控制 本紙张尺度適用中阈國家標準（CNS ) Λ4現格（2IO'X 297公#: ) - r 3 - (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 1) 1 Γ 方 法 ， 與 圖 9 9所 示 之 第 3習知例者大致相同 故其說 明加 1 1 1 Μ 省 略 〇 » 1 I 但 是 ♦ 在 主 電 流 m 通 狀態 ♦ 常 對 閘極 電極 層1 1 7施 加正 請 先 1 1 閱 I 電 壓 之 情 況 時 會 產 生 如圖 6 9所 示 之η + 累積層125b 〇 讀 背 面 I 在 本 實 施 形 態 之 半 導 體裝 置 中 » 如圖 64所 示之導電部份 之 注 1 I 意 1 I 11 7a 與 埋 入 溝 11 3 b和 11 3 c之 閘 極 電 極層 1 1 7產生電連 接。 事 項 1 | 再 1 1 因 此 > 在 主 電 流 導 通 狀 態， WI 對 閘 極電 極丨暂 1 1 7施加 正電 填 1 本 裝 壓 時 9 導 電 部 份 11 7a 亦 變成 被 施 加 正電 壓。 該導電部份 頁 、〆 1 1 11 7a 經 由 絕 緣 膜 1 2 9形成與破满1 Ub和1 1 3c包夾之η - _區域 1 1 10 5形成互相而對t 因此，當對褶電層1 1 7 a施加正電 壓時 1 1 » 在 画 6 9所 示 之 破 潢 11 '3 b和 11 3c m 夾之 表面 區域亦會產生 1 訂 η — _累積區域1 25b 、依照這棰方式 因為在被溝1 1 3 b和 1 I 11 3 c 包 夾 之 表 面 區 域 亦 可Μ 產 生 η h表面區域125b， 所Μ I 1 1 m 位 m 元 中 之 有 效 险 極 面積 成 比 實胞 形態 1 1者大· 、因此 1 1 » 可 Μ 更 進 一 層 的 提 高 陰極 側 之 電 子之 注入 效率，和更進 1 结 一 層 的 減 小 順 向 電 壓 降 V r 〇 另 外 利用 這種 方式可Μ使比 1 1 率 R η 成 為 0 . 4Κ上 接近1 ιΊ 1 I 另 外 依 照 本 實 跑 形 態之 半 導 體 裝置 時， 利用閘極電極 1 1 I 層 11 7之控制方式是電壓控制型 1因此 在上述方式 之本 1 1 實 施 形 態 之 半 導 體 装 置 中， 當 與 第 1和第2習 知例比較時， 1 1 可 Μ 使 閘 極 控 制 電 路 簡 fL·， 系 統 全 體亦 可Μ 小型化 ，簡略 1 I 化 和 節 省 能 量 〇 1 1 另 外 * 因 為 潢 1 1 3之深度為5 U m Μ上 所Μ如同實 胞形 1 1 1 態 11 所 說 明 之 方 式 t 可 Μ使 ^頓 向 電 m Vf低 於第3習 知例 1 1 -5 /1 - 本纸張尺度適州中阀阈家標準（CNS ) Λ4规格（210X 297公雄） Λ7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 一；〆 ) \ | 者 0 1 1 1 實 施 形 態 13 1 70是 剖 面 HI 用 來 概 略 的 表示 木 發 明 之 請專利範圍 '—S 請 先 1 1 閱 I 第 1 1項 之 對 應 之 η 施 m 態 1 3之 半導 體 裝 置 之 構 造。參照圖 背 面 I 70 ♦ 本 實 胞 形 態 之 半 導 體 裝 K 之與 寳 胞 形 態 12之構造之不 之 注 \ I 意 1 | 同 之 點 是 具 有 第 2 ρ 型 基 極 區 域 13 1。 該第2 ρ型基極區域1 3 1 举 項 1 I 1 I 形 成 在 被 溝 1 1 3 b 和 11 3 c 包 夾 之 表而 區 域 〇 另 外 ，在每一個 % 1 裝 寫 本 被 包 夾 在 溝 間 之 區 域 各 形 成 有 一個 第 2 ρ 型 基 極區域1 3 1 頁 s/ 1 I 〇 另 外 m 第 2 ρ 型 基 極 區 域 1 3 ]具有比ρ 型 基 極 區域107低 1 1 1 之 不 純 物 濃 度 〇 1 1 另 外 其 Μ 外 之 部 份 之 構 堦 因為 與 實 施 形 m /UJS ]2大致招同 1 訂 » 所 Μ 使 用 相 同 之 付 號 用 來 表 示相 同 之 構 件 而其說明則 1 | 加 Μ 省 略 〇 1 I 下 面 將 說 明 本 實 胞 形 m -V 半 導體 裝 置 之 製 造 方法。 1 1 圖 7 1是 X 程 圖 用 來 表 示 本 發明 之 實 施 形 態 ]3之半導體 1 修 裝 置 之 製 造 方 法 c> 參 照 til 7 1 » 形成 ρ Η —接觸區域1 0 1，η + 1 1 緩 衝 區 域 1 0 3 和 η — 區 域 1 0 5之積層 在該η - 區 域1 05之表 1 1 面 利 用 離 子 注 入 和 擴 散 用 Μ形 成 Ρ型基極區域1 0 7，第 1 I 2 ρ 型 基 極 區 域 1 3 1 ill η 射 極 區 域 1 0 9 l 、此處之第2 ρ型基極 1 1 區 域 1 3 1形成所具有之不純物低於Ρ 型 基 極 區 域 107 者。 1 1 m 後 1 使 用 照 相 製 版 技 術 和 蝕刻 技 術 (R 1Ε) ，形成溝 1 1 11 3 a ^' 1 1 3 d 使 其 貢 牙 ρ型难極區域1 07 η Η h射極區域1 0 9和 1 I 2p 型 -S 極 區 域 1 3 1 ，其底部到達η - 區 域 105 ，各個溝形 1 1 I 成 寬 度 為 0 . 8〜3 .0 U in •深度為5〜 1 5 U m , » 1 1 一 5 5 - 木紙悵尺度適用中阈闯家標準（CNS ) Λ4規格（2Ι〇Χ 297公釐） 經濟部中央標準局員工消费合作杜印製 289156 A7 A / B7 五、發明説明（5 :j) 然後，利用熱氧化法等形成由矽氧化膜製成之閘極氣化 膜1 1 5，使其沿著各個溝之内壁面。 ! 另外，在閛極氧化膜Π 5之形成之前和各個溝之形成之 後，進行等方性電漿蝕刻，然後利用犧牲氣化在各個溝之 内壁面等形成砂氧ib _ ，碚Μ提高MOS特性和閘極氧化膜 1 1 5之特性。 然後，經由與上述圖6 7和圖6 8所示之實施形態1 2相同之 工程，用以完成圖70所示之半導體裝置。 本實胞形態之利用閘極電極1 1 7之〇 Η，0 F F狀態之控制方 法，與第3習知例所說明者大致相同，故其說明加Μ省略。 胆是，在主電流導通狀態，當對閘極電極層1 1 7胞加正 電壓之情況時，會產生如圖72所示之高電子密度狀態之η + 累積區域1 2 5 c。另外，在被溝11 3 b，1 1 3 c包夾之區域產生 閘流體之動作。 在本實胞形態之半導體裝置中，與實胞形態1 2同樣的， 枉圖7 2所示之溝1 1 3 b和1 ] 3 c之間之表面區域亦可Μ產生η + 累積區域1 2 5 c。因此，與筲胞肜態1 2同樣的，可以提高陰 極側之電子之注入效率，和減小二極體之順向電壓降V Γ。 另外，利用這種方式可Μ使比率R η成為0 . 4 Μ上，接近1。 另外，因為第2 ρ型基極區域1 3 1之濃度比ρ型基極區域 1 0 7者低，所Μ在被溝1 1 3 b和1 1 3 c ©夾之區域，產生閘流 體之動作。其結果是在額定電流通ft時，可Μ進行〇 N電壓 之低電壓化為其優點。 另外，在主電流遮斷時，對閘極電極層1〗7施加負電壓 本紙張尺度適用中阀闽家標準（CNS ) Λ4規格（210Χ297公楚) -r β _ (請先閱讀背面之注意事項再填寫本頁) 明説 明發、五
A B ’ 域 3b區 11轉 溝反 之 + 内 P 1 成 13形
之 C 該 從 易 容 很 洞 電 之 子 載 域，為 區域作 極區 ， .«之忒 型 面方 2P表之 第板明 著基說 沿和所 在份23 , 部 圈 此 之用 因壁使 。側如 此 因 被 域 區 轉 反 為 小 變 以 可 流 電 β· 0 尾 和 間 時 之 F ο 變 C 成， 點變外 if小另 Ntr 減 、 減 Μ 可 為 因 失 損 之 Μ可 Μ 所 流 電 Β- ΛΜΜ之時 F F ο 成 極 電 極 閘 用 利 時 置 裝 體 導 半 之 態 形 胞 賁 本 照 依 制 控 壓 電 為 式 方 制 控 之 7 1 1 層 因 本 之 式 方 述 上 在 ’ 簡 時 、 較化 比型 πϋ 、 知體 習全 統 系 使 第 Μ 與可 當亦 中化 置FJ 裝路 體 電 導制 半控 之極 β nw 4¾¾ Ri 形使 施 Μ 實可 * -11 態 形 施 實 與 時 置 裝 導 <- Μί 之 態 形 0 施 籃 實 能本 省 照 節 依 和’ 、 外 ib另 略 為
上 M 降 壓 電 向 頓 使 ηΜ 度可 深’ 之式 70方 满 之 ’ 明 的說 0 所 同11 此 因 第 tb 態 。 形低 胞例 寶知 如習 (請先閲讀背面之注意事項再填寫本頁) -裝-
，1T 4 U 態 Μ 施- Μ 是 3 7 圖 »+Ί- f 之 項 2 '!— Μ 圍 圆 範照 利 參 專 0 請造 申 構 之 之 明置 發裝 本體 示導 表半 的 之 各 4 田 1 概態 來形 用施 ’Κ 圖之 而應 經濟部中央標準局員工消費合作社印製 構 之 * I 11 態 形 施 實 與 之 造 構 之 置 裝 體彳部 導Ρ·下 半 有之 之設07 態是1 形點 胞 之 實同 本不 ， 之 73造於 域 區 極 基 型 域 區 極 基 域 區 極 域 區 極 基 位 側 之 3 -I _ 溝 著 沿 成 置 配 被 且 而
X Μ Μ 省 所 Μ ’ 加 同刖 相明 致說 大 其 12而 為 態 ， 度 形汴 濃 胞構 物 莨之 純 與同 不、為 扪 之因示 7J 造 衷 構來 之 用 份號 部 符 之 之 ΡΧ1外ΙΠ1 該 1Μ相 。 ’ 其 用 壁上 使 Μ 本紙張尺度適州中國國家標準（CNS ) Λ4現格（210Χ 297公兼） 經濟部中央標準局員工消費合作杜印製 A7 B7五、發明説明（r):j) 略。 在本實胞形態之半導體裝置中，當在主電流遮斷時對閘 極電極層1 ] 7施加負電壓時，在p _基極區域1 3 3內，沿著 溝113之部份形成P +反轉層。因此，在裝置之變成OFF時 ，作為載子之電洞可以很容易引出，藉Μ改善開關特性。 另外在主電流導通時對閘極電極層11 7施加正電壓之情 況，因為沿著Ρ -基極區域1 3 3内之溝1 1 3之部份形成反轉 η層，所Μ可以維持很高之比率R η。 依照這種方式，可Μ維持較高之比率Rn，和可以改善開 關特性。 另外，依照本實施形態之半導體裝置時，利用閘極電極 U 7之控制方式為電壓控制型。因此，在上述方式之本實 施形態之半導體裝置中，當與第1和第2習知例比較時’可 Μ使閘極控制電路簡化，糸統全體亦可Μ小型化、簡略化 ，和節省能量。 另外，依照本實胞形態之半導體裝置時，與實施形態1 1 同樣的，溝1 1 3之深度為5 w m Μ上。因此，與實施形態1 1 同樣的，可Μ使順向電壓降V f低於第3習知例者。 實胞形態1 5 圖7 4是剖面圖，用來概略的表示本發明之申請專利範圃 第8項和第1 7項之對應之實胞形態1 5之半導體裝置之構造 ，亦即，Μ模式方式表示圖5 8所示之構造之一部份之剖面 參照圈7 4，本發明人芩發琨可Μ使比率R η近似I G Β Τ之各 本紙張尺度適用中國國家榡準（CNS ) Λ4規格（2丨0 X 297公釐） -58- -------；----种衣------1Γ------A (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（ 部份之尺寸。比率Κ η如實際肜態3所說明之方式，以R η = η / U + ρ )表示《該η是上述園7 4之粗線所示之部份之面積。 實質上，面積η是在主電流導通狀態峙，η +累積區域1 2 5 與η -區域1 0 5及ρ型基極區域]0 7之接合面積，和η +射極 區域1 0 9與ρ型基極區域1 0 7之接合面積之和。另外一方面 ，Ρ是上述方式之Ρ型基極區域1 0 7和η —區域1 0 5之接觸面 幀0 其中，η +累積區域1 2 5 a之寬度非常的微小。因此，在 溝1 1 3之寬度為W t，溝1 1 3之從陰極面（第1主面）起之深度 為D t，η +射極區域之從陰極面起之深度為D e，η +射極區 域1 0 9之從一方之满1 3到另外一方之潢1 3之方向之寬度為 W e，ρ型基極區域1 0 7之從一方之溝1 3到另外一方之溝1 3之 方向之寬度為W Ρ，ρ型基極區域1 0 7之從.臨極面起之深度為 1) P時> η和ρ具有下式之關係。 [數3] n = 2(We + Dt— De) + Wt [數4 ] 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) μ = W ρ 將比率R n代入上式，則比率R n可Μ M下式表示。 [數5] 2(We + Dt — De)+ Wt, R n ----- 2(We + Dt — De) + Wt + Wp 在上式中，當MPt(_74)表示溝113之間距時，因為 本紙張尺度適用中國國家標率（CNS ) A4規格（2丨〇乂297公釐） -5 9 - A7 289156 B7 五、發明説明（.，ν) [數6]
Wt + Wp = Pt (請先閱讀背面之注意事項再填寫本I) •所以比率R η可Μ改寫成如下Λ所示 [數7] . 2(We + Dt - De) + Wt R η = --- 2 ( W e + D t - I) e ) + P t 另夕卜，在計算面幀η，P時，在画7 4中，正確之數值是使 用乘W縱深方向之總艮（=溝逍K L X满道個數）之數值。 但是，在帶狀之溝道形成平行之構造中，因為縱深方向之 總長在各項均相等，所K可Μ將其省略· Μ上述之式求近 似值。 另外，在圖7 4中，為著說明之方梗使潢11 3之底面形成 平面形狀•在實際上為著達成提高閘極附臞之目的•所Μ 使溝1 1 3之底部形成如_ 5 8所示之圓形。因此，在比率R η 之計算時，需要在溝道底部之面積W t，乘Μ大於1之係數 •為著使說明簡化所Μ加以畨略。 經濟部中央標準局員工消費合作社印装 亦即，在形成深溝道兩極之情況時，假如P t = 5 . 5 /i m， D t = 1 5 w in 1 W L = 1 " m，D e = 1 w m W e = 0 . 8 w m 時，則變 成 R η = [ 1 + (0.8 + 15 — l)x 2]/[5·5+.(0.8 + 15 — l)x 2]= 15.8/20.3= 0.78 ，可Μ實琨大的比率R η。 踅施形態1 6 本紙張尺廋適用中國國家標準（CNS ) Α4规格（210Χ 297公釐) -6〇 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（ 圖7 5是剖面麵，用來概略的丧示本發明之申請專利範圍 第8項和第1 7項之對應之霣施形態1 β之半導體裝置之構造 。參照圖7 5，依照上述之比率R η之式，要使比率R η變大時 ，可以使溝1 1 3變淺（使溝1 1 3之深度丨U變小）和使溝11 3之 寬度Wt變大。 亦即’假如 P t = 9 " in，D t = 5 " ra，W t = 6 " m，D e = 1 w m ，W e = 0 . 8 w in時，則變成 R n = i 6 + (0.8+ 5 + 1 ) x 2 ] / f 9 + (0.8+5+ 1 ) x 2 ] =19.6/22.6= 0.87 >可以實琨大的比率R n。 實施肜態1 7 本實施形態之半導體裝置之構造與Μ 6 4所示之實施形態 1 2之構造大致相同。當與上述之實施形態1 5等比較時*此 槌構造比較複雜，最佳化之變敝增加，製造工程複雜ib等 為其缺點，但是可Μ很容易獲得更大之比率Κ η，可以有效 的進行使0 Ν電壓降低為其優點。 依照本實施形態之利）1]閛極遒極丨曾’ 1 1 7之ϋ Ν，ϋ F F狀態之 控制方法與上述實施形態1 2大致相丨⑴，故其說明加Μ省略。 尤其是在主電流導通狀態對閘極電極層U 7施加：Ε電壓 之情況時，會產生如_ 6 9所示之η +累積區域1 2 5 b。 其中•在以R ~ R ’線和S - S ’線之間之構造作為單位單元之 Μ況時，面積η變成為如下所示。
n = 2Dt — De + We + Wn + WL 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -61- n· HI In ^^^1 (^^1 n^— ml * nn - - I IK (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（丨 由上式可以瞭解，&本實胞形態之半導體裝置中•於圖 6 9所示之被溝1 1 3 b和1 1 3 c包夾之表面區域亦產生有η +累 積區域1 25b。因此|單位頌元屮之有效陰恸Μ積大於實胞 肜態1 5者。所Κ可Μ更進-·層的提高陰極側之電子之注人 效率，和可Μ更進一層的減小順向電廳降V Γ。另夕卜|利用 這種方式可以使比率R η成為0 . 4 Κ上，接近1。 下面將說明本實施形態之半導體裝置之製造方法。 _ 7 6〜_ 8 5是概略剖面圖，用來表示本發明之申請專利 範圍第1 8項和第2 0瑣之對應之實施肜態1 7之半導體裝置之 製造方法之X程順序。尤其是Μ具每4 5 0 0 V级之frj壓之元 件之製造情況為例*用來說明本實胞形態之製造方法。 首先參照圖7 6，利用卜7法形成2 0 0〜4 0 0 Ώ c m程度之高電 胆係數之η -矽基板1 0 5。在該η _矽Μ板1 0 5之形成第2主 面之賜極側，以第1導爾型之η型高不純物濃度形成1 0〜3 0 以m程度之厚度之η +緩衝區域1 0 3，和以第2導電型之ρ型 高不純物澹度形成3〜1 0 y m程度之厚度之ρ +接觸區域（Ρ + 賜極區域）101。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) η +媛衝區域1 0 3之製造方法之一是在注入大擴散係數之 隣之離子後，Μ 1 2 0 0〜1 2 5 (ΓΟ之高溫進行2 0〜3 0小時之滲 人，在最終工程後形成η +緩衝區域1 0 3之尖峰濃度為1 X 1 0 16〜5 X 1 0 17 c m 一 3之程度，深度為2 0〜3 0 w πι之程度。 另外*亦可以使P Η 3氣體或P 0 C Α 3起泡，利用所獲得之氣 體使用氣相分解法，用Μ代替磷之離子注入。 η +媛衝區域]0 3之另外一種製造方法是使用外延成長· 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 289156 at B7 五、發明説明（丨;丨丨） 用Μ形成矽結晶，所具有之η型不純物濃度與利用離子注 入法肜成之情況相同。 在ρ +接觸區域1 0 1之製造方法中，Ρ! η +緩衝區域1 0 3之 製造方法同樣的，在離子注入或氣相分解後，進行滲入’ 或是利用外延成長肜成Ρ型矽結晶層，但是在此種情況時 •作為Ρ型不純物者挺使用硼成鎵。因此，氙相分解法之 根源氣體是B dU氣體成固體根源之Β〖丨（Β 〇 r ο η Ν ί t r i d e )之 氧化所產生之硼玻瑀< b d) 3等）之r?華後之氣體。P +接觸 區域1 0 1在最終工程後形成深度為3〜1 Ο κζ m，尖峰濃度比 η +緩衝區域1 0 3之尖峰濃度高。 參照圓7 7，在破後工程形成之溝（園中之點線）所包夾之 區域，Μ抗蝕劑圖型1 5 1作為罩幕，選擇性的進行硼之離 子注入。利用這種方式將第2導電型之ρ型基極區域1 0 7 a形 成在η -矽基板1 0 5之第1主面。在以3〜5 w m程度之短重複 間隔（間距）使溝形成帶狀之情況時，需要防止由於P 越 極區域1 0 7 a之擴散用之長時間熱處理（例如以比較高之 1 1 0 0 〜1 1 5 0 1C之高溫進行3 0分〜7小時程度之長時間之 經濟部中央標準局貝工消費合作社印製 (請先閱讀背面之注意事項再填离本頁) 熱處理）使Ρ型基極區域107a侵入到未形成1GBT構造之區域 。因此，需要Μ比溝之重複間隔（T「- Pi t (: h >小之尺寸之p 基極注入寬度W Ρ ( ί in p )注入硼離子。 參照圓7 8，利用通常之照相製版技術茌第1主面上形成 抗鈾劑圖型1 5 2。Μ該抗蝕劑圖型〗5 2作為罩幕，經由注入 磷、砷I或銻等之η型不純物之離子，用以形成第1導電型 之η +射極Μ域1 0 (J a。然後，除去抗独劑關型1 5 2。 本紙張尺度適用中國國家標华（CNS > A4規格（210X297公釐） _ _ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（i) 參照_ 7 9 ·利用通常之照相製版技術在第1主面上形成 抗蝕劑圖型1 5 3。Μ該抗蝕劑圆型1 5 3作為罩锫，利用R I E 法或Κ他之矽異方性独刻> Κ指定之丨⑴隔使溝1 U a〜1 1 3 d 形成帶狀。然後，為Μ使上述之p型Μ極區域1 〇 7迆行擴敗 ，所Μ Μ 1 1 0 0°C〜1 1 5 0 °C之高溫胞加3 0分〜7小時程度之 技時冏熱處理。利用此極熱處埋使p钯站極區域1 〇 7 a和η + 射極區域1 0 9 a產生擴敗。然後，除去抗鈾劑画型1 5 3。 上述熱處理之溫度和時間等之條件之決定是依照所欲製 诰之儿件之要求*配合〗：W Μ敁P型丛極區域】〇 7可Μ肜成 足夠之深度。實際上，在貝窗4 5 Ο Ο V鈒之耐應之元件中， 豁要在η +射極區域1 0 9之下部形成.2 w m程度M t之ρ型越 極區域1 0 7。因此，從基板表面起之P型越極區域丨0 7之擴 散深度是在η +射極區域]0 9之擴散深度加上2 w in Μ上之程 度所形成之深度。因此，擗要進行上述之高溫之ft時間之 熱處埋。 另外，為著避免此槌卨溫之搔時間之熱處埋，其另外一 Μ方法是在圆77所示之離子注入之Π程，使用高能量離子 作入 > 選擇性的迆行深雛子注入。/1:此極悄況時，被使/Η 作為罩幕之抗蝕劑圖型1 5 1可Μ使用比通常之粘度（數+ C ρ (厘泊，c e n t i ρ 〇 i s c ;坫度單位））高之高粘度3 0 0〜5 0 0 C ρ 程度者。另外，因為此褪抗蝕劑圖型1 5 1形成數// ra之厚度 ，所Η可Μ遮蔽以3〜5 MeV程度之高能量注入之離子。另 夕卜，以此程度之高能Μ進行離子注入時之矽中之細離子之 飛程為2〜4 w m之程度。因此，大致不需要施加熱處理就 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ α λ _ (請先閱讀背面之注意事項再填寫本頁) ,ιτ A7 289156 B7
五、發明説明（U 可以獲得所希望之P型撻極區域l〇7a之擴敗深度。 (請先閱讀背面之注意事項再填寫本頁) 該P型基極區域1 0 7之擴散用之熱處埋假如胞加過度，當 選擇注入（擴散）用之抗蝕劑之孔洞圖型太大时，如圖8 6和 圖87所示，p型基極區域107會突出到未形成iGBT構造之區 域。在這種情況時就不能達成使比率R η變大藉K改善元件 特性之目的。 ’ 另外一方面，假如Ρ型基極ΙΜ域1 〇 7之擴散用之熱處理太 小|當選擇注入（撾敗）用之抗她劑之孔洞®Μ_·!太小時|如 顯8 8和S 9所示，在I G Β 1’構造部份，於未覆Μ ρ型基極區域 1 0 7之部份會產生η +射極區域1 0 9，因此不能保持主耐壓。 如_ 8 0所示，利用犧牲氧化（S a c r i f a c i a 1 () X ί d a t i ο η ) 在溝1 1 3 a〜1 1 3 ci之内壁形成氧化膜】1 5。然後，如_ 8 1所 示的進行濕式蝕刻，用Μ除去氣化股1 1 5。 參照圖8 2，利用熱氧化在溝1 1 3 a〜1 1 3 d之内壁和第1主 面上肜成矽氧化_ 1 1 5。該矽氧化_ 1 1 5之形成配合元件所 要求之閛極耐颸•閘極輸入容Μ和閘極臨界偵電壓。 經濟部中央標準局員工消費合作社印裝 在第1主I面上肜成由瞵摻雑多結晶矽所製成之導馏性脱 1 1 7 c使其成為埋入該溝1 1 3 a〜1 1 3 d之方式。該導電性脳 1 1 7 c利用減® C V D等之裝置來肜成，K蜈厚等於或大於溝 1 1 3 a〜1 1 3 d之_ U寬度。然後，對導電性膜1 1 7 c進行全面 之鈾刻（通常稱為刻回 >> 用来使其成為在後工程比較容易 加工之較薄之膜厚。 然後，利用通常之照相製版技術和乾式蝕刻技術選擇性 的除去導電性膜1 1 7，使其殘留控制遒極（閛極）之表面配 本紙張尺廋適用中國國家標準（CNS ) A4規格（210X 297公釐） -6 5 - A7 B7 五、發明説明（U) 線之連接部份。 參照圈8 3，利用該選擇性之除去，在埋人溝1 1 3 a〜1 1 3 d 而且未形成有I G B T構造之區域1:，經山絕錄膜1 2 9，形成 Μ有延伸部份1 1 7 a之控制電極層（閘極電極層）1 1 7。 參照圖8 4，利用通常之照相製版技術和硼等之P型不純 物之離子注入技術之組合•用宋在第1主面肜成第2導電型 之P +接觸區域1 1 1，ί史其郯接在η +射極區域]0 9。 參照1ΜΙ 8 5，形成丨S G f之C V丨)矽氧iL· ««成矽氮化膜以其 作為層間絕緣膜1 1 9 a的覆蓋在閘極電極層1 1 7。在該層間 絕緣鎮11 9 a，形成接觸孔洞或線狀之接觸部份。然後，利 用嗔濺法在第1主面上形成鋁等之金關配線，藉以完成園 6 4所示之半導體裝置- 另外，η +射極區域1 0 9亦可Μ不Μ圖7 8和關7 9所示之工 程來肜成，而是在形成圆8 3所示之控制電極層1 1 7之後才 形成。另外，在肜成_ 83所示之閘極遒極層1 17之後才肜 成η +射極區域1 0 9之情況時，亦":ί Κ在形成圏8 4所示之ρ + 接觸區域1 1 1之後才形成該η +射極區域1 Ο ϋ。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 另夕卜，在以圖7 9之工程形成溝1 1 3 a〜1 1 3 d之後*亦可Μ 進行如日本國專利案特願平6 - 0〗2 5 5 9號及特願平7 - 0 0 1 3 4 7 號所示之等方性乾式蝕刻（(:h e m i c a 1 1) r y Ιί t c h i n g )。 實質上，在以圖7 i)之X程形成溝]1 3 a〜1 1 3 d之後，進行 圓1 9 0所示之等方性蝕刻，將溝]1 3 a〜1 1 3 d之關口部之角落 去除，用來使各個溝之底部成為圓弧形。然後，以濕式蝕 刻除去上述蝕刻時所形成之沈積膜。然後，利用晒8 0和8 1 本紙張尺度適用中國國家標準（ CNS > A4規格（210X 297公釐） 一 β β _ 289156 B7 經濟部中央#準局員工消費合作社印製 五、發明説明（1; 1) ) 所 示 ~y m 牲 氧 化 1Π 來 (± 11 3 a 1 1 3 (I .j/ 内 壁 形 成 U ib m 1 1 j 11 5 Μ濕式蝕刻除去該氧化膜1 15 1；. 1 1 利 用 這 棰 方 式 對 m 11 3 a 1 1 3 d 之 内 部 fll m 1 1 部 份 之 形 狀 ik i I 逍 行 整 肜 1 IS] 時 除 h 山 於 異 方 性 刻 所 產 生 之 V) 層 III 斟 間 A' 而 之 /1 1 I 傷 層 (d am a g e 1 a ye r ) 〇 \ 1 I 另 外 該 Ιϋ 80所 示 之 m 牲 氧 化 和 低 傷 之 }) M; 糾！ ¥ H'i 1 1 刻 可 Μ 至 少 m 行 其 — U 〇 丹 h\ I 當 與 實 施 形 態 1 5進 行 比 較 時 » 本 實 !ίίϋ 形 態 之 半 導 體 本 ϊ{ 1 之 製 造 工 程 比 較 複 雜 〇 但 是 不 m 满 11 3 a 〜 ]]3 d 成 為 很 ! 1 深 和 很 寬 廣 ο 因 此 m 形 成 之 R'i! 刻 ：1； 程 和 摻 雑 聚 脫 少 ||] 1 l 用 CVD法之潢道埋入：丨 :程本玢之處m时間"ί μ縮to >JI Μ 1 訂 減 輕 製 造 裝 置 之 負 擔 〇 因 此 綜 合 •y η /1] 劉 性 之 比 m 1 1 ίίϋ 形 m 1 5大 致 相 同 0 1 1 實 施 肜 態 18 1 1 園 91是 剖 m 用 來 概 略 的 示 本 發 明 之 胞 B 1 8之 1 J 半 導 體 裝 置 之 構 造 〇 參 昭 <*w\ 圓 9 1 > 當 P! 11 β 4所 示 之 胞 形 /U.' 1 I 1 2和 1 7之 構 造 比 較 時 本 實 St!i 形 態 之 構 堦 y 不 InJ 之 點 it 於 1 1 刚 極 極 層 1 1 7之構造| =亦即 閘極謂極Μ 1 17 不 'ST 木 1 1 成 有 I G B T 構 造 之 Μ 域 (以下稱為I ti Β ΐ卯形成區域） 丄 延 仲 〇 1 1 亦 即 在 I G B T 非 形 成 區 域 上 只 姅 <，，L^ m )i (m m )i ·ι 2 9 in 1 1 間 m 緣 膜 1 iQ) m 成 m 極 锘 極 12 1 t 1 ! 其 Μ 外 之 部 份 之 構 造 因 為 與 實 胞 形 態 ]2和 1 7 11 1 ilJj 所 Μ 1 1 使 用 梠 同 之 符 號 用 來 衷示招同i構 η- Ifll it 說 明 則 加 以 略 C- 1 1 下 面 將 說 明 本 實 施 形 m 之 半 m 體 裝 1 之 製 造 方 法 1 1 -67 - 本紙張尺度適用中國國家標準（CNS ) Λ4Α1格（210X 297公# ) A7 B7 經濟部中央標準局：貝工消費合作社印^ 五、發明説明（丨；: )) Ί m 92是 工 程 _ 川 Μ 表 >厂 本 Μ 明 二 / iU 利 範 園 第 1 8 ίυ 1 1 1 2 1項 之 對 應 之 實 胞 形 態 1 8之 半 導 體 裝 置 之 m 造 方 法 U 本實 1 1 施 形 態 之 製 造 方 法 S 首· 先 經 山 m Μ 7 0 Iftil 8 2所 之 製 m β r—、 請 χ 1 | 態 17相 同 之 工 程 〇 然 後 參 昭 八、、 画 9 2 使 用 ill 常 之 /S、、 相 m 版技 間 背 1¾ 之 1 1 術 和 乾 式 蝕 刻 技 術 對 閘 極 極 Μ m 行 圖 型 m 作 使 κ不 1 1 I 會 在 IGBT非 形 成 區 域 上 延 沖 和 不 .會 突 出 到 第 ]：1 ：m . ; 0 惠 ¥ 項 ! 1 然 後 經 由 與 實 施 形 態 17相 m 之 L: 程 m Μ 兀 成 圖 9 1所 iY 1 示 之 半 導 體 裝 置 0 ·· -J 本 頁 1 利 用 這 棰 方 式 在 使 閘 極 ϊΜ 極 層 ]1 7不會/ Ε 1 GBT#肜成 1 1 區 域 上 延 伸 之 情 況 時 其 m m 1： 程 之 簡 便 與 筲 6i!i 形 態 1 7之 1 I 具 有 閘 極 η 極 層 在 I α Β Τ Β 成 Μ 域 [： 延 仲 之 況 大 致 ill Ιμ| - 1 訂 當 與 實 施 形 態 17 比 較 時 it 本 實 碰 形 態 之 m 體 裝 置屮 1 | } 閘 極 電 極 層 不 在 IGBT非形 成 Μ 域 1: 延 仲 ·:， 因 HL 在 ϋ丨彳狀 1 1 態 時 不 會 在 I G Β ΐ 非 肜 成 區 域 之 1 1;而形成擴Ί丨 rn】 + fJ't 1 1 極 區 域 (累積區域） 所 Μ ON狀 態 之 比 率 R η ίή it 小 〇 ([1 111 j » 包 央 IGBT肜成區 域 之 溝 之 ini 距 Lb Η 夾 I G Β Τ 非 形 成 ivr Ion 域之 1 I m 間 之 間 距 小 擴 張 之 Π 一 κ射極區域（ Μ lii 域 )對比^ < Κ η 1 1 值 所 佔 之 比 例 較 小 所 可 Μ 獲 得 與 ijili 形 態 1 7 k 致 )tl luj 1 1 之 比 率 Rn 0 1 1 另 外 在 第 1主面上之具有閛極電拖廇延仲之部份 ! | 間 絕 緣 膜 1 1 9之膜厚變薄 因此 閛極错極層1 17 fll St 極钳 1 I 極 12 1之間容易發生W壓不良 因而使製造品質9 -i iL： '從 1 1 m 造 品 質 之 觀 點 來 看 最 好 使 極 fit 極 在 1 ：1： ϊϊιί . h延f丨丨丨 1 1 之 部 份 減 小 ύ 因 此 當 與 實 胞 形 態 1 7之1爲造U」 較 時 » 本哲 1 1 本紙烺尺戍適用中國國家標準（CNS ) Λ4規格（21〇X2(/7公釐） 289156 Λ7 B7 五、發明説明（ 施形態之半導體裝罝在工業上亦m有效。 實施形態19 圖9 3是剖面_1 *用來概略的占示本發明之屮涵遏利範圃 第1 3和1 7項之對應之實油i形態丨9之半導體裝1之構迆。參 照圖9 3，當與圖6 4所示之實胞形態1 2和1 7之構造LL·較時， 在本實施形態之構造屮，在被2 flill Ci B T形成區域钽火之區 域，配置多個1 G BT非形成區域 本實施形態之構造是對画9 3屮之R - R ’線和S - S '線雙"形 成線對稱之構造。因此*形成員宵丨II取位單元m為K H! 和S _ S ’線之間之構造，和ϊϋ為R _丨厂線和下· fel K R '姒之冏 之構造2種。此處是以後者之R - R '線和F — M R - R ’線之丨丨!j 之構造作為擊位單元。囚此> &軍位阳元内•被2腦丨G Β ΐ 形成區域包夾之I G Β ΐ非形成區域之«Α丨數為3個。換言之， 在2個之I G Β Τ形成區域之間配置有包夾各個1 G B Τ非肊成Μ 域之4個之溝1 1 7。 經濟部中央標苹局Μ工消費合作社印製 被2個I G Β ΐ包夾之〗G Β ΐ非形成區域之個數越多時，比率 R η值就越接近1。但是，山於潢冏之問距和潢之深度之不 冏會有些不冏，常破2賊I G Β Τ形成坠域钽火之I G Β ΐ #肜成 區域之個數超過2至4之程度时，比率R η谐就開始胞和。W 夕卜，在Ο Ν狀態擴强之η +射極Μ域（η +絮Μ 域）U形成/1: 矽基板和閘極氣iL·膜之界面之極近檢（1 Ο Ο ί程度之砘础）。 因此，當擴張之η +射極區域（累積區域）變成太艮特，該 累積區域之電阻就大到不可忽祝之程度。凶此•破2脚 I G Β Τ形成區域包夾之1 ϋ Β Τ非形成區域之數I」Μ W Λ 4 Μ卜' 本紙張尺度適用中國國家標準（CNS )八4规格（210 X 2<>7公趋） —(5 ()— 389156 A7 Η 7 五、發明説明（（;v) 。換言之，位於2個I G in’形成區域之丨Π1之潢1 1 7之個數敁奸 為5M下。 另外，本實施形態之半導體裝置可Μ卬用與赏Μϋ肜態1 7 大致相同之製造方法迆行製造。 實施形態20 _ 94是剖面_，用來概略的次示本發明之屮沾办利萜幽 第1 5和1 7項之對應之實施形態2 0之f.導體裝贤之構造、、參 照圖9 4，當與圖9 3所示之實胞形態1 9比較時，本實胞肜態 之不1¾之點11閘極爾拖層丨1 7之榀造"/t'本饮胞肜態屮， 明極電極層1 1 7不在丨G Β Τ非肜成ΙΜ域丨：延忡。 其以外之部份之構造因為與赏施肜態丨9川|,,j ，所以使川 相同之符號用來表示相丨「ij之構卩I:，而K說Ιϋ丨則加Μ省略。 另外’本實施肜態之半導體圮1 Πί Μ迚川與筲施形態1 8 大致相同之製造方法進行製造。 在本實施肜態之半導體裝置中，凶為閘極钳極磨丨1 7 :ί: 經濟部中央標準局另工消費合作社印裝 f清先間靖汴而之注念杯,/1冉"寫本啟) 在I G Β Τ非形成區域上延沖，所Μ 〇 Η狀態之比率R η泊邊小、 但是，包夾I G Β Τ非肜成Μ域之滿之問距比乜火I ϋ ΙΠ’肜成1Μ 域之溝之間距小，擴张之η +射拖1Μ域（η +⑷Μ赵域）幻比 率R η值所佔之比例較小，所.以"丨以1丨丨丨與實他形態1 ϋ人致 相同之比率R η。 另外一方Μ ，诒1」：而上之U A'则極坩砘層π 7延仲之 部份，閘極電極層h之層間絕錄膜1 1 9之膜厚變薄。W此 ，I明極電極Μ 1 1 7在第1主面上延仲之部份變多峙，剐極诏 極丨齒1 1 7和射極區域1 2 1之問就W S發生W Μ不1¾ ，阗ιίιί迚 本紙张尺度適用中國阖家標苹（CNS ) /\<1規格（210XW7公S ) -70- Λ7 Β7
五、發明説明（丨;W 製造品質劣iL·。因此，從製造品質之觀點來#，M W他閛 極道極蜮1 1 7不在i G Β ΐ非肜成赵域1:.延仲，敁奸減少/l第1 主面上延伸之部份，所以當與过施肜迆1 U比較畤，本蜇胞形 態在工業上很有效。 實施形態2 1 圖9 5是剖酣圖，用來概略的衣氺本發明之屮站办利範幽 第1 4和1 7項之對應之筲施形迆21之半淳‘1¾装f 之榀堦。 參照_ 9 5 *當與IMI 9 3所示之饨胞肜迆1 ί)比較時 > 本莨施形 態之構造之不同之點逛丨11 ρ +分流構造丨4〗設® 1丨：liii。 在該P +分流區域1 4 ]和I G BT形成區域之丨ii丨配I1多flAl I (ΠΠ' JI: 形成IM域。 經濟部中央標準局Μ工消费合作社印製 本實Si!i形態之構造呈對關ί) 屮之k - K '線和II - U ’跺雙方形 成線對稱之構造。凶此，肜成R /.I脱堪ii屮；u Μ為m! 和S - S '線之丨Hj之構造，和视為K - R ’線和下一丨丨AU - K ’線之叫 之構造2褪。此處是以後者之R - R ’線和K 一 iW R - R ’線之問 之構造作為谢位擊兀。因此，ιΐ破p +分流阽域1 4 1和丨(】Β ΐ 肜成Μ域包央之Μ域，配1釘如卩i]3脚之ί G ΒΤ #肜成赵域 ·.·換言之* & ρ +分流區域】4丨和1G Β Τ肜成赵域之問配1灯 4個之潢1 1 7。 另夕卜，與實胞肜態1 9冏樣的，常被ρ +分流1Μ域1丨和 I G 1Π’形成區域包央之]G Β Τ非形成1Μ域之數f:l _大時|比率 Κ η值就接近1。似Μ ，山於潢Hi丨之叫趴和潢之深度之丨：Μ 會有些不同，當被Ρ +分流Μ域1 4 1和I U Β Τ形成陆域包火之 ]G Β ΐ非肜成區域之個數超過2 Μ 4之保扯盼 > 比车Κ η丨1Ϊ就卯 本紙張尺度適川屮國國家標隼（CNS ) Α4規格（210X297公茇） -7 ]- Λ7 B7 五、發明説明（〇) 始飽和ύ 另夕卜*在0 Ν狀態擴服之η +射極區域（η +絮Μ阽域）只形 成<ΐ該η —區域之矽坫板1 0 5和冏極氣(L·脱1丨！；之W lili之極 近傍（1 0 0 &程度之範圍）。Η此，當擴艰之η +射極區域U 累積區域）變成太長時，該累積區域之爾阽就大钊不可忽 視之程度。因此，敁Ρ +分流趑域1/1 1和1 G Β Ϊ形成故域彳11火 之[G Β ΐ #形成區域之資川胱敝，¾ 4 Μ卜。換，ϊ之·舣乜火 在Ρ +分流區域1 4 1和丨ϋ Β ’丨’形成區域之問之满1 1 7之_數為5 以下ύ 在本實施形態之半禅體裝1屮，當敁包夾π 1 G ΙΠ’形成丨Μ 域間之满之個數變多*使〖G ΒΤ #肜成區域之鯛敝變多之悄 況時，設有ρ +分流1Μ域u 1 m來μ肋變成（1 m说、· μ ρ + 分流Μ域1 4 1之作丨丨j迠使褪成ϋ F F叫之：i:爾流之部份姅山 I G B T構造部份進行轉流。F lili將對此點迎π史詳則之说叫 經濟部中夾標準局負工消资合作社印製 通常，在[Gin’之變成0KF時，如丨：所述，Μ冏秘ίϊ y魃 之狀態使η通道消失，敁後來内P +接觸區域1 1 1之诺洞谢 流當作ρηί)電晶體之粜極電流的被')1出·這丨丨ΐ ，iUIUlAKI/l 堦，在η +射極區域被大幅擴倡之惝況时，敁陪極 側之IG Β Τ構堦之ρ +接觸ΙΜ域1 1 i之谢位則π沾川比例變小 。因此，茌變成ϋ F F時甯洞集屮在p +鬼極區域1 1 1 ·所Μ 不容Μ從ρ +集極區域1 1 1中將姐洞屮出，凶而使變成ϋΚΚ 时間變Μ。 ρ +分流區域1 4 1之設置0的Μ用來增加ρ型區域佔敗 位電元之·比例。亦即，經由設：i ρ +分流Ιέ!域U 1 * &變成 72 m n^— I— - I - m^i I —I nw ft L — K . _ · (讀先間續汴而之/'£-也私ni-^TJAl'ir衣扠) 本紙張尺度適;I】屮國國家標华（CNS ) Λ4Α)ί格（2丨0X 297公t ) A7 B7 五、發明説明（71)) OF F時，不僅從p +集極區域1 1 1屮而丨I.出從μ +分流域 U 1中引出作為Ρ η Ρ遒晶體之集極馆流之遛洞锺流”利川逍 ίΙ方式用來消除由於馆洞之出屮/i: p + m極Μ域〗]1而淹也 之變成0FP時間之變Μ問題… 呙夕卜，該ρ +分流區域1 4 1亦丨1釕減小（)F F時之爾流y i 之作用。因此，使p +分流區域1 4 1肜成在遠離丨G ΙΠ’形成W 域之部份比較有效。 實胞形態22 _ 9(5是剖面_，用來概略的表示本發明之Φ請海利砘丨通 第16和17項之對應之遛胞形態22之半禅體裝Μ之構迆。參 照_ 9 6，當與圖9 5所示之貨施肜態2 1之榀迆比較阽，本赏 施形態之構造之不冏之點这閛極馆極膀1 1 7不在1 ϋ Β ΐ #形 成區域上延伸。 另外，其以外之部份之構造W為與筲施形態2 ]之榀诰仆丨 同|所Κ使用相冏之符號用來衣示扪Μ之構件，而Η說叫 則加Μ省略。 在本實施肜態之半導體裝f屮，當與賞豳肜述2 1比較丨丨每 ，因為閘極遒極層1 1 7不在I ϋ B T卯形成區域丨.延沖，m Η 沒有0 Ν狀態擴張之η +射極區域（η +累楨區域），W此ϋ Ν狀 態之比率R η值會變小。问是，當與i!i央[G 1Π’肜成區域之潢 之間跑比較阽*經由使钽火1 G 1Π'非形成Μ域之潢之丨UJi'ii變 小|可Μ用來使擴張之η +射極區域（η +絮Μ阽域）之丨A川 比率R η ίΰ之比例減小，Μ以M W丨㈨贤胞形態2 1々致111 Μ之 比率Rn。 一 7 3 一 ，--i ir. :-p m Γ;ί·4^;ίι'ΛΛ.:^^--Α ) 經濟部中央標準局1M工消費合作社印聚 本紙悵乂度適用中囤國家梯準（CNS ) Λ4規格（210X297.公逄） 289156 A7 \Y! 五、發明説明（VI) 另外一方面，在第1主面丄之具鱼閛極谢榀層丨1 7延沖之 部份，層間絕緣膜119之膜厚變Ai。W此，當你丨極遒極躕 1 1 7在IGBT非形成區域1:延丨中> &第1 I:而丨：延仲之丨明極祖 極層1 1 7之比例變大畤，閘極诏極廇1 1 7和射極遒極1 2 1之 問容易發生W壓不良，因而使軺造品質劣iL· ·所以從製造 品質之觀點米看，敁好使湲絵/i:第]主酣丨：之閛極锴極Μ 1 1 7之部份協可能的少，凶此，當與W施形態2 1之描造比 較時，本實施肜態之半導體裝1在1:業丄很封效。 在上述之實皰形態11〜22屮，如使用圖2 2扣圖2 3之说明 ，因為假如使η +射極Μ域1 Ο ϋ之比率增加时，比率Κ η就增 加•所Κ可以減小：t電流導通狀態之順Ν ϊΙΙ壓降V丨’。另夕I、 一方面，假如使Ρ +接觸區域1】丨之比例增加時，闪為可Μ 減小變成0 F F時之甩部裙流，所Μ可Μ減小變成0 F F之很尖 E off··， 在上述之實施形態1 1〜2 2屮迠使η +射極區域！ 0 9之盔度 和ρ +接觸Μ域1 1 1之寬度形成大致相同，丨§是出"ί Μ依照顺 向電壓降V f和變成（)K F之損失Κ ο Π‘之要求，分別變R, η + 經濟部中央標率局貞工消费合作社印製 射極區域1 0 9和p +接觸區域1 1 1之寬度。 另夕卜，實施形態1 1〜2 2之η +射極區域1 0 ί)和P +接觸區 域1 11是被配置成直線狀的交替，丨ii 出可以如副5 5〜_ 5 7所說明之方式之配置在冏心M h。假如將p +接觸域 Π 1適當的配置在間心IMI上時，可以均 忡1¾奸的引出少 數載子，藉K K更高之速度也行Μ定之秘成0KF。 另外，在上述之全部之宵施形態Ψ | Ρ型彳丨丨η型之各關禅 本紙張尺度適用中國國家標芈（CNS )八4规格（210Χ297公i ) -7 4 - A7 B7 經濟部中央標牟局員工消费合作社印製 五、發明説明 ( ΐϋ 型 亦可 Μ 分別 使丨ΙΜΙ丨反之 m m m 另 外， 在 上述 之全部之實 胞形態屮 > 所 示 之 Μ形成 U ri型緩衝Μ域3 ,1 0 3 >但适 ώ »ί M 照 兀 件 之 lu i'ii h 之 性 能不 形 成η型媸衝1Μ域3 ,103 外 經 山 變iL· Ik ri 緩 衝 區域 3 , 1 0 3之厚度和不純物濃 度 ，"ί以搐得名Κ 7ϋ i'-l· 所 需 要之 主 W壓 -OH fi Μ - 和ι)υ關特 η 另 外， 在 各個 實施肜態中 1所示之 實 例 ΪΑ ί史 Ρ + ίίΐ 14 la 域 1 , 1 0 1之表面全而接合在賜極钽 極丨 (J, 1 2 3 ί!]迠也μ] M 電 連 接ri型之高濃度區域其丨: j的垃 使 Η #體丛板5成 η u 域 1 0 5之- -部份短路/£該陽極组極 1 9 , 1 2 3之1 • fili ίνί · • ^ 外 ) 經 山使 該 η型之Μ域迚接/ :1¾極 馆你：1 9 , 1 2 3 可以川 M 變 化 各腦 極體 之ϊϋ特性。 另 外， 在 肜態1〜丨0屮Μ潢 im 部 之 剖 iiii 肜狀 成為屮 坻 者 ，但 是 也可 以如實施形 態1 1〜1 4 所 潢ϋ之政 部 之 剖 面形 狀 成為 圓狀或帶狀 。相反的 »ί 以 11 2 2所 示 之潢 1 1 3等之底部之剖 而肜狀肜成如蜇胞形 B 1 〜 1 0所示 之 平坦 肜狀。 在 貿Βίϋ 形 態]〜1 0中亦與ϊί施形 態1 1〜1 4丨ifj樣的 經 III 使 溝 (J之深度成為5 “ m Η」.：， 1 Γ) // in K Κ 可 Μ m ϋί Μ有礙 良 之 顺向 η JM降 V f之半導體 裝1 另 外， 在 各個 實施形態^卜 ，阪如使 m 9 , 11 3 二 二深度成 10 U mM上峙，則可Μ更進- -Μ的 減小順向屯Μ降V 卜 另 外， 上 述之 全部之實施 形態所共 In] Η- Η 之 方式 Ιά ί4 flsl 極 電極 Μ 13,1 17M y屮木 Mil 小· ζ 1Μ 域 m Π' ϊΐί 辿接 c- ^紙张尺度通用中國國家標半·（ CNS ) Λ4规格（2丨0 乂 2()7公趋） -7Γ» 間 i>k ;] 而 之 ;i- ·)- -'fl )'] 填 % 本 —ft 五、發明説明（7 J)
態 肜 胞 貿 各第 , 之 外板 另基 豊 AH 面 主 Λ7 H7 --0 0 .Μ 極 之 導 從 形 向 軔 \—/ ^ 1 ffi 極 陰 極 hu —πρ 囚 突 方 ,ig N ;-L· -1/ π Μο 可明 π 說 ΙΗ 之;ι:Η I—-、rc"t , 細構 ¾詳 之 涔 行件 進元 WS 之 控此示 之 對所 Ju t 3 ^ i ο 蝕將— 之 面 用f 卜 成。10 形作画 層顧在 極定 _ 0 極 ^0 内 5 ο 5 溝 到 入 埋 被 之 7 ro 3? 極 0 β 1 儿 um Μ 加 施 M 遒 導 該 ο I 5 麥 溝 ’ 入 後 埋 之 Μ 層 是 爾 式 >i 之 之 板 -" 5¾ HM # .¾ 之 導 独 成 W 如 0 極 省 1·.6 極 閘 時 多 太 盪 刻 Μ 地 F ο 成 變 r?- β. 0 ^ 對 lfli Μ 成 肜 部 全 或 份 部 一 之 ϋ 對 0 m 通 ΠΓ 飞< 成 變 ,fi 會 |; 亦 s Μ 加 胞 7 ο 5 層 極 電 極 形 之 胞板 贺Ji ,,.il體 作谷導 動之 Ψ 會明到 不33出 it·本突 元在成 W , 形 所 面M , 方 可 道一亦 迎外17 生另 ， 3 產 1 13 方 .. II 0 ,0 極產 閛 来 為於 ΙΔΙ山 ， 會 時 + JL — r" Μ 惝 所 -1¾ 1 d5 1 ίΊ 0[λι /1:满 ，ϊι 外人 1-.3¾埋 ο 全 穩 易完不 容被成 很需變 制必作 控17動 刻,1使 >$ 3 食 1 ff Μ 層道 b 定 經濟部中央標準局Μ工消f合作社印^ tj NV ΠΜ » rt M;rcw 無表韻 lfli來Iff ’,w含 川說ω 之 之 副 例述φϋ 舉 L 之 作山明 nciiiii 點不本 各幽 ， 之$B示 態之衷 形明來 胞發幽 筲本範 之 。 利 示明W 揭發請 所本 Φ 面制山 上限是 來ιίιι 意 等 Ifij 其 與 和 圍 $ :φ 變 之 // 所 之 内 lii 範 及 效 之 明 發 第 件 之 元 明.之 發 型 本制 照 控 依 壓 在 電 是 豊 f F 4 1-1 之 61 V 0 Μ 4¾ 控 0 與 成 形 }£ ,>4i k··' 經 置 配 被 本紙張尺度適用屮國國家標準（C'NS ) Λ4规格（210X297公t )
G Η 7五、發明説明（V ί) ^7 對 ίΊ 可 域 區 度 濃 物 t 低 之 板 -M 體 導 半 和 域 區 物 純 I:儿 之 5 制 控 流 電 之 知。 習化 與簡 當路 M電 控 極 l,i; w 可 較 體 。 極失 二 0 • JJ vf ^¾ 含ΓΕ 之 之 低 明 較 本獲 為以 因可 ,% 外 所 另 ， 置 :ll-tv 雙 iu .!, 1^Λ/ν -*L / 之 0 ----- 0 偏 --* 施 經 是0 極 電 極 閜 為 因 外 另 M Μ 可 Μ Si 效一 朽-大-增♦ HV1 賴降 ’ 0 層 锴 積向 累順 成極 之 之 仮 ii 體 ¾ ,Γ.·. 之 ΞΞ 溝 於 火 tl 破 在 為 因 外 另 區 物 純 不 M 中 樣0 之 述 第上 成在 形 Μ 可 Μ 所 之 奸 良 ί;ί i 導 之 'ιω ¾此 之 闪 同 。 域 之 1M5$ 物相 純域 不 區 1 物 0 奂 bu 1、 备 辟 ，、 型η 電 第 火 来 nH 域 物 hu .八 ^ Μ 高 提 失 損 之 / F ο 成 變 小 減 ii 之 Μ 第希 該 所 堅擇 調選 由 Μ 經可 Lr 夕 汐 另比 關物 成 路 短 度 速 、―\ L ,^½. ht p f 向 順 和 第 度 III迚 域F[· 之 域 Μ 物 b -~个 0 態 經濟部中央標準局員工消費合作社印製 m 另 式 之 方 明制 發控。 本極化 照閘簡 依，路 在 述電 所制 1 ΜΗ 導 >*- ΤΓ 之 如 β —Γ Lr 夕头夕 另損另 常 極 雙 為 N- 元 該 為 因 控 之 述 所 6F 0 態 | 上 如 J- 形 域 區 型 L -S=Sk w 0 以 得 獲 Μ 可 Μ )^'Jr 為 囚 層 極 \ ,LX ί π κ --. rj ^ :Μ. ’ % 0 所 轉 ’ 反橫 之 面 + 極 "陰 效 有 大 曾 Κ 在藉 來 ’ 用 贗 壓積 本紙張尺度適用十國國家梯準丨^^丨以規档^川〆〗。？々！） ---II 之 0 rl: 加 '•ώ Ihw _il 成 形 域 !,Bfl MM 0 J、、 ..HU. ΜΛ. 難 +之 289156 A7 B7 五、發明説明（7:>) $ βρ & S 向 第 之 板 基 豊 導 半第 在之 ’ 间 外 不 另域 域 511 物 UU .,八
爾站 導與 1 火 設tli 面 來 - -1 J 第 與 勿 Π dr 純域 不 岛 丨物 Μ 因 0 溝 之 鄰 減 度 迚 變 卨 提 Μ 可 之 失 \'4' 之 望 y J νιϊ 該 所 0 擇 3- Mi ΤίΏ 趙 山 Κ 經可 —κι Ηϋ 夕 伶 另 比 在 域 物 物 純 不 顺 和 度 第速 " 之 域 足j .s;a (請先間^^---^之注意f項山-,4肖本頁) 之 明 發 本 照 依 在 另 之 ft'1: --♦ 極 置 0 為 式 方 因 ο 型 制 空 -* 壓 化 Κ9 ft uf.Μ 制 控 極 ^ 乂 111 裝 冏 小 極 架 減 雙 效來 為 之用 件 樣 Μ 元 態可 該 述 ， 為 上大 因 與增 > ο >·βΜ, 外失外 面 外 另損 另極另 常 陰 —1-1、 亦 域 區 物 •八 3 第 積大 一囬增 極的 陰 層 效 一 之 低 }u 0 KJ Μ ui 乂 |> 所 效 釘 妨為 Γ- 侦 V 视 位降被 遛颭起 極«!一 閛向 域 用 順區 利 y 一 物 • 體純 的樋不 0 更 Μ 可 liliil 面更 極以 陰 可 Γ 之 V 態降 狀壓 通1 導 向 流順 電 之 tHu TT1 Ann ’ 0 此 二 因 和
M 说I. 經濟部中央標準局員工消費合作社印掣 M 域 好 M M成 中形 樣 之 態體 之流 述閘 上成 。 在 體 小 極 IIV11 t, ηκ J\ ."\ ΐ gg ί ΜΗ 域極 區二 物高 屯 Μ ^ Μ fctt. fj ώη1·1· VJ L· // -=4 •fj凶 Μ Yu 和 能 之 離 分 域 區 他 其 與 。 之 性 之 ίφ 體 0
為魈 成ΪΜ 度 向 深顯 -N 小 起減 面的 主ΙΪΙ M一 陡| At j 之 ^ 使 好 Μ IV 態 之 3 述15 上 ’ 在上 K Μ Μ ,,J b 因 本紙張尺度適用屮國國家標準（CNS ) Λ4規格（210X2y7公尨） 五、發明説明（？ι>) ΑΊ Η7 满 成 肜 0 ¾ 很 W 可 亦 置 裝 之 有 現 於 對 和 (.-I力 更 之 明0 本 照 依ο 在為 0
上 M 以 Μ 所 b 乂 L· I 為NJ 凶 ’ »Βΐ 中較 置It "> ΠΊ 體 如 與 順為 小成 M度 .和深 ’ 之 率潢 效使 入好 注潢 之 中 子樣 ^越 之 之 側述 極上 陰 在 高 Μ Μ 5 ίίψ ..U6 & S3 向 減 ,ιυ ΰ 0 追 更 Μ 可 此 因 下 Μ
As、 ί 對 迪 1?u ,'f φ- 產 0 極 爾 =rr ri 。 與 溝M 灸一IQ Jnw .<ί 成導 肜 使 的好 易 敁 容 ’ 很 中 Μ 樣 可態 亦之 置述 裝上 之在 有 第 和 ill 更 Μ 可 第Μ 與所 層 ’ 極 對 電 面 nu WO $ tt 控 互 該 成 為形 因域 ’ 區 接 之
liii極 '« .-,:<^nr 板效 體加 導增 半的 之M (請先間 4icliiJ->;f-4^Jfii-'Avi?^.A) 降Μ 靖第 ΰ V3 ..卜 ·# 為 Ilft:之 小為度 減因濃 的，低 層中成 一 樣肜 進態域 更 之 區 和 述之 二 -HU , J ffi 積在表 面 板 和 M. BH 脊 導 、-! 之 夾 包 以 所 nl·^ fe.Μ 物 uu & rt 其 作 i161^ 1 流 閘 生 產 時 作 .迎 P. 0 成 ο 肜 點使 0 Μ 之好 ibΜ 壓 ’ 電 中 低漾 行態 進 之 壓述 電上 ONr± 使 之 域 第 之 部 物 ^ 度 之 .k 區 物 純 不 11 第 b LI 度 濃 之 域 經濟部中央標準局員工消費合作社印製 時成 斷 形 遮壁 流 側 電 之 主满 在著 此沿 ,a 極 ^ 制 空 -ίΐ ij f 在 顺 以 可 Ji 轉 反 加 •Ί —几 各11 H高 ΜKrl >>ί率 ’ 比 屮 之 1以 裝近 體破 1'|導該 路半為 短之囚 和成 ， 性態Rn K 一 率 關另比 関更 Μ , 之 近 性明行 特發 進 關本寸 関照尺 菩 依之 改在份 Μ 部 1- j 以 效 入 .二 之 Τ $ ΠΠ ·.△ 較 L Ϊ t uu 例 頓 u huv 妇 \ 習4 與 Μ 當利 Μ 率 所 之0 0 β 提 Μ 本紙張尺度適用中囤囤客標準（CNS ) Λ4現格（2〖ΟΧ297公矩） 7 0 A7 B7 五、發明説明（7 /) 在本發明之半導體裝置之製造方法屮，在被第2和诘3溝 包夾之半導體基板只宵半導體！I板之低濃度Μ域，未形成 有第1不純物區域。凶此|經山敁比率Κ η變火可以川來改 善元件特性，和可Μ保丨$生frl魃。 [附圖之簡單說明] 圖1是平面圆*用來概略的衣示本發明之筲施肜態1之f 導體裝置之構造。 _ 2屉概略平面顏，⑴來衷示將陰觇茁極设肾成如y 1 m 示之方式。 園3是沿著圖2之Λ - A '線之概略剖而起丨。 圖4是概略剖面_ |用來表+本發叫之遛胞形態1之半専 體装置之製造方法之第1 [:程| HI 5 S概略剖面丨通，用来忐水本發明之赏#_形迆1之卜禪 體裝置之製堦方法之第2工程。 圖6是概略剖面_丨，丨I]來表示本發明之遛施形態〗之半蜀 體裝置之製造方法之第3 :」：程· 經濟部中央梯準局貞工消f合作社印製 ---------S II (Μ 先間·Α'#而之丨^ 圆7是概略剖面_ · j|j來表5本發明之赏施丨li態丨之屮導 體裝置之製造方法之第4工程- 圖8是概略剖面_，用來衷示本發明之筲胞形態1之半# 體裝置之製造方法之第5 :丨：程。 圓9是概略剖面關，川來表示本發明之遛施肜態1之羿 體装置之製造方法之第6 T.程· _】0是概略剖面圆，）丨〗來丧示本發明之贤胞形態1之半 導體裝置之主锴流導迪狀態。 本紙張尺度適用中國國家標準（CNS ) A4ML格（210X297公釐） 80 289156 A7 Η 7 經濟部中央楳準局員工消費合作社印裝 五、發明説明 ( V-0 圖 1 1是 平 面 圖 用 米 概 略 的 示 本 發 m 之 筲 施 形 態2之 半 導 體裝 置 之 構 造 〇 圖 1 2是 概 略 平 面 y » 用 來 Η 將 陰 極 榀 設 置 成 如_ 1 1 所 示 之方 式 〇 圖 1 3是 沿 著 _ 1 2 之 B- B ' 線 之 概 略 剖 面 0 圖 14是 概 略 剖 面 _ )1] 來 示 本 明 之 態 2之半 導 體 裝置 之 製 造 方 法 之 第 1 丁程j 圖 1 5是 概 略 剖 面 [Ml 用 來 示 本 發 Hi) 之 胞 形 態 2之半 導 體 裝置 之 製 造 方 法 之 第 2工程| 1 圖 16是 概 略 剖 面 _ 用 來 表 示 本 發 明 之 實 施 形 態 2之半 m 體 裝置 之 製 造 方 法 之 第 3 ：[ :程 J 麵 1 7是 平 面 圖 川 來 概 m 的 Ί< 本 發 IDI 之 實 施 形 m ? v .半 専 體裝 置 之 構 造 〇 國 1 8 Ji 概 略 平 10 m ill 來 示 將 pa 祀 !ίι 成 如y 17 所 示 之方 式 〇 圖 1 9是 沿 著 [Ml 1 8 之 (；- C ' m 之 概 略 剖 ilii H1 0 圖 20是 概 略 剖 面 11 用 來 ik 示 本 發 明 之 實 施 Hi 態 3之半 導 體 裝置 之 製 堦 方 法 之 第 1 Ί :裎 圖 21是 概 略 剖 面 Ifil 川 來 k 本 明 > 胞 形 m 3之半 導 體 裝置 之 製 造 方 法 之 第 2：1 :程’ 圖 22± 圖 形 用 來 示 ^頓 向 爾 m 降 V f 和 比 率 R η IU1 _ 23之 11 肜 用 來 示 在 裝 置 内 流 m 之 ik :ι. 和 时 間之關 係 〇 m 24是 平 面 lii 用 來 概 略 的 表 $ 本 發 m 之 實 iiij B 態4之 Μ 間 if 而 之 注 ,巳 H\ iy) 本紙張尺度適汛中國囤家標隼（CNS )从现格（210乂 297公楂） 8 1
I η V-U-. A7 B7 五、發明説明（ 半導體裝置之構造。 _ 2 5是概略平面圖，用來：¾ 將丨u陆ΐΐ!極設1成如IMI 2 4 所示之方式。 圖2 6是沿著圓2 5之I) - D '線之概岵剖1(1丨圆。 圖2 7是平面圖*用米概略的衣示本發明之實胞形態5之 半導體裝置之構堦。 _ 2 8垦概略平面til ，用來表示將陰觇遒極設置成如刚2 7 所示之方式。 隨2 9是沿習圆2 8之E - E '線之概略剖丨dMMl 圖3 0是概略剖面圖，用來表示本發明之W施形態5之半 導體裝置之製造方法之第1工程。 圖3 1是概略剖面1丨，用來丧示本發明之實施形態5之半 導體裝置之製造方法之M2工程。 圖3 2是平面_·用來概略的表示本發明之宵胞形態6之 半導體裝置之構造。 画3 3是概略平面圖，用來表示將陰極電極設置成如_ 3 2 所示之方式。 經濟部中央標準局Μ工消費合作社印製 圖3 4是沿著圖3 3之F - F 線之概略剖面丨副 圖3 5是平面圆*用來概略的示本發明之實施肜態7之 半導體裝置之構造。 _ 3 6垦概略平面y ，用來衷示將陰極馆極設置成如NI 3 5 所示之方式。 画3 7是沿著圖3 β之G - G ’線之概略剖面111。 圆3 8足概略剖面_ *用米A 4本發ID丨之赏胞形態7之半 本紙悵尺度適用中國囤家梯率（CNS ) Λ4規格（21〇Χ2ί>7公丛） -82 - 289156 B7 五、發明説明 (训） 導 體 裝置 之 製 造 方 法 之 第 1工程’ 涵 3 9是 概 略 剖 而 m 用 来 示 本 發 IUI 之 胞 形 態 7之半 m 體 裝置 之 製 造 方 法 之 第 2 圆 40 1 平 ιΰί _ if] 'M 概 略 m 不· 木 HJJ 之 iitli 態8之 半 導 體裝 置 之 構 造 〇 m 4 1是 概 略 平 to' IMI MJ 來 Μ 不 將 姐 W. 成 如 IM1 4 0 所 示 之方 式 0 _ 42是 沿 著 圖 4 1 之 H - H ' 線 之 概 略 剖 ιίιι 11 〇 圖 4 3是 平 面 圆 用 來 概 略 的 表 示 本 發 明 之 實 胞 形 態9之 半 導 體裝 置 之 構 造 〇 圖 4 4是 概 略 平 面 ϋΐ 用 來 表 不 將 陰 極 μ 極 Mi. 11¾ 置 成 如 所 示 之方 式 0 圆 4 5是 沿 著 圖 44 之 I- I ' 線 之 概 略 剖 ιίιί lil 0 _ 46是 概 略 剖 面 m Ml 來 本 m 叫 之 實 胞 形 m 9之半 導 體 裝置 之 製 造 方 法 第 1 :1 :程 _ 47是 概 略 剖 面 IMI 川 來 -Μ 不: 本 發 llj] 之 實 胞 肜 態 ί)之半 導 體 裝置 之 製 造 方 法 之 第 2 ：\ :程 圖 4 8 fi 概 略 剖 面 用 來 衷 不 本 m 明 之 實 life 形 態 ί)之半 導 體 裝置 之 製 造 方 法 之 第 3 1： ^ ' 1 圓 49是 概 略 剖 面 用 米 表 不 本 發 HJ1 之 實 胞 肜 態 9之半 導 體 裝置 之 製 造 方 m 之 第 4」·程、 11 50是 概 略 剖 面 IMI 用 來 农 示 本 發 明 之 胞 肜 態 0 2. '1! 導 體 裝置 之 主 電 流 m 通 狀 態 之 Η _ 5 1是 平 ιίιί [Ml > /11 來 概 略 的 bk >「； 本 發 明 之 ϊί Jjlii )U 迆1 0之 8 3 - 本紙張尺度適用屮國國家標皁（CNS ) Λ4規格（210X297公犮） Λ 7 Β7 經濟邹中央標準而貨工消費合作社印製 五、發明説明 (b 1) J 半 導 體裝 置 之 構 造 0 1 1 I 圖 5 2是概略 平 面 m 用 來 U 示 將 陰 極 設 置 成 如 IMI 5 1所 1 1 I 之 方 式。 1 1 間 ί 圖 53是 沿 著 _ 52之 J- J ' m 之 概 略 剖 面 Μ 〇 背 而 ! 圖5 4是概略 剖 面 副 用 米 表 示 本 發 m 之 實 施 形 態 1 0之 '字 之 ί .Λ- 導 體 裝置 之 製 造 方 法 〇 卞 1 Τι 1 _ 5 5是 概 略 平 面 圖 用 來 表 m 被 配 置 成 间 心 llil 狀 之 Λ L 本 Λ 式 〇 Ιί 1 I 圖 56是 概 略 平 面 圆 用 來 衷 示 m 舣 配 置 成 1«] 心 圓 狀 之 η 1 1 式 〇 1 1 111 57是 概 略 平 面 用 來 m I 成 Γιϋ 心 Ifil 狀 之 IS 1 訂 式 〇 1 I 圖 58 Μ 剖 面 圓 m 來 概 略 的 Μ 本 明 筲 施 形 Μ\ϊ «Luv 11 之 I 1 半 導 體裝 置 之 構 造 〇 1 1 圖 59是 概 略 剖 面 圖 m 來 表 >\s 本 發 m 之 Btfi 形 態 11 之 -1 1 導 體 裝置 之 製 造 方 法 之 第 1「·程、 ·) 1 I 圖60是 概 略 剖 面 函 用 來 示 本 發 明 之 實 施 形 態 11 之 半 1 1 導 體 裝置 之 製 造 方 法 之 第 2 ；1 :程 I 1 圖6 1是概略 剖 面 m 用 來 表 示 本 發 明 之 W 胞 形 m 11 之 半 1 I m 體 裝置 之 製 造 方 法 之 第 3」 二程. ) 1 I 圏6 2是概略 剖 面 画 用 來 表 示 本 發 明 之 實 施 B 態 J I *P 半 1 I 導 體 裝置 之 製 造 方 法 之 第 4工程t 1 1 1 I _ 63是 概 略 剖 面 Μ 用 來 Μ 本 明 之 Sifi 形 態 11 之 半 1 I 導 體 裝置 之 製 造 方 法 之 第 5工程 ) 1 1 8 4 ~ 本紙張尺廋適出中囤闽家標芈（CNS ) Λ4規格（21〇Χ2^7公釐） 289156 A7 B7 經濟部屮央標準局員工消f合作社印聚 五、發明説明 ( 8' ，） 1 1 _ 6 4是 剖 面 m 9 用 來 概 略 的 示 本 發 明 之 施 形 態 1 2 之 1 1 1 半 導 體裝 置 之 構 造 〇 ,-V 1 t Μ 65是 概 略 剖 面 m t itl 來 ―丧 不 本 發 m > Ϊ4 施 形 1 2 之 半 1 1 間 ι 體 装置 之 製 造 方 法 之 第 1 : 1:程 背 而 I 圓 6 6是 概 略 剖 面 圓 用 來 示 本 發 m 之 Μϋ 形 1 2 之 半 ( ;Γ 1 1 導 體 裝置 之 製 造 方 法 之 第 2工程 '1 人i· t* iff 1 I fi- 1 I Μ 67是 概 略 剖 面 1M1 身 用 Μ 表 本 發 IW 之 遛 l)t!i 肜 1 2 y 半 lk 1 導 製 裝 體 裝置 之 ϋ 方 法 之 第 3 [:程‘ > Τι 1 1 11 68是 概 略 剖 面 圖 > 用 來 表 示 本 發 m 之 實 Dili 肜 能 1 2 之 1 1 導 體 裝置 之 製 造 方 法 之 第4 : 1:程| 1 1 111 69是 概 略 剖 面 _ 用 來 衷 示 本 發 m 之 實 施 κί 態' 1 2 之 半 1 訂 導 體 装置 之 主 爾 流 m 通 狀 態 1 1 Μ 70S 剖 面 til 用 來 概 略 的 本 發 明 'r η 胞 形 態 1 3 之 1 1 1 半 m 體裝 置 之 構 造 〇 1 1 1MI 7 1 Μ 本 m 明 之 實 胞 肜 態 1 3 之 半 導 體 裝 1 之 $1ί 造 /； 法 之 1 線 J： 程 画。 1 I _ 72Μ 概 略 剖 面 围 用 來 Μ 示 木 發 明 之 lU m 形 1 之 I m 體 裝置 之 主 電 流 導 通 狀 態 之 /i 0 1 1 1 Μ 73是 剖 面 圓 用 来 概 略 的 示 本 明 之 挝 fiiii 肜 m ]4 之 1 1 m 體裝 置 之 構 造 0 1 1 圖 74是 部 份 剖 面 & * 用 來 概 略 的 示 本 發 Hil 之 實 Siii m 態 1 I 1 5 之 半導 體 裝 置 之 構 造 〇 1 I 圖 75是 剖 Si 圖 » 用 來 概 略 的 本 m m 之 赏 胞 m 態 】（; 之 1 1 I Λ j.； m 體裝 置 之 構 造 0 1 1 一 8 5 — 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） 289156 A7 五、發明説明（h j) 园7 6是概略剖面圖，用來表π本發明之實胞形態1 7之μ 導體裝置之製造方法之第1工程… 一，4 先 MMf 而之注"^'""^-"本打〕 _ 7 7是概略剖面腿，用宋衣+本發叫之宵肫形態1 7之μ 導體裝置之製造方法之诏2工程。 圆7 8是概略剖而_ ，用来丧示本發明之宫胞形態1 7之半 導體裝置之製造方法之第；η:程‘ 麗7 9是概略剖而丨il ，用米丧示本發明之實胞形媸1 7之半 導體裝置之製造方法之第4工程。 圆8 0是概略剖面_ ，用來表示本發明之實胞形態1 7之半 導體裝置之製造方法之始5丨：程。 圖8 1是概略剖fid 1ΜΙ ，用來丧示本發明之遛胞形態1 7之肀 導體裝置之製堦方法之第ϋ丨：程。 圖8 2是概略剖而圆|用來表示本發明之實胞肜態1 7之半 導體裝置之製造方法之第7工程。 圖8 3是概略剖面圖，用來表示本發明之實施形態1 7之节 導體裝置之製造方法之第8工程。 經濟部中央標準局負工消费合作社印裝 顧8 4是概略剖而關，用來丧示本發明之筲施形迆1 7之ΐ 導體裝置之製造方法之第9工程- 圖8 5是概略剖面圖，用來表i本發明之赏胞肜態1 7之半 導體裝置之製造方法之第〗0 :丨：程。 圖86是使p型基極區域突出之情況时之第1 :丨：程關。 圖8 7是使P型基極區域突出之情況峙之第2 Ί:锃_。 圖88是使p型基極區域變小之惝況ΙΙΪ之第1 1:程y。 圖8 9是使p型基極1M域變小之惝況時之第2 X程關。 8(5 本紙张尺度適用中國圏家.標準（CNS ) Λ·4規枱（210XW7公碰） 289156 a7 B7 經濟部中央標準局，M工消費合作社印製 五、發明説明（b 0 1 1 I 圖9 0是 工 程 圖 用 來 表 示 在 m 之 形 成 後 追 行 等 方 性 1 1 1 蝕 刻 之方 式 〇 /·~V 1 I 圆 9 1是 剖 m 圓 用 來 概 略 的 ή >(; 本 <13 m 之 Stii 態 1 8之 清 £ 1 1 閲 1 半 導 體装 置 之 構 造 〇 讀 1 而 I _ 92是 工 程 圓 用 來 表 示 本 m 明 之 Siii 形 能 /LU-> 1 8之 半 導體 > 1 ] 裝 置 之製 造 方 法 〇 思 K 1 ft I 1 I 圆 93是 剖 面 圆 用 來 概 略 的 示 本 發 明 之 實 S& 形 態 1 ϋ之 Μ 1 木 裝 m 體裝 置 之 構 垲 〇 η 1 圖94是 剖 面 圖 用 來 概 略 的 示 本 發 明 之 W 胞 Hi m 20之 1 1 半 m 體裝 置 之 構 造 〇 1 1 lii! 95M 剖 面 m 用 来 概 略 的 示 本 明 之 W 施 肜 m 2 1之 1 1Γ 半 導 體裝 置 之 構 堦 ύ 1 I 圆96是 剖 面 m 用 來 概 略 的 示 本 明 之 'U 胞 its 態 2 2之 1 1 | 丰 導 體裝 置 .―二， 構 造 〇 1 1 ΙΜ! 97 Μ概 略 剖 而 m 來 概 略 的 小- 第 1習知冽之 -m 1 鉍 體 裝 置之 構 進 〇 1 I 98 Μ 剖 面 圆 用 來 概 略 的 第 2習知例之 ii -Γ 1 I 置 之 構堦 〇 1 1 9 9 Μ 剖 面 画 用 來 概 略 的 Μ 示 第 3習知例之Ν 1 1 置 之 構造 〇 1 1 圆 1 0 0是概略剖面圓 用來y 4示第3習 知 例 之 η 4 m m 1 | 之 產 生方 式 〇 1 | 圖 1 0 1是平面圖 用來概略的表示第4習 知 例 之 ψ m 體裝 1 1 置 之 構造 〇 - 1 1 --8 7 一 本紙張尺度適用中國國家標準（CNS >八4規格（210Χ 297公釐） A7 B7 五、發明説明（b:)) 圆1 0 2是沿著圖1 0 1之P - P ’線之概略剖而US]。 围1 0 3是沿著圓1 0 1之Q - Q、之概略剖而IMJ。 [符號之說明] 1 , 1 0 1 ... P +接觸區域， 3 ,丨0 3 ... η刮媸術域， 5 , 1 0 5 ... η —區域， 7 , 1 0 9 ...陰極區域（η +射極區域）' 9 , 9 a 〜9 d , 1 1 3 , 1 1 3 a 〜1 1 3 d ...溝- 1 1 ...絕緣脱· 1 3 , 1 1 7 ...閘極電極層· 1 5 ...絕緣脫， 1 7 , 1 2 ]...险 極電極， 1 9 , 1 2 3 ...陨極遒極， 2 p +分離不純物 區域> 31 ... p +接觸區域， 4 1 ... μ把丛極IM域， 6 1 ... η "區域， 6 2 . . . ρ +接觸區域 Μ 間 yk if 而 -ά· 事 rn η 4 經濟部中央標準局負工消费合作社印製 本紙張尺度適用中國國家標孪（CNS )八4规掊（210Χ297公1 )

Claims (1)

  1. 經濟部中央標苹局Μ工消费合作社印狀 Λ 8 118 ΓΚ Ι)Κ 六、中請專利範II] 1 . 一種半導體裝置，包含有二極體構造，在包央貞ΪΕ成 第1導電型之半導體基板之第1和第2 土面之丨ill Μ有主馏流 之流動；其特激是具滿妨： 第1導電型之第1不純物區域•形成在丨λ述半導體Μ仮之 上述％ 1主面，具有比上述半導體丛板之濃度高之不純物濃度； 第2導電型之第2不純物區域，肜成在上述半導體基板之 上述第2主面，在與上述第1不純物赵域之問lii央/〗丄述半 導體基板之低不純物濃度區域； 上述半導體基板在第1主面1¾釘平行之多脚潢，丨：述之 各個溝從上述第1主面W穿上述之第1不純物IM域梭到迖L·述半 導體基板之h述低不純物濃度域； 上述之第1不純物區域形成/1:被平ί〗：之h述 潢所ί:1央 之上述半導體基板之上述第1 i面之全而；和Μ尚灯： 控制電極層，經由上述满内之絕緣膀·形成與上述第1 不純物區域和上述半導體越板之上述低不純物濃度區域ti 相面對； 第1電極層，肜成ιΐ上述半導體Μ板之h述第〗J:面I:， 電連接在上述第1不純物區域； 第2電極層 > 形成在上述半#體丛仮之上述第2主而h * 電連接在上述第2不純物區域。 2 .如申請專利範圍第1項之半導體裝置，K屮丨：述之多 個潢具有互相平行之第1、0 2和第3溝； 在被上述第1和第2潢包夾之丄述半導艄+M板之上述第1 主面之全面，形成釘上述之第丨不純物區域； 本紙张尺度適用中阀國家棉準（CNS ) ΛΊ规格（2I()X2V7公趨） (讀先間"背而之泣意事項 -a AS BK CH l)S 六、'1 專利範阐 在 被 上 述第 2和第3溝 包 夾 之 上述半 導 體 基 板 之 丄 述第1 主 面 形 成有 第2導電型之第3不純物 [»1! 域 上 述 之 第3不純物1M域形成比丨：述之潢淺 in m ϊ:述之 第 1遒極廇產生電迪接 1 3 . 如 請專 利範 圍 第 1項之半導體裝Ϊ ϊ K中更貝骱釕 形 成 在 上 述半 導體 Μ 板 之 上 述 玷1上丨ill之第2導 锘 m 之分離 不 純 物 區 域； 被 配 置 成互 相平 行 之 多 個 上 述满^丨:| 被 配 1 1£ Μ 外列之 上 述 溝 之 一側 位於 另 外 — 個 上 述满| (± Χί 外 Μ 接合/-ii 具 有 上 述 分離 不純 物 區 域 被 配 fwi /- a. i± iU 外 列 之 上 述 涡 * lili II. 形 成 比 上 述溝 深。 4 . 如 IU 請專 利範 m 第 1項之半導體裝t U中1 .述满之 從 上 述 第 1虫面起之深度為3 /V m K上， 1 Γ) u ill Μ Κ 11 5 . — 種 半導 體裝 置 包 含 有 p η p n 1¾ ώ /i: 包 火 貞 正或第 1導電型之半導體裝置之第1 和 第2主丨iii之丨Π1 U荇：U電流之 流 動 其 特微 是具 1« a 第 1導電型之第] 不 純 物 區 域 ，形成 (£ J： Ψ m m Μ阪之 經 濟 部 上 述 第 1主面 中 k 第 2導電型之第2 不 純 物 Μ 域 ，肜成 {£ 丄 ί|'Λ m m 丛板之 標 苹 局 >5 上 述 第 2主面 工 消 第 2導電型之第：Γ不 純 物 區 域 ，形成 h： 1: 述 第 1 ^ r； M 1¾ u 合 Vf 域 之 下 部 ，1£ 與上 述 第 2不纯物Μ域之問 W央/ί 1:述小 印 製 導 體 S 板 之區 域； 上 述 半 導體 基板 在 丄. 述 之 第 1主而具釕平ί Γ ： 二多個潢， 先 M ih 介 而 少 Ψ 項 Ά- 本 Ιί 本紙張尺度適用中國國家標率（CNS )八4岘格（2丨0;<297公#_ ) A8 .Λ Λ Η8 289156 ί)ξ 六、申請專利範圍 上述之各個溝從上述之第1 而过穿丨：述之第1和奶3不純 物區域後到達上述半導體基板之上述1Μ域内； 上述之第1不純物區域形成在被平行之h述溝丨!ϋ Μ央之 上述半導體基板之上述第1主di丨之全（W ;和M W灯： 控制電極層，經山上述潢内之絕緣廇，形成與1:述® 1 和第3不純物區域和上述半導體Μ板之丄述區域Μ相Μ對 第1電極層，肜成在上述半導體丛板之上述第1丨丨而L· 罨連接在上述第1不純物區域； 第2電極層|形成在上述半導體i板之L:述第2上而丨：， 電連接在上述第2不純物區域。 β .如申請專利範圃第5項之半導體裝置，Η中上述之多 個溝具有互相平行之第1、第2，和第3潢； &被上述第1和纪2潢扭央之上述半導體丛板之I:述诏1 主面之全面，肜成有上述之第1不純物區域； 在被上述第2和第3潢包央之I:述半導體Μ板之I:述第1 主面，形成有第2導電型之第3不純物區域； 經濟部中央榡準局員工消費合作社印製 (4先間讀背而之注惠拳,Ι(·"Μ寫本开) 上述之第3不純物區域形成比丨：述之潢淺，和與上述之 第1電極層產生電連接。 7 .如申請專利範画第5項之半導體裝置，Κ屮史Μ恥打 形成在上述半導體Μ板之上述® 1】：111丨之第2導诹兕之分離 不純物區域； 被配置成互相平行之多個上述溝中，被配置在敁外列之 丨：述满之一側位於另外一個上述溝 > 在其另外·则接合在 具有上述分離不純物區域被配置在敁外列之上述潢，ifiili 本紙张尺度適川中國阄家梯準（CNS ) Λ4现'fM 210X 297公雄） ^ Λ8 B8 C8 1)8 經濟部中央標準局負工消费合作社印取 六、申請專利範圍 形 成 比上述溝 深ΰ 8 . 如申請專 利範圍第 5項之半 導體狀置 ，K屮1 :述潢之 從 上 述第1主面起之深度為3 /i ΙΠ Μ上 1 [ u m Μ Κ 〇 9 . 一植半導 體裝置， 包含灯 二極體 描造，在包 央貞正成 第 1導電型之半導體基板之第1和第2 : 1： Μ 之問貝釘屯馆流 之 流 動，其特 徵是具ϋ 有： 第 1導電型之第1不純 物區域 肜成 在上述半導 體魅板之 上 述 第1主面 具釕比上述半導 體魅板之 不純物濃度高之 不 純 物濃度； 第 2導電型之第2不純 物區域 形成 在 丨：述半導 體丛板之 上 述 第2主面 上 述半導體 越板具對 平行之诵形成 (± 1:述第1 :1 i Ifii ，成 為 包 夾上述第 1不純物Μ域之方 式；ίπ 14 擗釘： 第 2導電型之第3不純 物區域 形成 在溝之側壁 之上述％ 1主®，成為與上述第1 不純物域郯 接 ! 第 1導電型之第4不純 物區域 其濃 庶比丨：述第 1不纯物 區 域 低，被設 在上述第 3不純物 區域之α -: 下方，肜成與丄 述 m 之側壁和 上述半導 體基板之Μ域 m >，ιίιι II • 1不純物區域鄰接； 控 制電極層 ，經由上 述溝内之絕緣 ，肜成與 h述第3 和 第 4不純物區域和上述半導體 Μ板之上 述區域互相刖對； 第 1電極層 肜成在t述半導 體越板之 .1:述第1 ：i： ifii 1：. > 電 連 接在上述 第1和第^ 不純物1Μ域； 第 2電極層 •肜成在上述半# 體丛板之 上述站2 :：]·: iki i：.- (靖1間凟背而之注惠寧項洱填寫各 本紙張尺度適州屮國阁家橾率（CNS ) Λ4現格（2I0X2()7公处） 訂 -4 AS ('ϋS89156_ ㈨ 經濟部中央標半局5EC工消費合作社印製 六、'1 7請專利範阁 m 迪 接在上述第2不純物1 2域 '10 .如申請專利範圍第9項 之 半 導 體 裝 置 t 中 更 貝 湖 U 形 成 在上逑半導體基板 之 上 述 】主而之第2導 爾 型 之 分 離 不 純 物區域； 被 配置成互相平行之 多 個 1； a 溝 中 » 被 配 K (± fill m 列 之 I: 述 構 之一側位於另外一 個 上 述 满 ， hi Η 外 flUJ 接 合 h. Μ Η 上 述分離不純物區域 被 配 贸 {± Μ 外 列 之 述 m if" 11 Β 成 比 上述溝深。 1 1 .如_請坞利範幽第ί 項 之 半 m 體 Μ ：R- 屮 1: 述 m 從 上 述第1主面起之深度為5 U m Μ 1: 1 5 u m K 下 〇 12 .一棰半導體裝置 在真Ε或第1 導 ΐΐ 型 V .半 導 體 Μ 板 之 第 1和第2主面之問貝 ή 電 流 之 流 幽 K U 徴 1 Μ 備 H 第 2導電型之第1不純 物 區 域 形 成 /1： h 導 體 Μ 仮 之 上 述 第1主面側； 第 2導電型之第2不純 物 區 域 形 成 /.L h 述 半 體 m 板 之 .1: 述 第2主面，在與上述Μ 1 不 純 物 區 域 Ιίί] ί!ί 火 a 1:. 述 半 導 體 基板之低濃度區域 上 述之半導體Μ板Μ ii 满 $ 從 1. 述 1 面以穿1 :述 之 第 1不純物區域後到達 b述半導體甚板之.1 :述低濃度 r 域 » 和具備有： 第 1導電型之第3不純 物 Μ 域 形 成 /1: 上 iM 1不纯物& 域 上 之上述半導體基板 之 上 述 第 1主1&丨 &接合上述 m 之 側壁； 第 2導電型之第4不純物 區 域 t Η 濃 度 比 丄 述 1 :1 ;純物14 2 (請先間讀背而之注意_項洱M“ii本yi 本紙張尺度適用中囤阈家標伞（CNS ) A4ML恪（2丨0X297公雄） Γ) 線— 經濟部屮央標準局Η 4消费合作社印'^ 289156 六、申請專利範圆 域低I破設在上述第1不純物Μ域上之上述半導體Μ板之 上述第1主面，形成鄰接上述之第3不純物Μ域； 控制電極層，經由上述溝内之絕緣腐，形成與1:述站1 和第3不純物區域和上述半導體Μ板之h述肚濃度Μ域互 相面對，依照所施加之電壓用來控制/Η上述第1和第2丨：Ιίιί 間流動之電流； 第1電極層，形成在上述半導體铽板之h述第]主面丨：| 電連接在上述第3和第4不純物區域； 第2電極層，肜成在丄述半導體越板之上述站2:丨：面1.， 電連接在上述第2不純物區域； 當上述半導體基板之上述第1和第2」：ιίι丨之問肜成導迎狀 態時，肜成接合在上述第3不純物區域而f:L沿普I:述满之 周丨ϋ之第1導電型之累積區域； til含有上述第3不純物區域和h述累Μ區域之灯效陰極 區域與上述第1不純物區域和h述半導體敁板之L:述低濃 度區域之接合面幀η，和上述第1不純物區域與上述半導體越板 之上述低濃度區域之接合面撾Ρ之比率Rn = U + / η + μ ) > 在上述導通狀態時為Ο . 4 Μ丄，1 . Ο Μ下。 ]3 .如__專利範1ϋ第1 2項之半導體裝置，其ip I.述潢 之從上述第1主面起之深度為5 « m Μ上，]5 " m以ί、·。 1 4 .如申請專利範圃第1 2項之半導體裝置，其屮上述潢 肜成有多個，具有第1，第2和第3满； 在被上述第1和第2溝包夾之上述半導體越板形成舟h述 之始1，第3和第4不純物區域； 本紙烺尺度適/f]中阈國家標準（CNS ) Λ4现格（210X297公雄_ ) (請先間璜背而之注急事項内堉“H私菸 -;uf 289156 Λ8 B8 C8 ί)8 申請專利範圍 第 和 aH 域板 la基 度體 導濃導 半低半 idEii述 -1 -*-▲ [11 之 之 之 夾板夾 包基包 溝體溝 半 述 第上第 述有逑 上只上 被’被 在面在 主 第 和 層 電 導 W 成 形 0 緣 絕 第 述 上 入 il 與 層 電 導 述 二 接 連 電 生 E 違 層 極 第 述 之 板 第 經 二 遒 制 控 個 述 h 之 内 溝 3 第 述 4J 1 裝 體 導 ΜΓ-i ,. 之 項 2 11 第 園 範 利 專 身 ηα 3- 和 2 第 之 夾 包 1*溝 第 有 IL\ :/ if 3 β 1 , 第和 個述 多上 有被1* 成在第 形 之 第 域 IM 物 純 第不 和1 潢 0 • 1 成 形 0 Μ aa δ ϊρ :# κι 5ΙΓ 述 第 第 述有 上成 被形 在面 主 第 和 電 導 之 板 基 體 .， 導 域 半區 述物 二 t I & 之不 -) 央 包 M 之 上 板 1£ Λ5 半 之 央 m 溝 ; ίΌ 層 電 導 第 有 述成 t 形 被層 在緣 絕 第 和 M 空 u 1AI 各 述 二 之 入 滿 3 第 和 第 述 Μ 入 埋 。 與接 層 連 電電 導生 UUP ΕΕ "違 上層 極 經濟部中央標準局員工消费合作社印掣 之 項 2 H 第 _ 範 利第 專 之 請型 申 電 如導 . 2 6 者 1*-3 有 域 區 物 純 -八 置 -1:¾ Μ,11 豊 S 導 比 有 ·* 具物 更純 中 不 Κ1 第 ’述 之 夾 KM J1 -UC 色 Κ 成 之 形 域間 Μ之 物 域 純區 不物 純 述 2 上第 在述 合上 接與 成在 形和 度 壁 濃側 之 之 低溝 域述 域 區 度 濃 低 述 上 之 板 基 體 導 半 述 满 0 ·* » 其 置 裝 導 Mr 之 項 2 1X 第 圃 範 利 專 請 甲 如 個第 多 之 有述 成上 肜 第 yj 和 和 U 0 述 二 ; 破 潢 . 1接 郯 相 第互 、 成 置 配 1·'被 第溝 有>' 具 第 和 本紙張尺度適用中國國家標準（CNS )八4現格（210X297公釐） 7 289156 Λ8 m Γ8 1)8 中請專利範阁 ¾ 述 • ^ 1. -JJ 成 j 1/ 為 成 域 區 之 板 基 體 導 半 述 上 之 夾 包 潢 第 和 之 域第 區和 7J 物 純 不 0 第 之 述 潢 Vi 和 3 第 述 -. I % 接 郯 ffl .¾ ; 成 域置 區配 Μ /}-:第 為 之 成 域 域1Μ 區度 之 濃 板低 ¾述 體 L· 導 之 半板 述越 上體 之導 夾半 包述 1- 淖 1 述 ιί,] V | 域 第 述 上 個 2 在 夾 包 被 在 第 述 • j 之 0 多 有 置 配 間 - 之 1 域第 區述 1 * 上 第 述 個 多 之 間 之 域 域 姅 域 第 述 <* 在 0 象 0 么'· 2 層 Μ -f-f -Jr " 成 " 形 2 上第 面述 主上 夾 包 層 電 導 之 述 第 制 4 之 域 入 Ji 與 米 HJ 1/ 產 0 各 之 0 極 電 制 控 述 上 之 人 溝 第 圍 範 利 専 請 第申 和如 3 · Μ18 述 接 .ί~ 0 述 置 裝 豊 導 半 之 項 掮先間请背而之注意氺項A填ftvfli) -裝· 、-·· 個 多 有 成 肜 第 第 之 述 上 相 互 M. 置 配 1·被 第 溝 有 具 第 和 和 . rj I 第被 I4K 述 第 11 第 述 " 為 成 域 區 .， 之域 板區 越I 體 導 半 述 之 夾 包第 iiOft I 第 之 域 區 物 純 不 第 和 經濟部中央標率局Μ工消旰合作社印1i 接/hM 鄰為之 相成域 互域 Μ 成Μ度 置 之 濃 配板低 被基述 溝體上 1導之 半板 述基 第上體 之 之専 述夾半 上 包述 浓 i 破述 第 域 ¾ 和 3 第 述 - 钵-! 上 包 第 溝 -¾ 第 成 和肜 5 W ®t:l 述l;:t 上 0 被述 .， , h 妾 在 I 丨 區 鄰為 3 相成第 互域之 成區域 置 之 區 配板物 被基純 溝體不 6 導 5 第¥ 第 和I1之 5 Μ t3 , ▲ s M±ia 導 Rw i i「 M ^ 2 第 第 述 述 上 上 在islfr: 區 第0L· 之 多 置 配 間 之 域 區 3 Μ is 二 和 域 區 之 述 二 接 is 電 域 區 物 he 不 ,Μ {* % 本紙張尺度適川中闽囤家棉準（CNS > Λ4現格（2j〇X297公婧） 8 C8 1)8 289156 六、申請專利範圍 在上述第1 Μ域和上述第3區域之間被扭夾之多個上述第 2區域I經由第2絕緣膜在上述之Μ 1主面丨：形成有導電層； 上述之導電層包央h述第2區域之各個 用來與埋入1: 述第3和第4潢内之上述控制遒^ Μ之ί纟flil產生锘辿接。 1 9 .如申請專利範圃枭1 2項之半導體裝置，其屮上述滿 肜成有多個，具W第1、第2、第3和第4潢； _1:述之第1和第2溝敁配置成互ffl鄰接，被上述站1和第2 溝包央之上述半導體基板之IM域成為肜成ίί上述第1、第3 和第4不純物區域之第]區域； 上述之第3和第4溝被配置成互相郧接，被丨：述第3和第4 溝包夾之上述半導體基板之區域成為在上述第1主面R有 上述半導體基板之上述低濃度區域之第2區域； 在2個上述第1區域之問配置有多腦之丨：述诮2區域； (清先間讀没而<-注急_項洱填.>1;本玎) 1\ Γ·\ £ 區 2 第 述 個 多 之 夾 包 被 間 之 域 區 1J 第 述 二 在 成 形第 丄 之 面述 主上 ί從0 極 電 制 控 之 述 上 第 之 項 2 1J 第 第 I 圍 之0 0 述豸利 上 U 專 在 WS» 膜：申 之 緣；如 0 之 述 0 極 向 置 朝裝 而體 主 導 突 方 满 述 It Μ濟部中央標準局貝工消費合作社印掣 個 多 有 成 第 之 述 上 ί V3 Μ h 丨述 利 ; LT： 1 第 被 4 妾m Η 、 勘 3 相 第5 、 成 ?置 fib l-'ffi 第溝 有 具 V-V 和 第 成 肜 為 成 域 區 ； 之 域 板區 基ί 體 導 半 述 上 之 夾 包第 溝和 第 之 域 區 物 純 3 述基 第上體 之 之 導 述夾半 上包述 溝上 第 半板 接/tM 0 為 之 相成域 S 域區 成IM度 置 之 濃 配板低 被基述 溝體 h 4導之 M 述 述 二 被 述 .±0 ΐ ^ ί Π J、 ί 1·· 3 ί ώ 本紙張尺度通用中國國家梯準（CNS ) Λ4規格（2I0XW7公釐） 9 六、中請專利範園 第 和 1β is1 h 第 被述 , 上 鄰為 相成 互域 成區 置之 配板 破基 潢體 .)導 半 述 第 上 之 之 述夾 上包 溝 VJ rM ηΆ β,- as I'M 第 述 上 第在 有 域 區 物 ^; 5 第 之 型 電 導 2|一 3 1 * 和 域 .d —4 區 之 AAI 多 J-iJ 區 域第 區 W 物 —I 純和 1、 I'd ^ 域 5 第 之 第 述述 • 1 二 J J 在在 接 迚 之 域 ; 述 0 h telAI ni多 1 之 VJ ' y^. 央 i!i 被 之 述 第 之 is h /± 股 緣 絕 2 第 由 ； 經層 R 極 ’ 遒 域 1 ΜΜ 區 2 之 W 形 is 二 從 Μ 極 rM 制 控 之 述 二 YJ '_·" 置 裝 擋 導 •二 4 -It 稽 向 則 ,ώ 上第 1 成 1Ε 導 J t ; AU 動 0 流 形 之 ， 流 域 爾 Μ 0, 物 1. 屯 —λ 备 問不 ^ Μ ; tff之側 2 型面 第電主 ill^i 12¾ 第 第 述 之(: 述 突 之 钽11 板 : i7--/!仮 ί/άΜ lx ilK t. =5¾ M ¾ 述 第在 之 ’ 型面 遒1.{ 導 之1· 板述 越 h 體灯 導央 m 述Η}] 上 之 在 域 成1ώ 1/ rti ， 純 ηΜ - Λ 區 物 he 第 述 經濟部中夾標準局Μ工消t合作社印製 第 之 述 : 從 ·» 溝 域舟 區J4 度板 濃基 低體 之導 板半 基述 體上 0 體 導 半 述 上 達 du ί 後 域 區 物 純 不 11 第 有 備 具 和 第 之 型 電 導 之 之 域 述 Μ h 度 穿濃 设低 面 述 域 1 區 第 物述 純上 不 之 板 基 體 導 半 述 . 第 上壁第 之 側 域 區 物 純 4 第 之 型 電 導 二 t4 物 t _-ΤΓ 在 合 接 rR ,tj 0 之 满 Η VJ w -1 i h LL 度 濃 本紙张尺度適川中國囤家標準（CNS ) Λ4現格（2l〇xm公f ) Λ8 m C8 1)8 289156 六、申請專利範圍 (埼九間讀背面之注息^-項"4··κ?^对 區域高，在上述第1不純物區域1.之丨：述半導體Μ板之上 述第1主面，肜成與上述之第3不纯物區域接合； 控制装置|經由h述溝内之絕緣膜，肜成與1:述染1和 第3不純物區域和上述半導體蓝板之上述低濃度區域亙梠 面對，經由破施加控制遒壓用來控制/i:上述第UN适2 土刖 間流動之锴流； 第1電極Μ ，形成在上述半導體基板之丨：述第1丨：面丨：， 谢迪接在上述第3和第4不純物ΙΜ域； 第2電極層，形成在上述半導體越仮之丨：述第2 :丨：丽丨.| 爾連接在上述第2不純物區域； 當上述溝之從1:述第〗主刖起之深度為m， I:述满之% 度為W t，上述第3不純物區域之從上述第1」丨：而赳之深度為 D e，上述第3不純物區域之從·//之丨：述潢到另外一方之上 述满之方向之寬度為W l、，鄰接之丨：述溝間之間距為P L時* 可Μ滿足[數1 ]。 2(We + Dt~ De) + Wt. - ^ 〇 . 4 經濟部"央標準局只工消費合作社印取 2 ( W e + D t - D e ) f P L _ 半導體裝置之製堦t^Ti) *該半導體裝m在貞正 ---— —— 或第1導電型之半導體基板之第〗和第2 冏Μ灯ΐΙ流之 流動；其特徴是所具谢之丄程til含釘： 在第]導電型之半導體基板之丨：述第1 ΐ而 > 選擇性的迆 行離子注入，用來肜成第2導磁型之第]不純物區域； 在上述半導體基板之上述第2主而肜成第2導馆型之诏2 本紙张尺度通用中阖國本標準（CNS ) Λ4坭格（2Ι〇Χ；ί97公t ) Λ8 liS C8 l)S 六、屮請專利範|.i:] 不純物區域； 利用選擇性之離子注入用來&上述第1不純物Μ域内之 上述第1主面形成第1導锴型之第3不純物區域； 經由對上述之第1主面迆行舆方性蝕刻叫來/1:丨：述之半 導體基板形成具有第丨、第2和第3溝之多個潢； 在被上述第1和第2溝包央之丨：述第1 ΐ: liii Η对第丨和第3 不純物區域，在被」：述第2和第3潢包央之.1:述第而Π 具有上述半導體站板之h述低濃坻區域；和 所具渑之工程包含舍： 茌上述溝之内部肜成控制爾極Μ ，姅山絕緣股與破上述 第1和第2不純物區域W央之上述’μ導體ΑΙ板之低濃度區域和 上述第1和第3不純物形成互相ώ丨對； 利用選擇性之離子注入|庄丨：述第1不純物1Μ域内之1. 述第1主面，Μ鄰接上述第3不純物區域之方xl： ，）|;成f:(訂 不純物濃度比上述站〗不純物區域高之诏2辫馆型之第4不 純物區域； 經濟部中央梯_局Μ工消费合作社印奴 在上述之Μ 1主面i:形成第U1I極廇使其遺迪接/t: I:述Μ 3和第4不純物區域； 在上述之第2主面上肜成第2雄極層使.Κ钽迪接^上述Μ 2不純物區域。 2 3 .如申請専利範_第2 2項之半導體裝置之製垲方法， 其中更包含有一工程•在形成h述溝之後，使上述潢之内 壁氧化用Μ肜成氧ib膜，然後除去丨：述之氧ib脱。 2 4 .如申請専利範圍第2 2項之半導體装置之製造方法， 本紙张尺度過用中阀囤家標準（CNS ) Λ4现格（2I()X2‘)7公埯) -1 2 - 289156六、申請專利範固 有 含 Β 更 程 之 '^,Β 極 電 制 控 id 上 成第 形之 K述 用上 中在 其 内 搏 • vt 述 L 人 埋 其 使 ♦4· 性 Μ -n-BV 導 成 形 上 面 主 和 lajmiili 行述在 ilh 和 膜被 -性去膜 電除性 導和错 之 留導 述殘述 上膜上 對 性之 由電上 經導面 之 主 内 1 k 潢 第 之 述 述央 ! ▲ -*J I I U 使 之 潢 來央 用 包 丨 -溝2fl 作 2Μ ¾ Mj 述 J, 利 : 圍 Μ範 由利 經專 上 請 面 申 主如 第25 述 留 .UM 5 膜 •!Ι •·λΓ 述 -* .11 使 膜 象 S 去 vvf 方 堦 製 之 置 裝 體 導 半 之 J··/ f 2 2 第 内 潢 述 入 埋 其 使 膜 ,:3 ί 性 : I 之-V 纟導 層Ε i ft I 杉 憚d 制 控面 罐_ΐ 上 '~~_ 成第 形之 Μ 述 用上 中在 其 和 'ίί 含 33 :史 (Μ先間讀背而之注恚事‘"'^寫本W ) 導 之 述 上 對第 和 第 述 上 之 夾 包 淸 lal面 行主 进丨 脱 性 破 和 1 之 第 火 述fcl 1 清 被3 〜第 1/ ί 和 除 2 山第 矬述 突 其 使 層 極 上 -I 電 S U Th 1 控 0 成 述形 -1 TJ J 利 入 埋 -y 用 脱 性 電 導 述 1 之 之 面 :! 第 述 述方 内 導 半 棰 經濟部+-央標準局貝工消費合作社印製 : 具 間 造之 構 ： 面 ill有 極2Ξ34Α 二第包 iil 齊第程 含之:!: 包板之 MWIM 裝 體M 體等所 導f-ii 半 之 徴 該型特 ,ΪΙ:κ 法導； 方 ΐ;動 iiu^i 製 δ之 置 電 Λ ¾^ 主 包 體 有 潢 個 多 —之 -I r«1 丨 空 0 } i 1S7 主ο 1 形 第膜 述緣 上絪 之 之 板内 基溝 體述 導上 半個 述多 上由 在經 層 極 之 一ιπ ιΐί 第 之度一 高 深 度 之 濃 0 物主 - 彳 4M 1彳述 B 之 k 述板丨 上基 之 體 夾導 包半 _ 述 述上 上比 之 度 行湄 平物第 被純之 在不型 有 電 物 純 不 關 離 其 本紙張尺度適用中闽國家標準（CNS ) Λ4規格（2丨〇X 297公f ) 3 1» Μ 1¾ 形 導 六 9 8 s 6 Vo K 8 K Λ B c ο 利 專 、-，1· 淺 溝 ΥΠ 述h 之 板 基 豊 導 半 ； β £ 纽 域 上區在物純 :1ς 2Μ 之 =*- .¾ 键^ 2 第 而 第 成 肜 面 主 第 述 上& 極 -Ν 述 接 迪 域 區 物 純 ^ 第 成 面 主 2 第 之 述 二 在 ^ 之 述 II ---ΛΜ 接 迪 電 使M 極 •' \ 方 垲 Μ 之 Μ 裝豊 。 導 域一半 區I種 物 純 i4 / -¾m Mfr ΜΗ 導 (請先間，-Hf面·wiit#項丹Μ寫本頁) 第 成 正 真 夾 包 在 造 構 之 流 主 有 具 間 之 面 主 2 第 11¾J 之 之fe'al Μ Η u-ί - r— 導 M 半徵 之恃 型其 電.， 導動 程 有 包 溝 11^ 多 之 -f ί./1 -丄 成 ΐ Η 空 ffl 丨 I 戌 -LU 丨 - ,.Ά 1 开 第脱 £ nf λγρ 絕 之 之 Ikdr Μ 潢 體述 導 h 半個 述 多 一1 —4 J UM &經 ]i 極 之 1 i 忒 1 ώ 1 Μ:1;第0 !\0 Αβ .1 穿 h yj述彳 h 夾j Mu 包丨 溝 is 上 之 行 平 被不 在 1 it ώ» 其 域 區 物 UU #& 之 央 包 述 上 之 行 平 被 形 161 lt 度 之 ώί 之 ； 型淺 電 溝 導 述 β ,fti 經濟部中央標準局Μ工消費合作社印製 第 之 型 電第 第 述 二 '飞 其 域 區 ； 物淺 純域 不Μ Λ/^ 物 UU & -Α~ L· LL 度 深 之s 禅述 導 2 第 成 肜 面 ---ΤΤ 2 第 述 二 之 板 越 豊 ΑΉ 導 ; 半域 述區 上物 在純 不 M 成 肜 上 面 主 11 第 之 述 上 在 域 區 物 純 ·_八 第 成 .-/ 二0 主 2 第 之 述 在 域 區 物 UU j八 3 第 1^-0 極 V3 之 述 接 連 妄 --* I •J/ '•'Ur ΓΝ —ίΑ. Μ 極 之 •i 本紙张尺度i4用中阖囤家標準（CNS )八4坭格（2l〇X2y7公筇） 4 1— 389156 - D8 六、申請專利範圍 2 8 . —植半導體裝置之製造方法，該半導體裝置包含釘 二極髗構造》在包夾輿正或第1導電型之半導體基板之第1 和第2主面之間具有主電流之流！S) ; K持徵足所見ίΜ之工 程包含有： 在上述之第1主面選擇性的形成第1導電型之第1不純物 區域； 在上述之第1主面選擇性的形成Μ釘不純物濃度比上述 半導體越板之不純物濃度高之第1導站型之第2不純物區域 ，使其鄰接上述之第1不純物區域； 在肜成每上述第1不純物區域之上述第1 土 ώ肜成第2導 遒型之第3不純物區域 > 使Κ比h述之第1不纯物Μ域淺， 和鄰接上述之第2不純物區域； 形成平行之溝，丨史其包夾上述之第2不純物1Μ域，和從 上述之第1主面貫穿上述之第1和第3不純物區域後到達1:述 半導體基板之區域； 經由平行之t述满内之綑緣脫肜成控制爾搔》; 經濟部中央標準局貝工消費合作社印^ 在上述半導體基板之上述站2主面肜成第2導黹型之第4 不純物區域； 在上述之第1主面上形成第1 ϊϋ極廇，使具遒迪接ΪΪ h述 第2和第3不純物區域； 在上述之第2主面上肜成第2婼極層，使K遒辿接江I:述 第4不純物區域。 一 1 5 一 (請先M"背而之注惠事項frM爲本1) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公埯）
TW084113477A 1995-07-19 1995-12-15 Semiconductor device and process thereof TW289156B (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP18310295 1995-07-19
JP23700295 1995-09-14
JP28096195A JP3850054B2 (ja) 1995-07-19 1995-10-27 半導体装置

Publications (1)

Publication Number Publication Date
TW289156B true TW289156B (en) 1996-10-21

Family

ID=27325253

Family Applications (1)

Application Number Title Priority Date Filing Date
TW084113477A TW289156B (en) 1995-07-19 1995-12-15 Semiconductor device and process thereof

Country Status (7)

Country Link
US (4) US5977570A (zh)
EP (5) EP1030372B1 (zh)
JP (1) JP3850054B2 (zh)
KR (1) KR100214207B1 (zh)
CN (2) CN1236499C (zh)
DE (4) DE69627215T2 (zh)
TW (1) TW289156B (zh)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
DE19705276A1 (de) * 1996-12-06 1998-08-20 Semikron Elektronik Gmbh IGBT mit Trench-Gate-Struktur
DE19727676A1 (de) * 1997-06-30 1999-01-07 Asea Brown Boveri MOS gesteuertes Leistungshalbleiterbauelement
US6259145B1 (en) * 1998-06-17 2001-07-10 Intel Corporation Reduced leakage trench isolation
DE19848596C2 (de) 1998-10-21 2002-01-24 Roland Sittig Halbleiterschalter mit gleichmäßig verteilten feinen Steuerstrukturen
JP3924975B2 (ja) * 1999-02-05 2007-06-06 富士電機デバイステクノロジー株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ
JP4829003B2 (ja) * 1999-02-17 2011-11-30 株式会社日立製作所 半導体装置及び電力変換装置
US6703707B1 (en) * 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
GB0120595D0 (en) * 2001-08-24 2001-10-17 Koninkl Philips Electronics Nv A semiconductor rectifier
US6750104B2 (en) * 2001-12-31 2004-06-15 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
SG124265A1 (en) * 2002-12-02 2006-08-30 Tadahiro Ohmi Semiconductor device and method of manufacturing the same
GB0229217D0 (en) * 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Vertical insulated gate transistor and manufacturing method
US7173290B2 (en) * 2003-03-07 2007-02-06 Teledyne Licensing, Llc Thyristor switch with turn-off current shunt, and operating method
US6965131B2 (en) * 2003-03-07 2005-11-15 Rockwell Scientific Licensing, Llc Thyristor switch with turn-off current shunt, and operating method
US7279743B2 (en) 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
KR100604527B1 (ko) * 2003-12-31 2006-07-24 동부일렉트로닉스 주식회사 바이폴라 트랜지스터 제조방법
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US8183629B2 (en) * 2004-05-13 2012-05-22 Vishay-Siliconix Stacked trench metal-oxide-semiconductor field effect transistor device
US6906380B1 (en) 2004-05-13 2005-06-14 Vishay-Siliconix Drain side gate trench metal-oxide-semiconductor field effect transistor
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
US6906356B1 (en) * 2004-09-27 2005-06-14 Rockwell Scientific Licensing, Llc High voltage switch
US7341116B2 (en) * 2005-01-20 2008-03-11 Baker Hughes Incorporated Drilling efficiency through beneficial management of rock stress levels via controlled oscillations of subterranean cutting elements
JP2007043123A (ja) * 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
JP4609656B2 (ja) * 2005-12-14 2011-01-12 サンケン電気株式会社 トレンチ構造半導体装置
US8471390B2 (en) 2006-05-12 2013-06-25 Vishay-Siliconix Power MOSFET contact metallization
US7748474B2 (en) * 2006-06-20 2010-07-06 Baker Hughes Incorporated Active vibration control for subterranean drilling operations
JP2008124309A (ja) * 2006-11-14 2008-05-29 Toyota Motor Corp 半導体装置とその製造方法
DE102007018367B4 (de) * 2007-04-18 2013-09-05 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US8368126B2 (en) 2007-04-19 2013-02-05 Vishay-Siliconix Trench metal oxide semiconductor with recessed trench material and remote contacts
JP5596278B2 (ja) * 2007-07-10 2014-09-24 富士電機株式会社 トレンチ型絶縁ゲートｍｏｓ半導体装置
DE102009005914B4 (de) 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
ES2374774B1 (es) * 2008-03-18 2013-01-30 Consejo Superior De Investigaciones Científicas (Csic) Método de fabricación de dispositivos rb-igbt.
US8507945B2 (en) * 2008-03-31 2013-08-13 Mitsubishi Electric Corporation Semiconductor device including an insulated gate bipolar transistor (IGBT)
CN101826551B (zh) * 2009-03-03 2012-12-05 M-Mos半导体香港有限公司 具有低栅电阻的沟槽型半导体功率器件及其制备方法
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
US9492063B2 (en) 2009-06-18 2016-11-15 Endochoice Innovation Center Ltd. Multi-viewing element endoscope
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8604525B2 (en) 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
WO2011111500A1 (ja) 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
JP5361808B2 (ja) * 2010-06-23 2013-12-04 三菱電機株式会社 電力用半導体装置
JP5865618B2 (ja) 2010-09-21 2016-02-17 株式会社東芝 半導体装置
CN102034715A (zh) * 2010-10-12 2011-04-27 上海宏力半导体制造有限公司 功率金属氧化物半导体场效应晶体管的制作方法
JP2013084904A (ja) * 2011-09-29 2013-05-09 Toshiba Corp 半導体装置
CN103151251B (zh) * 2011-12-07 2016-06-01 无锡华润华晶微电子有限公司 沟槽型绝缘栅双极型晶体管及其制备方法
US9306047B2 (en) 2012-10-05 2016-04-05 Hitachi, Ltd. Semiconductor device and electric power converter in which same is used
EP2728621A1 (en) * 2012-11-05 2014-05-07 ABB Technology AG Insulated gate power semiconductor device
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
US20140167103A1 (en) * 2012-12-13 2014-06-19 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method of manufacturing the same
JP2014165317A (ja) * 2013-02-25 2014-09-08 Toshiba Corp 半導体装置
US8710585B1 (en) * 2013-02-25 2014-04-29 Alpha And Omega Semiconductor Incorporated High voltage fast recovery trench diode
JP2015056492A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置
CN105190900B (zh) * 2013-09-20 2018-01-30 三垦电气株式会社 半导体装置
JP6173987B2 (ja) * 2013-09-20 2017-08-02 サンケン電気株式会社 半導体装置
JP6154292B2 (ja) * 2013-11-06 2017-06-28 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US9438227B2 (en) * 2013-12-02 2016-09-06 The Hong Kong University Of Science And Technology Gate-controlled p-i-n switch with a charge trapping material in the gate dielectric and a self-depleted channel
CN105531825B (zh) 2013-12-16 2019-01-01 富士电机株式会社 半导体装置及半导体装置的制造方法
CN103928309B (zh) * 2014-04-21 2017-02-08 西安电子科技大学 N沟道碳化硅绝缘栅双极型晶体管的制备方法
US9391184B2 (en) * 2014-05-27 2016-07-12 Pakal Technologies, Llc Insulated gate turn-off device with turn-off transistor
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
KR101550798B1 (ko) 2014-08-29 2015-09-08 파워큐브세미 (주) 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법
DE112017000063T5 (de) * 2016-02-15 2018-03-22 Fuji Electric Co., Ltd. Halbleitervorrichtung
DE112017000079T5 (de) 2016-03-10 2018-05-17 Fuji Electric Co., Ltd. Halbleitervorrichtung
US9935188B2 (en) * 2016-07-22 2018-04-03 Pakal Technologies Llc Insulated gate turn-off device with turn-off Schottky-Barrier MOSFET
JP6973510B2 (ja) * 2018-01-17 2021-12-01 富士電機株式会社 半導体装置
CN109755130A (zh) * 2018-11-30 2019-05-14 中国振华集团永光电子有限公司（国营第八七三厂） 一种降低输入电容的半导体器件制造方法
FR3091021B1 (fr) * 2018-12-20 2021-01-08 St Microelectronics Tours Sas Thyristor vertical
CN111816693A (zh) * 2019-04-10 2020-10-23 台湾茂矽电子股份有限公司 二极管结构及其制造方法
JP7319601B2 (ja) * 2019-11-01 2023-08-02 株式会社東芝 半導体装置
US12068419B2 (en) * 2019-12-17 2024-08-20 Soreq Nuclear Research Center High-voltage fast-avalanche diode
US20230032610A1 (en) * 2021-07-28 2023-02-02 Pakal Technologies, Llc Vertical insulated gate power switch with isolated base contact regions

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775464A (en) * 1980-10-28 1982-05-12 Semiconductor Res Found Semiconductor device controlled by tunnel injection
US4994883A (en) * 1989-10-02 1991-02-19 General Electric Company Field controlled diode (FCD) having MOS trench gates
JPH03196570A (ja) * 1989-12-25 1991-08-28 Nec Corp 絶縁ゲート型サイリスタ
US5381026A (en) * 1990-09-17 1995-01-10 Kabushiki Kaisha Toshiba Insulated-gate thyristor
JP2683302B2 (ja) * 1991-07-09 1997-11-26 三菱電機株式会社 半導体装置
EP1469524A3 (en) * 1991-08-08 2005-07-06 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
JPH0612559A (ja) * 1992-02-10 1994-01-21 Shibaura Eng Works Co Ltd 自動販売機
JP2810821B2 (ja) * 1992-03-30 1998-10-15 三菱電機株式会社 半導体装置及びその製造方法
US5324966A (en) * 1992-04-07 1994-06-28 Toyo Denki Seizo Kabushiki Kaisha MOS-controlled thyristor
JP2983110B2 (ja) * 1992-06-24 1999-11-29 三菱電機株式会社 半導体装置及びその製造方法
US5410170A (en) * 1993-04-14 1995-04-25 Siliconix Incorporated DMOS power transistors with reduced number of contacts using integrated body-source connections
JPH071347A (ja) * 1993-06-10 1995-01-06 Nitto Seiko Co Ltd ねじ締め機
US5510287A (en) * 1994-11-01 1996-04-23 Taiwan Semiconductor Manuf. Company Method of making vertical channel mask ROM
JP3196570B2 (ja) 1995-05-19 2001-08-06 日立電線株式会社 多導体スペーサ
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
DE69634837D1 (de) 2005-07-14
EP0756330A2 (en) 1997-01-29
KR100214207B1 (ko) 1999-08-02
EP1154491B1 (en) 2005-06-08
EP1154491A1 (en) 2001-11-14
EP1030372A2 (en) 2000-08-23
US5977570A (en) 1999-11-02
KR970008646A (ko) 1997-02-24
DE69614949D1 (de) 2001-10-11
EP1030372A3 (en) 2000-09-06
EP1030373A1 (en) 2000-08-23
DE69634837T2 (de) 2005-12-22
DE69633310D1 (de) 2004-10-07
EP0756330B1 (en) 2001-09-05
US6445012B2 (en) 2002-09-03
EP1158582B1 (en) 2004-09-01
EP0756330A3 (en) 1999-03-10
US6265735B1 (en) 2001-07-24
JPH09139510A (ja) 1997-05-27
DE69614949T2 (de) 2002-04-04
CN1226751A (zh) 1999-08-25
EP1030372B1 (en) 2003-04-02
US20010045566A1 (en) 2001-11-29
DE69627215T2 (de) 2003-12-18
US6867437B2 (en) 2005-03-15
JP3850054B2 (ja) 2006-11-29
CN1142688A (zh) 1997-02-12
EP1158582A1 (en) 2001-11-28
US20030006456A1 (en) 2003-01-09
CN1052342C (zh) 2000-05-10
CN1236499C (zh) 2006-01-11
DE69627215D1 (de) 2003-05-08
DE69633310T2 (de) 2005-09-15

Similar Documents

Publication Publication Date Title
TW289156B (en) Semiconductor device and process thereof
CN105940495B (zh) 电力用半导体装置
CN105474402B (zh) 碳化硅半导体器件及其制造方法
CN105470307B (zh) 沟槽栅功率晶体管及其制造方法
JPS5825264A (ja) 絶縁ゲート型半導体装置
TW200411935A (en) Power semiconductor device and method of manufacturing same
CN103890954B (zh) 半导体装置以及制造半导体装置的方法
CN109888005A (zh) 逆导型超结igbt器件及其制造方法
CN109755293A (zh) 半导体装置
JP2013201360A (ja) 半導体装置
CN110226236B (zh) 半导体装置
CN106256024A (zh) 碳化硅半导体装置
CN106549035A (zh) 半导体装置
CN106898638A (zh) 一种提高浪涌能力的碳化硅肖特基二极管结构及制备方法
CN102969245A (zh) 一种逆导型集成门极换流晶闸管制作方法
TW200910588A (en) Insulated gate bipolar transistor and method for manufacturing the same
CN103855200B (zh) 一种半导体器件及其制作方法
CN105895671A (zh) 超低功耗半导体功率器件及制备方法
JP2005209811A (ja) 半導体装置
CN105932064B (zh) 沟槽栅功率mosfet及制造方法
CN106409898A (zh) 一种具有埋氧化层的沟槽栅igbt及其制作方法
JPS62176168A (ja) 縦型ｍｏｓトランジスタ
CN104810407B (zh) 半导体器件及其制造方法
CN106876439A (zh) 超结器件及其制造方法
US20180374939A1 (en) Power semiconductor device and method of manufacturing power semiconductor device

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees