CN104009094A - 半导体器件 - Google Patents

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Abstract

根据一个实施方式，半导体器件包括：第1导电类型的半导体衬底（1）、第2导电类型的第1半导体层（2）、第1导电类型的第2半导体层（3）、第2导电类型的第3半导体层（4）、第1电极（A）和第2电极（C）。第2半导体层（3）从第1半导体层（2）的表面到达半导体衬底（1），包围第1半导体层（2）。第3半导体层（4）在被第2半导体层（3）包围的第1半导体层（2）的表面选择性地设置成从第2半导体层（3）离开。半导体衬底（1）与第3半导体层（4）之间的耐压比第2半导体层（3）与第3半导体层（4）之间的耐压低。

Description

半导体器件
（相关申请的引用）
本申请享有以日本专利申请第2013-034711号（申请日：2013年2月25日）为基础申请的优先权。本申请通过援引该基础申请而包含其全部内容。
技术领域
在此说明的实施方式一般地涉及半导体器件。
背景技术
为了保护半导体元件免受因ESD（Electro Static Discharge，静电放电）造成的破坏，在半导体元件的输入端子与接地端子之间连接ESD保护二极管。
制造在一个芯片内作为元件只具有ESD保护二极管的半导体器件，或者，在一个芯片内具有ESD保护二极管和应保护的半导体元件的半导体器件。二极管的p-n结的面积越大，ESD保护二极管的ESD耐量越高。
但是，为了提高ESD耐量而增大二极管的p-n结的面积，则芯片的面积增大，产生生产成本会增加的问题。
发明内容
（发明要解决的问题）
本发明要解决的问题是提供具有ESD耐量高的ESD保护二极管的半导体器件。
（用来解决问题的方案）
根据一个实施方式，半导体器件包括：第1导电类型的半导体衬底、第2导电类型的第1半导体层、第1导电类型的第2半导体层、第2导电类型的第3半导体层、第1电极和第2电极。第1半导体层设置在半导体衬底上。第2半导体层从第1半导体层的表面到达半导体衬底，包围第1半导体层。第3半导体层在被第2半导体层包围的第1半导体层的表面选择性地设置成从第2半导体层离开，具有比第1半导体层的第2导电类型杂质浓度高的第2导电类型杂质浓度。第1电极与半导体衬底电气连接。第2电极与第3半导体层电气连接。半导体衬底与第3半导体层之间的耐压比第2半导体层与第3半导体层之间的耐压低。
（发明的效果）
本发明可以提供具有ESD耐量高的ESD保护二极管的半导体器件。
附图说明
图1是根据实施方式1的半导体器件的剖面图。
图2是根据实施方式1的半导体器件的平面图。
图3是根据实施方式1的变形例1的半导体器件的平面图。
图4是根据比较例的半导体器件的剖面图。
图5是根据实施方式1的变形例2的半导体器件的剖面图。
图6是根据实施方式2的半导体器件的剖面图。
图7是根据实施方式3的半导体器件的剖面图。
图8是根据实施方式4的半导体器件的剖面图。
具体实施方式
下面，参照附图说明本发明的实施方式。实施方式中的说明中使用的图是为了容易说明而示意性地示出的，图中的各要素的形状、尺寸、大小关系等在实际实施时不必限于图中所示的，可以在能得到本发明的效果的范围内适宜变更。以第1导电类型为p型、第2导电类型为n型进行说明，但也可以设为分别相反的导电类型。作为半导体，以硅为例进行说明，但也可以适用于碳化硅（SiC）、氮化物半导体（AlGaN）等的化合物半导体。在n型的导电类型用n+、n、n-表示时，n型杂质浓度按该顺序降低。p型也是一样，p型杂质浓度按p、p-的顺序降低。根据各实施方式的半导体器件是只具有ESD保护二极管的或者具有ESD保护二极管和其它半导体元件的半导体器件。为了简化说明，在各实施方式中，只说明作为要部的ESD保护二极管的部分。
（实施方式1）
用图1至图3说明根据本发明的实施方式1的半导体器件。图1是根据本实施方式的半导体器件的剖面图。图2是根据本实施方式的半导体器件的平面图。图3是根据本实施方式的变形例1的半导体器件的平面图。
像图1和图2所示的那样，根据本实施方式的半导体器件包括：p型半导体衬底1（第1导电类型的半导体衬底）、n-型外延层2（第2导电类型的第1半导体层）、p型半导体层3（第1导电类型的第2半导体层）、n+型接触层4（第2导电类型的第3半导体层）、阳极电极A（第1电极）和阴极电极C（第2电极）。p型半导体衬底1、n-型外延层2、p型半导体层3和n+型接触层4由例如硅构成。
n-型外延层2是在p型半导体衬底1上外延生长的n型的半导体。n-型外延层2具有例如1×1013～1×1014/cm3的n型杂质浓度。
p型半导体层3设置成从n型外延层2的表面到达p型半导体衬底1，包围n-型外延层2。像图2所示的那样，被p型半导体层3包围的n-型外延层2的形状是例如圆形。
在n-型外延层2的表面选择性地设置n+型接触层4。此时，n+型接触层4设置成隔着n-型外延层2从p型半导体层3离开。即，像图2所示的那样，n+型接触层4位于n-型外延层2的大致中心，具有例如圆形形状。n+型接触层4具有比n-型外延层2的n型杂质浓度高的n型杂质浓度，例如具有1×1019～1×1020/cm3的n型杂质浓度。另外，希望在平面视图上看时的n+型接触层4的圆心与n-型外延层2的圆心一致，但是不限于此。
p型半导体层3和n+型接触层4是在通过利用离子注入从n-型外延层2的表面注入各杂质之后实施热处理而形成的杂质扩散层。但是，p型半导体层3和n+型接触层4的形成方法不限于此。p型半导体层3和n+型接触层4也可以设为以埋入除去了n-型外延层2的一部分的部分的方式形成的层。另外，p型半导体层3也可以作为p型半导体衬底1的一部分。
在n-型外延层2的表面上，n+型接触层4从p型半导体层3离开的距离中的最短距离设为L1。n+型接触层4的圆心与n-型外延层2的圆心一致时，n+型接触层4从p型半导体层3离开的距离在哪个部分都一样，为L1。但是，在两个圆心不一致时，n+型接触层4从p型半导体层3离开的距离不一样，有偏差。在根据本实施方式的半导体器件中，示出两个圆心大致一致的例子。
另一方面，在与n-型外延层2的表面垂直的方向上，n+型接触层4的底从p型半导体衬底1离开的距离为L2。在n+型接触层4中，n型杂质浓度从n+型接触层4的表面朝着底减少。n+型接触层4的n型杂质浓度在n+型接触层4的底处是n-型外延层2的n型杂质浓度。在根据本实施方式的半导体器件中，n-型外延层2的厚度和n+型接触层4的n-型外延层2的表面上的形状设定成L1的长度比L2大（即，L2＜L1）。
阳极电极A与p型半导体衬底1电气连接。阳极电极A可以与p型半导体衬底1的和n-型外延层2相反侧的表面电气连接。或者，阳极电极A也可以从n-型外延层2侧隔着p型半导体层3与p型半导体衬底1电气连接。阴极电极C与n+型接触层4电气连接。
在根据本实施方式的半导体器件中，如果在阳极电极A与阴极电极C之间施加反向偏置电压，则在p型半导体层3与n+型接触层4之间和在p型半导体衬底1与n+型接触层4之间中的、距离最短的部分处耐压最低，发生击穿。在此，在根据本实施方式的半导体器件中，由于L2＜L1，所以在与n-型外延层2的表面垂直的方向上，在n+型接触层4与p型半导体衬底1之间耐压最低而发生击穿。即，在根据本实施方式的半导体器件中，p型半导体衬底1与n+型接触层4之间的耐压比p型半导体层3与n+型接触层4之间的耐压低。其结果，因击穿产生的电流从n+型接触层4的底朝着p型半导体衬底1流动。
根据本实施方式的半导体器件，只要剖面结构具有图1的结构就可以，其平面结构，除了图2中举出的结构以外，也可以设为例如图3中举出的结构。在图3的平面图所示的半导体器件中，n-型外延层2的平面形状为四边形，n+型接触层4的平面形状也同样地为四边形。在本实施方式的变形例1中，两个四边形以中心一致的正方形示出。在此，在n-型外延层2的表面上，关于p型半导体层3与n+型接触层4的离开距离，相对于上述两个四边形中的角与角之间的距离L3，边与边之间的距离更短，把它作为最短距离L1。
在变形例1的情况下也是，与实施方式1同样地，由于具有L2＜L1的关系，所以p型半导体衬底1与n+型接触层4之间的耐压比p型半导体层3与n+型接触层4之间的耐压低。其结果，因击穿产生的电流从n+型接触层4的底朝着p型半导体衬底1流动。作为根据本实施方式的半导体器件的要部的ESD保护二极管，只要满足L2＜L1的关系，也可以具有图2和图3所示的平面图以外的平面图的结构。
接着，图4示出根据比较例的半导体器件的剖面图。在根据比较例的半导体器件中，像图4所示的那样，n-型外延层2的表面上的n+型接触层4从p型半导体层3离开的距离中的最短距离L1，比与n-型外延层2的表面垂直的方向上的n+型接触层4从p型半导体衬底1离开的距离L2短（即，L2＞L1）。根据比较例的半导体器件与根据本实施方式的半导体器件在这一点上不同。
因此，在根据比较例的半导体器件中，在n-型外延层2的表面上的n+型接触层4与p型半导体层3之间发生击穿。由此，因击穿产生的电流，像图4中用箭头所示的那样，从n+型接触层4的侧面通过n-型外延层2的表面，经由p型半导体层3，流入p型半导体衬底1。因此，在n+型接触层4的侧面由于因击穿造成的电流集中，所以ESD保护二极管容易被破坏。因该ESD保护二极管的击穿而进行ESD。因此，在根据比较例的半导体器件中ESD保护二极管的ESD耐量低。
与此相对，在根据本实施方式的半导体器件中，L1比L2长。因此，在根据本实施方式的半导体器件中，在与n-型外延层2的表面垂直的方向上的n+型接触层4与p型半导体衬底1之间发生击穿。由此，因击穿产生的电流从n+型接触层4的底面朝着p型半导体衬底1的表面在n-型外延层2中垂直地流动。由于n+型接触层4的底面积比n+型接触层4的侧面积大，所以在根据本实施方式的半导体器件中，因击穿造成的电流密度低。因此，在根据本实施方式的半导体器件中，与根据比较例的半导体器件相比，可以维持ESD保护二极管在芯片内占的面积，同时提高ESD保护二极管的ESD耐量。
接着，图5示出根据实施方式1的变形例2的半导体器件的剖面图。像图5所示的那样，根据变形例2的半导体器件是将根据实施方式1的半导体器件的各半导体层的导电类型设为相反的。即，在根据变形例2的半导体器件中，以第1导电类型为n型、第2导电类型为p型。另外，以第1电极为阴极电极C、第2电极为阳极电极A。
因此，在根据变形例2的半导体器件中，电流朝与根据实施方式1的半导体器件相反的方向流动。除了这一点以外，根据变形例2的半导体器件具有与根据实施方式1的半导体器件同样的动作和效果。
（实施方式2）
用图6说明根据实施方式2的半导体器件。图6是根据实施方式2的半导体器件的剖面图。另外，对与实施方式1中说明过的构成相同的部分用相同的附图标记或记号，省略其说明。以与实施方式1的不同点为主进行说明。
像图6所示的那样，根据本实施方式的半导体器件在n-型外延层2中包括：从n+型接触层4的表面比n+型接触层4的底更向p型半导体衬底侧延伸、沿n+型接触层4的外周设置的沟槽5。另外，在根据本实施方式的半导体器件中，在与n-型外延层2的表面垂直的方向上的n+型接触层4从p型半导体衬底1离开的距离L2与n-型外延层2的表面上的n+型接触层4从p型半导体层3离开的距离中的最短距离L1之间，没有任何制约。在以上的点上，根据本实施方式的半导体器件与根据实施方式1的半导体器件不同。
在根据本实施方式的半导体器件中，在n-型外延层2的表面上，在n+型接触层4与p型半导体层3之间存在沟槽5。该沟槽作为容量非常小的电容器起作用。因此，如果在阳极电极A与阴极电极C之间施加反向偏置电压，则在n+型接触层4与p型半导体层3之间施加的电压的大部分在n-型外延层2的表面上被施加到沟槽5上。
其结果，在与n-型外延层2的表面平行的方向上，n-型外延层2与p型半导体层3的p-n结处几乎不再发生击穿。因此，在根据本实施方式的半导体器件中，即使不像实施方式1那样满足L2＜L1的条件，也在与n-型外延层2的表面垂直的方向上的n+型接触层4与p型半导体衬底1之间发生击穿。由此，因击穿产生的电流从n+型接触4层的底面朝着p型半导体衬底1的表面在n-型外延层2中垂直地流动。在根据本实施方式的半导体器件中，与根据实施方式1的半导体器件同样地，与根据比较例的半导体器件相比，可以维持ESD保护二极管在芯片内占的面积，同时提高ESD保护二极管的ESD耐量。
在根据本实施方式的半导体器件中，不受L2＜L1的制约地在与n-型外延层2的表面垂直的方向上的n+型接触层4与p型半导体衬底1之间发生击穿。因此，在根据本实施方式的半导体器件中，与根据实施方式1的半导体器件相比，在n-型外延层2的表面上，可以增大n+型接触层4的面积。其结果，在根据本实施方式的半导体器件中，可以进一步提高ESD保护二极管的ESD耐量。
但是，如果L1过短，则沟槽5的正下方的从n+型接触层4的底到p型半导体层3的路径的距离会比L2短。此时，在沟槽5的正下方的从n+型接触层4的底到p型半导体层3的路径中会引起击穿。为了防止这一点，L1越短，则沟槽5形成得越深，设为使沟槽5的正下方的从n+型接触层4的底到p型半导体层3的路径的距离比L2长。为了在与n-型外延层2的表面垂直的方向上的n+型接触层4与p型半导体衬底1之间确实发生击穿，也可以使沟槽5形成为到达p型半导体衬底1。
（实施方式3）
用图7说明根据实施方式3的半导体器件。图7是根据实施方式3的半导体器件的剖面图。另外，对与实施方式2中说明过的构成相同的部分用相同的附图标记或记号，省略其说明。以与实施方式2的不同点为主进行说明。
像图7所示的那样，根据本实施方式的半导体器件，是在根据实施方式2的半导体器件中还包括覆盖沟槽5的侧壁和底面的绝缘膜6。绝缘膜6是例如氧化硅，但也可以是氮化硅或者氮氧化硅。绝缘膜6不仅设置在沟槽5内，也可以设置在n-型外延层2的表面和p型半导体层3的表面上。在这一点上，根据本实施方式的半导体器件与根据实施方式2的半导体器件不同。
根据本实施方式的半导体器件，由于与根据实施方式2的半导体器件相比包括绝缘膜6，可以防止沟槽5内的异物造成的短路。除此以外，根据本实施方式的半导体器件具有与根据实施方式2的半导体器件同样的效果。
（实施方式4）
用图8说明根据实施方式4的半导体器件。图8是根据实施方式4的半导体器件的剖面图。另外，对与实施方式3中说明过的构成相同的部分用相同的附图标记或记号，省略其说明。以与实施方式2的不同点为主进行说明。
根据本实施方式的半导体器件，是在根据实施方式3的半导体器件中包括埋入沟槽5的绝缘膜6。在这一点上，根据本实施方式的半导体器件与根据实施方式3的半导体器件不同。埋入了绝缘膜6的沟槽5作为容量大的电容器起作用。在根据本实施方式的半导体器件中也可以得到与根据实施方式3的半导体器件同样的效果。
虽然说明了本发明的几个实施方式，但这些实施方式都是作为例子提出的，并非用来限定本发明的范围。这些新的实施方式可以以其它的各种方式实施，在不脱离发明的主要构思的范围内，可以进行各种省略、改写、变更。这些实施方式及其变形都包含在发明的范围和主要构思内，且包含在权利要求书记载的发明及其等价的范围内。

Claims (20)

1.一种半导体器件，其特征在于，包括：
第1导电类型的半导体衬底；
设置在上述半导体衬底上的第2导电类型的第1半导体层；
从上述第1半导体层的表面到达上述半导体衬底，包围上述第1半导体层的第1导电类型的第2半导体层；
从上述第2半导体层离开，被上述第2半导体层包围，具有比上述第1半导体层的第2导电类型杂质浓度高的第2导电类型杂质浓度的第2导电类型的第3半导体层；
与上述半导体衬底电气连接的第1电极；以及
与上述第3半导体层电气连接的第2电极，且
上述半导体衬底与上述第3半导体层之间的耐压比上述第2半导体层与上述第3半导体层之间的耐压低。
2.如权利要求1所述的半导体器件，其特征在于：
与上述表面平行的方向上的、上述第2半导体层与上述第3半导体层的离开距离的最小值比与上述表面垂直的方向上的、上述第3半导体层的底与上述半导体衬底的离开距离大。
3.如权利要求1所述的半导体器件，其特征在于：
在上述第1半导体层还包括：沿上述第3半导体层的外周，从上述表面比上述第3半导体层的底更向上述半导体衬底侧延伸的沟槽。
4.如权利要求3所述的半导体器件，其特征在于：
还包括覆盖上述沟槽的侧壁和底面的绝缘膜。
5.如权利要求3所述的半导体器件，其特征在于：
还包括埋入上述沟槽的绝缘膜。
6.如权利要求3所述的半导体器件，其特征在于：
与上述表面平行的方向上的、上述第2半导体层与上述第3半导体层的第1离开距离的最小值比与上述表面垂直的方向上的、上述第3半导体层的底与上述半导体衬底的第2离开距离小。
7.如权利要求6所述的半导体器件，其特征在于：
沿上述沟槽的侧壁和底面地从在上述沟槽的侧壁露出的上述第3半导体层的底到上述第2半导体层的路径比上述第2离开距离长。
8.如权利要求7所述的半导体器件，其特征在于：
上述沟槽到达半导体衬底。
9.如权利要求1所述的半导体器件，其特征在于：
上述第3半导体层中的杂质浓度从上述第3半导体层的表面朝着上述第3半导体层的底减少，上述第3半导体层的杂质浓度在底处为上述第1半导体层的杂质浓度。
10.如权利要求1所述的半导体器件，其特征在于：
上述第1导电类型是p型，上述第2导电类型是n型。
11.如权利要求1所述的半导体器件，其特征在于：
上述第1导电类型是n型，上述第2导电类型是p型。
12.一种半导体器件，其特征在于，包括：
第1导电类型的半导体衬底；
设置在上述半导体衬底上、具有沟槽的第2导电类型的第1半导体层；
从上述第1半导体层的表面到达上述半导体衬底，包围上述第1半导体层的第1导电类型的第2半导体层；
从上述第2半导体层离开，被上述第2半导体层包围，具有比上述第1半导体层的第2导电类型杂质浓度高的第2导电类型杂质浓度的第2导电类型的第3半导体层；
与上述半导体衬底电气连接的第1电极；以及
与上述第3半导体层电气连接的第2电极，且
上述沟槽是沿上述第3半导体层的外周地从上述表面比上述第3半导体层的底更向上述半导体衬底侧延伸的沟槽，
上述半导体衬底与上述第3半导体层之间的耐压比上述第2半导体层与上述第3半导体层之间的耐压低。
13.如权利要求12所述的半导体器件，其特征在于：
还包括覆盖上述沟槽的侧壁和底面的绝缘膜。
14.如权利要求12所述的半导体器件，其特征在于：
还包括埋入上述沟槽的绝缘膜。
15.如权利要求12所述的半导体器件，其特征在于：
与上述表面平行的方向上的、上述第2半导体层与上述第3半导体层的第1离开距离的最小值比与上述表面垂直的方向上的、上述第3半导体层的底与上述半导体衬底的第2离开距离小。
16.如权利要求15所述的半导体器件，其特征在于：
沿上述沟槽的侧壁和底面地从在上述沟槽的侧壁露出的上述第3半导体层的底到上述第2半导体层的路径比上述第2离开距离长。
17.如权利要求16所述的半导体器件，其特征在于：
上述沟槽到达半导体衬底。
18.如权利要求12所述的半导体器件，其特征在于：
上述第3半导体层中的杂质浓度从上述第3半导体层的表面朝着上述第3半导体层的底减少，上述第3半导体层的杂质浓度在底处为上述第1半导体层的杂质浓度。
19.如权利要求12所述的半导体器件，其特征在于：
上述第1导电类型是p型，上述第2导电类型是n型。
20.如权利要求12所述的半导体器件，其特征在于：
上述第1导电类型是n型，上述第2导电类型是p型。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789332A (zh) * 2016-04-25 2016-07-20 矽力杰半导体技术(杭州)有限公司 整流器件、整流器件的制造方法及esd保护器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7298307B2 (ja) * 2019-05-30 2023-06-27 株式会社豊田中央研究所 窒化物半導体装置および窒化物半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120169A (en) * 1980-02-25 1981-09-21 Mitsubishi Electric Corp Semiconductor device
JPS5879775A (ja) * 1981-11-07 1983-05-13 Mitsubishi Electric Corp プレ−ナ形ダイオ−ド
CN1142688A (zh) * 1995-07-19 1997-02-12 三菱电机株式会社 半导体器件及其制造方法
JP2002076009A (ja) * 2000-08-23 2002-03-15 Rohm Co Ltd Ｐｉｎダイオードおよびその製法
US20110169564A1 (en) * 2004-07-23 2011-07-14 Infineon Technologies Ag Integrated Circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228577A (ja) * 2010-04-22 2011-11-10 Renesas Electronics Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120169A (en) * 1980-02-25 1981-09-21 Mitsubishi Electric Corp Semiconductor device
JPS5879775A (ja) * 1981-11-07 1983-05-13 Mitsubishi Electric Corp プレ−ナ形ダイオ−ド
CN1142688A (zh) * 1995-07-19 1997-02-12 三菱电机株式会社 半导体器件及其制造方法
JP2002076009A (ja) * 2000-08-23 2002-03-15 Rohm Co Ltd Ｐｉｎダイオードおよびその製法
US20110169564A1 (en) * 2004-07-23 2011-07-14 Infineon Technologies Ag Integrated Circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789332A (zh) * 2016-04-25 2016-07-20 矽力杰半导体技术(杭州)有限公司 整流器件、整流器件的制造方法及esd保护器件
CN105789332B (zh) * 2016-04-25 2019-02-26 矽力杰半导体技术(杭州)有限公司 整流器件、整流器件的制造方法及esd保护器件

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