CN206657811U - 一种内建肖特基界面的垂直场效应二极管 - Google Patents

Abstract

一种内建肖特基界面的垂直场效应二极管，属于半导体器件制造领域。包括衬底以及位于衬底上方的外延层，自外延层的上表面并排设置有若干沟槽（3）且在沟槽（3）的内部通过填充半导体进行填充，其特征在于：在沟槽（3）的内壁上设置肖特基界面；在外延层中设置有与外延层半导体类型相反的保护区，保护区位于每一个沟槽（3）的下部且与沟槽（3）间隔设置，在外延层的表面相邻两个沟槽（3）之间还设置有重掺杂区。通过本内建肖特基界面的垂直场效应二极管，提高了正向导通效率并降低了导通压降，同时使反向接入电源时的漏流大大降低。

Description

一种内建肖特基界面的垂直场效应二极管

技术领域

一种内建肖特基界面的垂直场效应二极管，属于半导体器件制造领域。

背景技术

二极管为半导体领域最为常见的元器件之一，在电子行业以及工业有广泛用途。在现有技术中，最为常见的有以下两种形式：第一种是以硅、锗为等半导体材质制成的半导体二极管。此类二极管在正常接通时存在0.6V（硅二极管）左右的死区电压，因此正常导通效率较低，在接入反向电压时，由于在其内部形成PN结，因此PN结之间形成空乏区，所以具有反向漏流小的优点，但是此类二极管的反向响应时间较长，造成了此类二极管开关频率较低。另一种是以肖特基二极管为代表的金属-半导体二极管。此类二极管利用金属与半导体接触形成的金属－半导体结原理制成，具有开关频率高和正向压降低的优点，同时死区电压较半导体二极管低（0.3V）左右，但是肖特基二极管由于内部不存在PN接，因此反向连接时具有较大的漏电流，同时漏电流的大小会随着肖特基二极管温度的上升而急剧升高。

在现有技术中，还存在有一种如图23~24所示的场效应二极管。在N型外延层5的表面刻蚀有多个沟槽3，在相邻两个沟槽3之间的N型外延层5的顶部形成外延层N+型区4，在N型外延层5的下方设置有N型衬底8以及底部金属层9，在N型外延层5的顶部设置有顶部金属层1，其区别在于：在图23所示的场效应二极管中，在沟槽3全部由P型单晶硅进行填充，而在图24所述的场效应二极管中，沟槽3的内壁上形成沟槽壁P型区，在沟槽壁P型区的内部由多晶硅12进行填充。

无论是图23还是图24所示的场效应二极管，其本质仍然为利用P型半导体和N型半导体所形成的PN结起到单向导电的效果，在接入反向电压时，利用PN结的空乏作用阻止反向漏流，接入正向电压时PN结的空乏区就会变窄，就会有电流通过。但是现有技术的场效应二极管正向导通效率还有改善空间，可以通过本实用新型提升导通的效率。

发明内容

本实用新型要解决的技术问题是：克服现有技术的不足，提供一种提高了正向导通效率并降低了导通压降，同时使反向接入电源时漏流大大降低的内建肖特基界面的垂直场效应二极管。

本实用新型解决其技术问题所采用的技术方案是：该内建肖特基界面的垂直场效应二极管，包括衬底以及位于衬底上方的外延层，在外延层的上表面并排设置有若干沟槽且在沟槽的内部通过填充半导体进行填充，其特征在于：在沟槽的内壁上设置肖特基界面；在外延层中设置有与外延层半导体类型相反的保护区，保护区位于每一个沟槽的下部且与沟槽间隔设置，在外延层的表面相邻两个沟槽之间还设置有重掺杂区。

优选的，所述的肖特基界面包括设置在沟槽底面上的沟槽底部肖特基界面或/和侧壁上的沟槽侧部肖特基界面。

优选的，所述的填充半导体为单晶硅。

优选的，所述的填充半导体包括多晶硅以及设置在多晶硅外圈的阻挡层。

优选的，所述的阻挡层为氧化硅层、肖特基界面或单晶硅层。

与现有技术相比，本实用新型所具有的有益效果是：

本实用新型的内建肖特基界面的垂直场效应二极管，在接入正向电压时，电流即可通过外延层N+型区、N型外延层、N型衬底导通，当正向电压大于0.3V时，位于沟槽底部的沟槽底部肖特基界面开始导通，因此增加了本垂直场效应二极管正向导通时的导电面积，从而提高了正向导通效率并同时降低了本垂直场效应二极管导通压降。由于本垂直场效应二极管的导通压降得到了降低，因此也进一步降低了芯片正向导通时的功耗，经多次试验测得：本垂直场效应二极管相比较传统的内置有PN结的二极管，其正向导通的功耗下降了20%以上。

当本垂直场效应二极管接入反向电压时，由于在沟槽的底部设置有沟槽底部肖特基界面，因此可以减小本垂直场效应二极管电源反接时的响应时间，从而提高了电源反接时的响应效率。而通过在沟槽的下方间隔设置由沟槽下部P型区，因此沟槽下部P型区与其周围的N型外延层之间形成PN结，因此在电源反接时PN结形成空乏区，从而对沟槽底部肖特基界面进行保护，有效避免了电源反接时漏流从沟槽底部肖特基界面处流出，同时也对原垂直二极管的N+、N型外延层、N型衬底通道起到压抑反向漏流的作用，因此大大降低了本垂直场效应二极管反接时的漏流。

附图说明

图1为内建肖特基界面的垂直场效应二极管实施例1结构示意图。

图2~图9为内建肖特基界面的垂直场效应二极管实施例1制造工艺流程图。

图10为内建肖特基界面的垂直场效应二极管实施例2结构示意图。

图11为内建肖特基界面的垂直场效应二极管实施例2部分制造工艺流程图。

图12为内建肖特基界面的垂直场效应二极管实施例3结构示意图。

图13~图15为内建肖特基界面的垂直场效应二极管实施例3部分制造工艺流程图。

图16为内建肖特基界面的垂直场效应二极管实施例4结构示意图。

图17~图22为内建肖特基界面的垂直场效应二极管实施例4部分制造工艺流程图。

图23~图24为现有技术垂直场效应二极管实施例结构示意图。

其中：1、顶部金属层 2、P型单晶硅 3、沟槽 4、外延层N+型区 5、N型外延层 6、沟槽底部肖特基界面 7、沟槽下部P型区 8、N型衬底 9、底部金属层 10、第一氧化硅层 11、第二氧化硅层 12、多晶硅 13、沟槽侧部肖特基界面 14、沟槽内壁P型区。

具体实施方式

图1~9是本实用新型的最佳实施例，下面结合附图1~22对本实用新型做进一步说明。

实施例1：

如图1所示，一种内建肖特基界面的垂直场效应二极管（以下简称垂直场效应二极管），包括N型衬底8，在N型衬底8的上方设置有N型外延层5。自N型外延层5的上表面向下依次并排设置有多个沟槽3，在每一个沟槽3的底部与N型外延层5的结合面上设置有沟槽底部肖特基界面6，在沟槽3内部通过P型单晶硅2进行填充。在N型外延层5内每一个沟槽3的下方均设置有一个沟槽下部P型区7，沟槽下部P型区7与沟槽3的底面间隔设置。在N型外延层5的上表面，相邻两个沟槽3之间的位置还重掺杂形成外延层N+型区4。在外延层N+型区4和沟槽3的上表面设置有顶部金属层1，在N型衬底8的下部还设置有底部金属层9。

本实施例的垂直场效应二极管，在接入正向电压（顶部金属层1连接电源正极，底部金属层9连接电源负极）时，电流即可通过外延层N+型区4、N型外延层5、N型衬底8导通，当正向电压大于0.3V时，位于沟槽3底部的沟槽底部肖特基界面6开始导通，因此增加了本垂直场效应二极管正向导通时的导电面积，从而提高了正向导通效率并同时降低了本垂直场效应二极管导通压降。由于本垂直场效应二极管的导通压降得到了降低，因此也进一步降低了芯片正向导通时的功耗，经多次试验测得：本垂直场效应二极管相比较传统的内置有PN结的二极管，其正向导通的功耗下降了20%以上。

当本垂直场效应二极管接入反向电压（顶部金属层1连接电源负极，底部金属层9连接电源正极）时，由于在沟槽3的底部设置有沟槽底部肖特基界面6，因此可以减小本垂直场效应二极管电源反接时的响应时间，从而提高了电源反接时的响应效率。而通过在沟槽3的下方间隔设置由沟槽下部P型区7，因此沟槽下部P型区7与其周围的N型外延层5之间形成PN结，因此在电源反接时PN结形成空乏区，从而对沟槽底部肖特基界面6进行保护，有效避免了电源反接时漏流从沟槽底部肖特基界面6处流出，同时也对原垂直二极管的外延层N+型区4、N型外延层5、N型衬底8通道起到压抑反向漏流的作用，因此大大降低了本垂直场效应二极管反接时的漏流。

如图2~图9所示，上述垂直场效应二极管的制造方法，包括如下步骤：

步骤a1，第一次氧化，在N型衬底8上方形成N型外延层5，然后在N型外延层5的上表面进行第一次氧化形成第一氧化硅层10，如图2所示。

步骤a2，刻蚀沟槽3，在第一氧化硅层10的表面，利用常规技术手段依次刻蚀形成多个沟槽3，每一个沟槽3向下穿过第一氧化硅层10之后伸入N型外延层5内部，在完成沟槽3的刻蚀之后，在沟槽3的内部露出N型外延层5，在N型外延层5表面未进行刻蚀的位置残留有第一氧化硅层10，如图3所示。

步骤a3，第二次氧化，在N型外延层5以及第一氧化硅层10表面进行第二次氧化，在完成第二次氧化之后，在残留的第一氧化硅层10的上表面以及沟槽3的内壁上同时形成第二氧化硅层11，如图4所示。

步骤a4，去除沟槽3底部的第二氧化硅层11，去除沟槽3底面的第二氧化硅层11，只在沟槽3的侧壁处残留第二氧化硅层11，在沟槽3的底部露出N型外延层5，如图5所示。

步骤a5，形成沟槽下部P型区7，在沟槽3的下方进行高能离子注入，在沟槽3的下方间隔形成沟槽下部P型区7，如图6所示。

步骤a6，形成沟槽底部肖特基界面6，在沟槽3底部露出的N型外延层5的位置制作肖特基界面形成沟槽底部肖特基界面6，如图7所示。

步骤a7，去除氧化硅层，去除残留在沟槽3侧壁的第二氧化硅层11以及位于N型外延层5上表面的第一氧化硅层10和第二氧化硅层11，如图8所示。

步骤a8，在沟槽3内部进行填充，在沟槽3内部进行P型单晶硅2的填充，如图9所示。

步骤a9，形成外延层N+型区4，在N型外延层5的表面进行重掺杂，形成位于两个沟槽3之间的外延层N+型区4，然后分别制作顶部金属层1和底部金属层9，形成如图1所示的本实施例的垂直场效应二极管。

实施例2：

如图10所示，本实施例与实施例1的区别在于：在沟槽3内部的侧壁上设置有第二氧化硅层11，其在沟槽3内部由多晶硅12进行填充。

本实施例的垂直场效应二极管的制造方法，包括如下步骤：

步骤b1~步骤b6与实施例1中步骤a1~步骤a6相同，分别如图2~图7所示，

步骤b7，进行沟槽3填充并去除氧化硅层，在沟槽3的内部利用多晶硅12进行填充，并去除N型外延层5表面残留的第一氧化硅层10和第二氧化硅层11，如图11所示。

步骤b8，形成外延层N+型区4，在N型外延层5的表面进行重掺杂，形成位于两个沟槽之间的外延层N+型区4，然后分别制作顶部金属层1和底部金属层9，形成如图10所示的本实施例的垂直场效应二极管。

实施例3：

如图12所示，本实施例与实施例1的区别在于：在沟槽3的侧壁上作出沟槽侧部肖特基界面13，沟槽侧部肖特基界面13与沟槽底部肖特基界面6结合形成设置在沟槽3内壁上的一体的肖特基界面。

本实施例的垂直场效应二极管的制造方法，包括如下步骤：

步骤c1~步骤c5与实施例1中步骤a1~步骤a5相同，分别如图2~图6所示，

步骤c6，去除残留在沟槽3侧壁上的第二氧化硅层11，如图13所示。

步骤c7，在沟槽3内壁上作出肖特基界面，同时形成沟槽底部肖特基界面6和沟槽侧部肖特基界面13，如图14所示。

步骤c8，进行沟槽3填充并去除氧化硅层，在沟槽3的内部利用多晶硅12进行填充，并去除N型外延层5表面残留的第一氧化硅层10和第二氧化硅层11，如图15所示。

步骤c9，形成外延层N+型区4，在N型外延层5的表面进行重掺杂，形成位于两个沟槽3之间的外延层N+型区4，然后分别制作顶部金属层1和底部金属层9，形成如图12所示的本实施例的垂直场效应二极管。

实施例4；

如图16所示，本实施例与实施例1的区别在于：在沟槽3内部的侧壁上设置有沟槽内壁P型区14，其在沟槽3内部由多晶硅12进行填充。

本实施例的垂直场效应二极管的制造方法，包括如下步骤：

步骤d1~步骤d2与实施例1中的步骤a1~步骤a2相同，分别如图2~图3所示，

步骤d3，进行离子注入及高温扩散，在沟槽3的内壁上进行离子注入，然后在沟槽3内壁进行高温扩散在沟槽3的整个内壁上形成沟槽内壁P型区14，如图17~18所示。

步骤d4，去除位于沟槽3底面的沟槽内壁P型区14，完成之后在沟槽3的底部露出N型外延层5，如图19所示。

步骤d5，形成沟槽下部P型区7，在沟槽3的下方进行高能离子注入，在沟槽3的下方间隔形成沟槽下部P型区7，如图20所示。

步骤d6，形成沟槽底部肖特基界面6，在沟槽3底部露出的N型外延层5的位置制作肖特基界面形成沟槽底部肖特基界面6，如图21所示。

步骤d7，进行沟槽3填充并去除氧化硅层，在沟槽3的内部利用多晶硅12进行填充，并去除N型外延层5表面残留的第一氧化硅层10，如图22所示。

步骤d8，形成外延层N+型区4，在N型外延层5的表面进行重掺杂，形成位于两个沟槽3之间的外延层N+型区4，然后分别制作顶部金属层1和底部金属层9，形成如图16所示的本实施例的垂直场效应二极管。

本申请的内建肖特基界面的垂直场效应二极管，也可以采用其他形式的半导体实现，如P型衬底及碳化硅、氮化镓等其他半导体材料衬底同样适用。

以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。

Claims (5)

1.一种内建肖特基界面的垂直场效应二极管，包括衬底以及位于衬底上方的外延层，在外延层的上表面并排设置有若干沟槽（3）且在沟槽（3）的内部通过填充半导体进行填充，其特征在于：在沟槽（3）的内壁上设置肖特基界面；在外延层中设置有与外延层半导体类型相反的保护区，保护区位于每一个沟槽（3）的下部且与沟槽（3）间隔设置，在外延层的表面相邻两个沟槽（3）之间还设置有重掺杂区。

2.根据权利要求1所述的内建肖特基界面的垂直场效应二极管，其特征在于：所述的肖特基界面包括设置在沟槽（3）底面上的沟槽底部肖特基界面（6）或/和侧壁上的沟槽侧部肖特基界面（13）。

3.根据权利要求1所述的内建肖特基界面的垂直场效应二极管，其特征在于：所述的填充半导体为单晶硅。

4.根据权利要求1所述的内建肖特基界面的垂直场效应二极管，其特征在于：所述的填充半导体包括多晶硅以及设置在多晶硅外圈的阻挡层。

5.根据权利要求4所述的内建肖特基界面的垂直场效应二极管，其特征在于：所述的阻挡层为氧化硅层、肖特基界面或单晶硅层。