CN108091702A - Tmbs器件及其制造方法 - Google Patents
Tmbs器件及其制造方法 Download PDFInfo
- Publication number
- CN108091702A CN108091702A CN201810024857.5A CN201810024857A CN108091702A CN 108091702 A CN108091702 A CN 108091702A CN 201810024857 A CN201810024857 A CN 201810024857A CN 108091702 A CN108091702 A CN 108091702A
- Authority
- CN
- China
- Prior art keywords
- layer
- gate dielectric
- dielectric layer
- groove
- type epitaxy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- IYYIVELXUANFED-UHFFFAOYSA-N bromo(trimethyl)silane Chemical compound C[Si](C)(C)Br IYYIVELXUANFED-UHFFFAOYSA-N 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 114
- 239000002184 metal Substances 0.000 claims abstract description 114
- 238000000407 epitaxy Methods 0.000 claims abstract description 87
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 63
- 230000015556 catabolic process Effects 0.000 claims abstract description 31
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 30
- 230000005684 electric field Effects 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 58
- 229920005591 polysilicon Polymers 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 25
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 23
- 239000010936 titanium Substances 0.000 claims description 23
- 229910052719 titanium Inorganic materials 0.000 claims description 22
- 235000012239 silicon dioxide Nutrition 0.000 claims description 20
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 13
- 239000004411 aluminium Substances 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052782 aluminium Inorganic materials 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 6
- 238000006396 nitration reaction Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 241000790917 Dioxys <bee> Species 0.000 claims description 2
- 229910003978 SiClx Inorganic materials 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 238000009826 distribution Methods 0.000 abstract description 6
- 230000006872 improvement Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- VDGJOQCBCPGFFD-UHFFFAOYSA-N oxygen(2-) silicon(4+) titanium(4+) Chemical compound [Si+4].[O-2].[O-2].[Ti+4] VDGJOQCBCPGFFD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
- H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
Abstract
本发明公开了一种TMBS器件，包括：在N型外延层中形成有多个沟槽栅结构，沟槽栅结构的栅介质层分成两部分，位于沟槽的侧面顶部部分的第二栅介质层材料的介电常数大于沟道的侧面底部的第一栅介质层的二氧化硅的介电常数。第二栅介质层覆盖沟槽的侧面的深度大于等于肖特基金属接触的结深，用以减少肖特基金属接触区域的电场强度，从而减少TMBS器件的反向漏电流；位于肖特基金属接触区域底部的N型外延层被第一栅介质层侧面覆盖而具有较好的电场强度分布从而能消除第二栅介质层对器件的反向击穿电压的影响。本发明还公开了一种TMBS器件的制造方法。本发明能降低器件的反向漏电流同时使器件的反向击穿电压以及正向导通电压得到保持。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽型MOS势垒肖特基二极管(Trench MOS Barrier Controlled Schocttky Rectifier,TMBS)器件；本发明还涉及一种TMBS器件的制造方法。
背景技术
TMBS器件相对于平面结构的肖特基二极管增加了沟槽栅MOSFET结构，沟槽栅MOSFET的沟槽之间的表面形成肖特基接触，沟槽栅MOSFET用于在肖特基二极管的反向偏置时对沟槽之间的N型外延层进行横向耗尽，从而能够提高反向击穿电压，这样也能够采用更高掺杂浓度或更薄的N型外延层，从而能降低器件的正向导通电阻以及正向导通电压(VF)。
如图1所示，是现有TMBS器件的结构示意图；在N型半导体衬底101的表面形成由N型外延层102，在所示N型外延层102中形成由沟槽栅结构，包括沟槽以及形成于沟槽的内侧表面的栅介质层103以及填充于沟槽中的多晶硅栅104。
正面金属层覆盖在所述沟槽栅结构的表面以及沟槽栅结构外即沟槽外的所述N型外延层102的表面，正面金属层包括直接和所述N型外延层102接触的钛和硅化钛105以及位于所述钛和硅化钛105顶部的正面金属层106，正面金属层106的材料通常为铝或铜。由所述钛和硅化钛105和对应的所述N型外延层102相接触形成所述肖特基金属接触。
在N型半导体衬底101的背面形成有背面金属层。正面金属层106引出正极；所述背面金属层引出负极。
图1所示的结构的特点是栅介质层103为单一的结构，以及位于沟槽侧面的各位置的栅介质层103的工艺结构相同，通常，栅介质层103直接采用二氧化硅组成。而采用二氧化硅组成栅介质层103时容易产生较大的反向漏电流(Reverse I，IR)。而当栅介质层103改为其它单一材料时又会对的器件的反向击穿电压造成不利影响。
发明内容
本发明所要解决的技术问题是提供一种TMBS器件，能降低器件的反向漏电流同时使器件的反向击穿电压以及正向导通电压得到保持。为此，本发明还提供一种TMBS器件的制造方法。
为解决上述技术问题，本发明提供的TMBS器件包括：
在N型外延层中形成有多个沟槽栅结构，各所述沟槽栅结构包括沟槽以及形成于各所述沟槽中的内部表面形成有栅介质层以及填充在形成有所述栅介质层的各所述沟槽中的多晶硅栅。
所述栅介质层分成两部分，第一部分为由二氧化硅层组成的第一栅介质层，所述第一栅介质层形成于所述沟槽的底部表面和侧面的底部部分；第二部分为由介电常数高于二氧化硅层的绝缘材料组成的第二栅介质层，所述第二栅介质层位于所述沟槽的侧面的顶部部分，所述第二栅介质层的底部和所述第一栅介质层的底部相接，所述第二栅介质层的顶部和所述沟槽的顶部表面相平。
正面金属层覆盖在所述沟槽栅结构表面以及所述沟槽外的所述N型外延层表面；所述正面金属层引出正极。
所述正面金属层和对应的所述N型外延层相接触形成肖特基金属接触，所述第二介质层覆盖所述沟槽的侧面的深度大于等于所述肖特基金属接触的结深，所述第二栅介质层侧面覆盖所述肖特基金属接触并利用所述第二栅介质层的介电常数更高的特性来减少所述肖特基金属接触区域的电场强度，从而减少TMBS器件的反向漏电流。
位于所述肖特基金属接触区域底部的所述N型外延层被所述第一栅介质层侧面覆盖用以使所述肖特基金属接触区域底部的所述N型外延层的电场强度由所述第一栅介质层确定并进而确定所述TMBS器件的反向击穿电压，消除所述第二栅介质层对所述TMBS器件的反向击穿电压的影响。
进一步的改进是，所述N型外延层形成于N型半导体衬底上；在所述N型半导体衬底的背面形成有背面金属层，所述背面金属层引出负极。
进一步的改进是，所述多晶硅栅由第一多晶硅层和第二多晶硅层叠加而成，所述第一多晶硅层位于所述第二多晶硅层的底部；所述第二栅介质层的形成区域由以所述第一多晶硅层为自对准掩膜的条件下对所述第一栅介质层进行回刻形成的。
进一步的改进是，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
进一步的改进是，所述半导体衬底为硅衬底，所述N型外延层为硅外延层。
进一步的改进是，所述正面金属层包括一层直接和所述N型外延层接触的钛和硅化钛，由所述钛和硅化钛和对应的所述N型外延层相接触形成所述肖特基金属接触。
进一步的改进是，在所述钛和硅化钛顶部的所述正面金属层的材料为铝或铜，所述背面金属层的材料为铝或铜。
为解决上述技术问题，本发明提供的TMBS器件的制造方法包括如下步骤：
步骤一、提供一N型外延层，在所述N型外延层中形成多个沟槽。
步骤二、采用淀积工艺形成一层二氧化硅层，所述二氧化硅层形成于所述沟槽的侧面和底部表面以及所述沟槽外的所述N型外延层的表面。
步骤三、进行第一次多晶硅淀积形成第一多晶硅层，进行多晶硅回刻使回刻后的所述第一多晶硅层的顶部表面低于所述沟槽的顶部。
步骤四、以所述第一多晶硅层为自对准掩膜进行二氧化硅的回刻并使回刻后的所述二氧化硅层组成第一栅介质层，所述第一栅介质层仅形成于所述沟槽的底部表面和侧面的底部部分。
步骤五、采用淀积加全面的各向异性刻蚀工艺在所述第一栅介质层的顶部的所述沟槽侧面形成第二栅介质层，所述第二栅介质层的组成材料为介电常数高于二氧化硅层的绝缘材料；由所述第一栅介质层和所述第二栅介质层一起组成栅介质层。
步骤六、进行第二次多晶硅淀积并回刻形成第二多晶硅层，回刻后的所述第二多晶硅层填充在所述第一多晶硅层顶部的所述沟槽中，由所述第一多晶硅层和所述第二多晶硅层叠加形成多晶硅栅，由所述沟槽以及形成于所述沟槽中的所述栅介质层和所述多晶硅栅组成沟槽栅结构。
步骤七、形成正面金属层，所述正面金属层覆盖在所述沟槽栅结构表面以及所述沟槽外的所述N型外延层表面；所述正面金属层引出正极。
所述正面金属层和对应的所述N型外延层相接触形成肖特基金属接触，所述第二介质层覆盖所述沟槽的侧面的深度大于等于所述肖特基金属接触的结深，所述第二栅介质层侧面覆盖所述肖特基金属接触并利用所述第二栅介质层的介电常数更高的特性来减少所述肖特基金属接触区域的电场强度，从而减少TMBS器件的反向漏电流。
位于所述肖特基金属接触区域底部的所述N型外延层被所述第一栅介质层侧面覆盖用以使所述肖特基金属接触区域底部的所述N型外延层的电场强度由所述第一栅介质层确定并进而确定所述TMBS器件的反向击穿电压，消除所述第二栅介质层对所述TMBS器件的反向击穿电压的影响。
进一步的改进是，所述N型外延层形成于N型半导体衬底上；步骤七完成之后还包括如下步骤：
步骤八、在所述N型半导体衬底的背面形成背面金属层，所述背面金属层引出负极。
进一步的改进是，步骤一中形成所述沟槽包括如下分步骤：
步骤11、在所述N型外延层表面形成硬质掩模层。
步骤12、在所述硬质掩模层表面涂布光刻胶并采用光刻工艺定义出所述沟槽的形成区域。
步骤13、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽形成区域外的所述硬质掩模层保留。
步骤14、去除所述光刻胶，以所述硬质掩模层为掩模对所述N型外延层进行刻蚀形成各所述沟槽。
步骤15、去除所述硬质掩模层。
进一步的改进是，所述硬质掩模层的材料包括氧化层或氮化层。
进一步的改进是，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
进一步的改进是，所述半导体衬底为硅衬底，所述N型外延层为硅外延层。
进一步的改进是，所述正面金属层包括一层直接和所述N型外延层接触的钛和硅化钛，由所述钛和硅化钛和对应的所述N型外延层相接触形成所述肖特基金属接触。
进一步的改进是，在所述钛和硅化钛顶部的所述正面金属层的材料为铝或铜，所述背面金属层的材料为铝或铜。
本发明对的TMBS器件的沟槽栅结构做了特别设计，主要是将栅介质层分成了两部分，第一部分由二氧化硅层组成的第一栅介质层位于沟槽的侧面的底部以及沟槽的底部表面，由介电常数高于二氧化硅层的绝缘材料组成的第二栅介质层则位于沟槽的侧面的顶部且通过第二栅介质层侧面覆盖肖特基金属接触的，由于第二栅介质层的介电常数更高，故能够较少位于N型外延层表面的肖特基金属接触区域的电场强度，而TMBS器件的反向漏电主要发生在肖特基金属接触区域，故本发明最后能减少TMBS器件的反向漏电流。
同时，本发明的位于肖特基金属接触区域底部的N型外延层被第一栅介质层侧面覆盖，第一栅介质层较低的介电常数能使肖特基金属接触区域底部的N型外延层承受更多的电场强度，所以TMBS器件的击穿电压最终还是由第一栅介质层确定，和现有的带有二氧化硅组成的单一材料的栅介质层相比，本发明的TMBS器件的反向击穿电压的基本不会受到影响，从而本发明能消除第二栅介质层对TMBS器件的反向击穿电压的影响，使器件的反向击穿电压得到保持。
同时，本发明仅是对器件的栅极结构进行改进，和现有的带有二氧化硅组成的单一材料的栅介质层这一次的TMBS相比，本发明不会影响到N型外延层的掺杂工艺以及沟槽之间的间距，故本发明不会影响器件的正向导通电压从而使器件的正向导通电压得到保持。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有TMBS器件的结构示意图；
图2是本发明实施例TMBS器件的结构示意图；
图3A是本发明实施例TMBS器件和现有器件的反向漏电流和电压的曲线比较图；
图3B是本发明实施例TMBS器件和现有器件的电场强度分布曲线比较图；
图4A-图4H是本发明实施例TMBS器件的制造方法各步骤中器件结构示意图。
具体实施方式
如图2所示，是本发明实施例TMBS器件的结构示意图；本发明实施例TMBS器件包括：
在N型外延层2中形成有多个沟槽栅结构，各所述沟槽栅结构包括沟槽以及形成于各所述沟槽中的内部表面形成有栅介质层以及填充在形成有所述栅介质层的各所述沟槽中的多晶硅栅4。较佳为，所述N型外延层2形成于N型半导体衬底上；所述半导体衬底为硅衬底，所述N型外延层2为硅外延层。
所述栅介质层分成两部分，第一部分为由二氧化硅层组成的第一栅介质层3，所述第一栅介质层3形成于所述沟槽的底部表面和侧面的底部部分；第二部分为由介电常数高于二氧化硅层的绝缘材料组成的第二栅介质层5，所述第二栅介质层5位于所述沟槽的侧面的顶部部分，所述第二栅介质层5的底部和所述第一栅介质层3的底部相接，所述第二栅介质层5的顶部和所述沟槽的顶部表面相平。
所述多晶硅栅4由第一多晶硅层4a和第二多晶硅层4b叠加而成，所述第一多晶硅层4a位于所述第二多晶硅层4b的底部；所述第二栅介质层5的形成区域由以所述第一多晶硅层4a为自对准掩膜的条件下对所述第一栅介质层3进行回刻形成的。
所述第二栅介质层5的厚度大于等于所述第一栅介质层3的厚度。
正面金属层7覆盖在所述沟槽栅结构表面以及所述沟槽外的所述N型外延层2表面；所述正面金属层7引出正极。
在所述N型半导体衬底的背面形成有背面金属层，所述背面金属层引出负极。
所述正面金属层7和对应的所述N型外延层2相接触形成肖特基金属接触。较佳为，所述正面金属层7包括一层直接和所述N型外延层2接触的钛和硅化钛6，由所述钛和硅化钛6和对应的所述N型外延层2相接触形成所述肖特基金属接触。在所述钛和硅化钛6顶部的所述正面金属层7的材料为铝或铜，所述背面金属层的材料为铝或铜。
所述第二介质层覆盖所述沟槽的侧面的深度大于等于所述肖特基金属接触的结深，所述第二栅介质层5侧面覆盖所述肖特基金属接触并利用所述第二栅介质层5的介电常数更高的特性来减少所述肖特基金属接触区域的电场强度，从而减少TMBS器件的反向漏电流。
位于所述肖特基金属接触区域底部的所述N型外延层2被所述第一栅介质层3侧面覆盖用以使所述肖特基金属接触区域底部的所述N型外延层2的电场强度由所述第一栅介质层3确定并进而确定所述TMBS器件的反向击穿电压，消除所述第二栅介质层5对所述TMBS器件的反向击穿电压的影响。
本发明实施例对的TMBS器件的沟槽栅结构做了特别设计，主要是将栅介质层分成了两部分，第一部分由二氧化硅层组成的第一栅介质层3位于沟槽的侧面的底部以及沟槽的底部表面，由介电常数高于二氧化硅层的绝缘材料组成的第二栅介质层5则位于沟槽的侧面的顶部且通过第二栅介质层5侧面覆盖肖特基金属接触的，由于第二栅介质层5的介电常数更高，故能够较少位于N型外延层2表面的肖特基金属接触区域的电场强度，而TMBS器件的反向漏电主要发生在肖特基金属接触区域，故本发明实施例最后能减少TMBS器件的反向漏电流。
同时，本发明实施例的位于肖特基金属接触区域底部的N型外延层2被第一栅介质层3侧面覆盖，第一栅介质层3较低的介电常数能使肖特基金属接触区域底部的N型外延层2承受更多的电场强度，所以TMBS器件的击穿电压最终还是由第一栅介质层3确定，和现有的带有二氧化硅组成的单一材料的栅介质层相比，本发明实施例的TMBS器件的反向击穿电压的基本不会受到影响，从而本发明能消除第二栅介质层5对TMBS器件的反向击穿电压的影响，使器件的反向击穿电压得到保持。
同时，本发明实施例仅是对器件的栅极结构进行改进，和现有的带有二氧化硅组成的单一材料的栅介质层这一次的TMBS相比，本发明不会影响到N型外延层2的掺杂工艺以及沟槽之间的间距，故本发明不会影响器件的正向导通电压从而使器件的正向导通电压得到保持。
如图3A所示，是本发明实施例TMBS器件和现有器件的反向漏电流和电压的曲线比较图；曲线201是图1所示的栅介质层103采用二氧化硅的现有器件结构的向漏电流和电压的曲线，曲线202是本发明实施例器件的反向漏电流和电压的曲线，曲线203是图1所示的栅介质层103采用介电常数大于二氧化硅的材料的现有器件结构的向漏电流和电压的曲线；可以看出：
曲线201和202的反向击穿电压接近且都大于曲线203的反向击穿电压，故本发明实施例中采用介电常数较大的材料组成的第二栅介质层5后，由于第二栅介质层5仅位于沟槽的顶部侧面故不会对器件的反向击穿电压造成影响。仿真可以得到，图3A中的曲线201对应的反向击穿电压为51.8V，曲线202对应的反向击穿电压为51.74V，二者基本相同。
还可以看出，在较低反向电压时，曲线202和203的反向漏电流基本相同且都小于曲线201的反向漏电流。另外，曲线201和202相比，以电压为-40V的反向电压为例，曲线201对应的反向漏电流为1.01×10-5A·cm-2，曲线202对应的反向漏电流为8.1×10-6A·cm-2。
如图3B所示，是本发明实施例TMBS器件和现有器件的电场强度分布曲线比较图；曲线204是图1所示的栅介质层103采用二氧化硅的现有器件结构的电场强度分布曲线，曲线205是本发明实施例器件的电场强度分布曲线，曲线206是图1所示的栅介质层103采用介电常数大于二氧化硅的材料的现有器件结构的电场强度分布曲线；可以看出：
在虚线圈207所示的N型外延层2的表面区域中，曲线205的电场强度低于曲线204的电场强度，且趋近于曲线206的电场强度，所以，曲线205对应的器件的反向漏电流会比曲线204的低。
在虚线圈208所示的N型外延层2的表面区域中，曲线204和205的电场强度重合，且都大于曲线206的电场强度，故本发明实施例最后能使曲线204和205的反向击穿电压相当。
另外，仿真还发现，本发明实施例器件的正向导通电压为0.531V，而曲线201所对应的现有器件的正向导通电压为0.53V，二者基本接近，所以本发明实施例还能使器件的正向导通电压得到保持。
如图4A至图4H所示，是本发明实施例TMBS器件的制造方法各步骤中器件结构示意图，本发明实施例TMBS器件的制造方法包括如下步骤：
步骤一、如图4A所示，提供一N型外延层2，在所述N型外延层2中形成多个沟槽302。
本发明实施例方法中，所述N型外延层2形成于N型半导体衬底上。较佳为，所述半导体衬底为硅衬底，所述N型外延层2为硅外延层。
形成所述沟槽302包括如下分步骤：
步骤11、在所述N型外延层2表面形成硬质掩模层301。较佳为，所述硬质掩模层301的材料包括氧化层或氮化层，如所述硬质掩模层301由氧化层组成；或者，所述硬质掩模层301由氮化层组成；或者，所述硬质掩模层301由氧化层和氮化层的叠加层组成。
步骤12、在所述硬质掩模层301表面涂布光刻胶并采用光刻工艺定义出所述沟槽302的形成区域。
步骤13、以所述光刻胶为掩模对所述硬质掩模层301进行刻蚀，该刻蚀工艺将所述沟槽302形成区域的所述硬质掩模层301去除、所述沟槽302形成区域外的所述硬质掩模层301保留。
步骤14、去除所述光刻胶，以所述硬质掩模层301为掩模对所述N型外延层2进行刻蚀形成各所述沟槽302。
步骤15、如图4B所示，去除所述硬质掩模层301。
步骤二、如图4C所示，采用淀积工艺形成一层二氧化硅层3，所述二氧化硅层3形成于所述沟槽302的侧面和底部表面以及所述沟槽302外的所述N型外延层2的表面。
步骤三、如图4D所示，进行第一次多晶硅淀积形成第一多晶硅层4a，进行多晶硅回刻使回刻后的所述第一多晶硅层4a的顶部表面低于所述沟槽302的顶部。
步骤四、如图4E所示，以所述第一多晶硅层4a为自对准掩膜进行二氧化硅的回刻并使回刻后的所述二氧化硅层3组成第一栅介质层3，所述第一栅介质层3仅形成于所述沟槽302的底部表面和侧面的底部部分。
步骤五、采用淀积加全面的各向异性刻蚀工艺在所述第一栅介质层3的顶部的所述沟槽302侧面形成第二栅介质层5，如图4F所示是第二栅介质层5淀积完成之后的结构图，图4G是全面的各向异性刻蚀工艺完成之后的结构图。
所述第二栅介质层5的组成材料为介电常数高于二氧化硅层的绝缘材料；由所述第一栅介质层3和所述第二栅介质层5一起组成栅介质层。
所述第二栅介质层5的厚度大于等于所述第一栅介质层3的厚度。
步骤六、如图4H所示，进行第二次多晶硅淀积并回刻形成第二多晶硅层4b，回刻后的所述第二多晶硅层4b填充在所述第一多晶硅层4a顶部的所述沟槽302中，由所述第一多晶硅层4a和所述第二多晶硅层4b叠加形成多晶硅栅4，由所述沟槽302以及形成于所述沟槽302中的所述栅介质层和所述多晶硅栅4组成沟槽栅结构。
步骤七、如图2所示，形成正面金属层7，所述正面金属层7覆盖在所述沟槽栅结构表面以及所述沟槽302外的所述N型外延层2表面；所述正面金属层7引出正极。
所述正面金属层7和对应的所述N型外延层2相接触形成肖特基金属接触。较佳为，所述正面金属层7包括一层直接和所述N型外延层2接触的钛和硅化钛6，由所述钛和硅化钛6和对应的所述N型外延层2相接触形成所述肖特基金属接触。在所述钛和硅化钛6顶部的所述正面金属层7的材料为铝或铜，所述背面金属层的材料为铝或铜。
所述第二介质层覆盖所述沟槽302的侧面的深度大于等于所述肖特基金属接触的结深，所述第二栅介质层5侧面覆盖所述肖特基金属接触并利用所述第二栅介质层5的介电常数更高的特性来减少所述肖特基金属接触区域的电场强度，从而减少TMBS器件的反向漏电流。
位于所述肖特基金属接触区域底部的所述N型外延层2被所述第一栅介质层3侧面覆盖用以使所述肖特基金属接触区域底部的所述N型外延层2的电场强度由所述第一栅介质层3确定并进而确定所述TMBS器件的反向击穿电压，消除所述第二栅介质层5对所述TMBS器件的反向击穿电压的影响。
步骤八、在所述N型半导体衬底的背面形成背面金属层，所述背面金属层引出负极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种TMBS器件，其特征在于，包括：
在N型外延层中形成有多个沟槽栅结构，各所述沟槽栅结构包括沟槽以及形成于各所述沟槽中的内部表面形成有栅介质层以及填充在形成有所述栅介质层的各所述沟槽中的多晶硅栅；
所述栅介质层分成两部分，第一部分为由二氧化硅层组成的第一栅介质层，所述第一栅介质层形成于所述沟槽的底部表面和侧面的底部部分；第二部分为由介电常数高于二氧化硅层的绝缘材料组成的第二栅介质层，所述第二栅介质层位于所述沟槽的侧面的顶部部分，所述第二栅介质层的底部和所述第一栅介质层的底部相接，所述第二栅介质层的顶部和所述沟槽的顶部表面相平；
正面金属层覆盖在所述沟槽栅结构表面以及所述沟槽外的所述N型外延层表面；所述正面金属层引出正极；
所述正面金属层和对应的所述N型外延层相接触形成肖特基金属接触，所述第二介质层覆盖所述沟槽的侧面的深度大于等于所述肖特基金属接触的结深，所述第二栅介质层侧面覆盖所述肖特基金属接触并利用所述第二栅介质层的介电常数更高的特性来减少所述肖特基金属接触区域的电场强度，从而减少TMBS器件的反向漏电流；
位于所述肖特基金属接触区域底部的所述N型外延层被所述第一栅介质层侧面覆盖用以使所述肖特基金属接触区域底部的所述N型外延层的电场强度由所述第一栅介质层确定并进而确定所述TMBS器件的反向击穿电压，消除所述第二栅介质层对所述TMBS器件的反向击穿电压的影响。
2.如权利要求1所述的TMBS器件，其特征在于：所述N型外延层形成于N型半导体衬底上；在所述N型半导体衬底的背面形成有背面金属层，所述背面金属层引出负极。
3.如权利要求1所述的TMBS器件，其特征在于：所述多晶硅栅由第一多晶硅层和第二多晶硅层叠加而成，所述第一多晶硅层位于所述第二多晶硅层的底部；所述第二栅介质层的形成区域由以所述第一多晶硅层为自对准掩膜的条件下对所述第一栅介质层进行回刻形成的。
4.如权利要求1所述的TMBS器件，其特征在于：所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
5.如权利要求2所述的TMBS器件，其特征在于：所述半导体衬底为硅衬底，所述N型外延层为硅外延层。
6.如权利要求5所述的TMBS器件，其特征在于：所述正面金属层包括一层直接和所述N型外延层接触的钛和硅化钛，由所述钛和硅化钛和对应的所述N型外延层相接触形成所述肖特基金属接触。
7.如权利要求6所述的TMBS器件，其特征在于：在所述钛和硅化钛顶部的所述正面金属层的材料为铝或铜，所述背面金属层的材料为铝或铜。
8.一种TMBS器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一N型外延层，在所述N型外延层中形成多个沟槽；
步骤二、采用淀积工艺形成一层二氧化硅层，所述二氧化硅层形成于所述沟槽的侧面和底部表面以及所述沟槽外的所述N型外延层的表面；
步骤三、进行第一次多晶硅淀积形成第一多晶硅层，进行多晶硅回刻使回刻后的所述第一多晶硅层的顶部表面低于所述沟槽的顶部；
步骤四、以所述第一多晶硅层为自对准掩膜进行二氧化硅的回刻并使回刻后的所述二氧化硅层组成第一栅介质层，所述第一栅介质层仅形成于所述沟槽的底部表面和侧面的底部部分；
步骤五、采用淀积加全面的各向异性刻蚀工艺在所述第一栅介质层的顶部的所述沟槽侧面形成第二栅介质层，所述第二栅介质层的组成材料为介电常数高于二氧化硅层的绝缘材料；由所述第一栅介质层和所述第二栅介质层一起组成栅介质层；
步骤六、进行第二次多晶硅淀积并回刻形成第二多晶硅层，回刻后的所述第二多晶硅层填充在所述第一多晶硅层顶部的所述沟槽中，由所述第一多晶硅层和所述第二多晶硅层叠加形成多晶硅栅，由所述沟槽以及形成于所述沟槽中的所述栅介质层和所述多晶硅栅组成沟槽栅结构；
步骤七、形成正面金属层，所述正面金属层覆盖在所述沟槽栅结构表面以及所述沟槽外的所述N型外延层表面；所述正面金属层引出正极；
所述正面金属层和对应的所述N型外延层相接触形成肖特基金属接触，所述第二介质层覆盖所述沟槽的侧面的深度大于等于所述肖特基金属接触的结深，所述第二栅介质层侧面覆盖所述肖特基金属接触并利用所述第二栅介质层的介电常数更高的特性来减少所述肖特基金属接触区域的电场强度，从而减少TMBS器件的反向漏电流；
位于所述肖特基金属接触区域底部的所述N型外延层被所述第一栅介质层侧面覆盖用以使所述肖特基金属接触区域底部的所述N型外延层的电场强度由所述第一栅介质层确定并进而确定所述TMBS器件的反向击穿电压，消除所述第二栅介质层对所述TMBS器件的反向击穿电压的影响。
9.如权利要求8所述的TMBS器件的制造方法，其特征在于：所述N型外延层形成于N型半导体衬底上；步骤七完成之后还包括如下步骤：
步骤八、在所述N型半导体衬底的背面形成背面金属层，所述背面金属层引出负极。
10.如权利要求8或9所述的TMBS器件的制造方法，其特征在于：步骤一中形成所述沟槽包括如下分步骤：
步骤11、在所述N型外延层表面形成硬质掩模层；
步骤12、在所述硬质掩模层表面涂布光刻胶并采用光刻工艺定义出所述沟槽的形成区域；
步骤13、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽形成区域外的所述硬质掩模层保留；
步骤14、去除所述光刻胶，以所述硬质掩模层为掩模对所述N型外延层进行刻蚀形成各所述沟槽；
步骤15、去除所述硬质掩模层。
11.如权利要求10所述的TMBS器件的制造方法，其特征在于：所述硬质掩模层的材料包括氧化层或氮化层。
12.如权利要求8所述的TMBS器件的制造方法，其特征在于：所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
13.如权利要求9所述的TMBS器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述N型外延层为硅外延层。
14.如权利要求13所述的TMBS器件的制造方法，其特征在于：所述正面金属层包括一层直接和所述N型外延层接触的钛和硅化钛，由所述钛和硅化钛和对应的所述N型外延层相接触形成所述肖特基金属接触。
15.如权利要求14所述的TMBS器件的制造方法，其特征在于：在所述钛和硅化钛顶部的所述正面金属层的材料为铝或铜，所述背面金属层的材料为铝或铜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810024857.5A CN108091702B (zh) | 2018-01-11 | 2018-01-11 | Tmbs器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810024857.5A CN108091702B (zh) | 2018-01-11 | 2018-01-11 | Tmbs器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108091702A true CN108091702A (zh) | 2018-05-29 |
| CN108091702B CN108091702B (zh) | 2020-11-20 |
Family
ID=62181967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810024857.5A Active CN108091702B (zh) | 2018-01-11 | 2018-01-11 | Tmbs器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108091702B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109285878A (zh) * | 2018-09-04 | 2019-01-29 | 深圳市诚朗科技有限公司 | 功率器件芯片及其制造方法 |
| CN113380610A (zh) * | 2021-06-02 | 2021-09-10 | 西安交通大学 | 一种基于自对准工艺的条形沟槽结构GaN垂直肖特基二极管电学性能改善方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010038125A1 (en) * | 2000-04-26 | 2001-11-08 | Hitachi, Ltd | Insulated gate field effect transistor and semiconductor integrated circuit |
| US20130127058A1 (en) * | 2011-11-18 | 2013-05-23 | International Business Machines Corporation | Liner-free tungsten contact |
| CN103474347A (zh) * | 2013-08-28 | 2013-12-25 | 中航（重庆）微电子有限公司 | 一种双栅沟槽型肖特基器件结构及制造方法 |
| CN104051548A (zh) * | 2014-06-30 | 2014-09-17 | 杭州启沛科技有限公司 | 一种高介电常数栅介质材料沟槽mos肖特基二极管器件 |
-
2018
- 2018-01-11 CN CN201810024857.5A patent/CN108091702B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010038125A1 (en) * | 2000-04-26 | 2001-11-08 | Hitachi, Ltd | Insulated gate field effect transistor and semiconductor integrated circuit |
| US20130127058A1 (en) * | 2011-11-18 | 2013-05-23 | International Business Machines Corporation | Liner-free tungsten contact |
| CN103474347A (zh) * | 2013-08-28 | 2013-12-25 | 中航（重庆）微电子有限公司 | 一种双栅沟槽型肖特基器件结构及制造方法 |
| CN104051548A (zh) * | 2014-06-30 | 2014-09-17 | 杭州启沛科技有限公司 | 一种高介电常数栅介质材料沟槽mos肖特基二极管器件 |
Non-Patent Citations (1)
| Title |
|---|
| WANG YING ET AL: ""Improved trench MOS barrier Schottky rectifier by dielectric engineering"", 《IET POWER ELECTRONICS》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109285878A (zh) * | 2018-09-04 | 2019-01-29 | 深圳市诚朗科技有限公司 | 功率器件芯片及其制造方法 |
| CN113380610A (zh) * | 2021-06-02 | 2021-09-10 | 西安交通大学 | 一种基于自对准工艺的条形沟槽结构GaN垂直肖特基二极管电学性能改善方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108091702B (zh) | 2020-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105702739B (zh) | 屏蔽栅沟槽mosfet器件及其制造方法 | |
| CN105870022B (zh) | 屏蔽栅沟槽mosfet的制造方法 | |
| CN106298941B (zh) | 屏蔽栅沟槽功率器件及其制造方法 | |
| JP4685297B2 (ja) | トレンチ金属酸化膜半導体素子及び終端構造の製造方法 | |
| JP2010157761A (ja) | 終端構造及びトレンチ金属酸化膜半導体素子 | |
| TW201301366A (zh) | 製造絕緣閘極半導體裝置之方法及結構 | |
| TW201140835A (en) | Electronic device including a buried insulating layer and a vertical conductive structure extending therethrough and a process of forming the same | |
| CN103715072B (zh) | 用于生产半导体器件的方法和场效应半导体器件 | |
| CN105448732B (zh) | 改善uis性能的沟槽式功率半导体器件及其制备方法 | |
| US9236431B2 (en) | Semiconductor device and termination region structure thereof | |
| JPH1197716A (ja) | Ｍｏｓコントロールダイオード及びその製造方法 | |
| TW201939616A (zh) | 橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體及其製造方法 | |
| US20110079844A1 (en) | Trench mosfet with high cell density | |
| CN108091702A (zh) | Tmbs器件及其制造方法 | |
| CN105551965B (zh) | 沟槽栅功率mosfet及其制造方法 | |
| CN103208529B (zh) | 半导体二极管以及用于形成半导体二极管的方法 | |
| US20110068389A1 (en) | Trench MOSFET with high cell density | |
| CN106057675B (zh) | 屏蔽栅沟槽mosfet的制造方法 | |
| CN206697482U (zh) | 一种沟槽金属－氧化物半导体 | |
| CN104332488B (zh) | 半导体器件终端、半导体器件及其制造方法 | |
| CN106935645A (zh) | 具有底部栅极的金氧半场效晶体管功率元件 | |
| CN105576014B (zh) | 肖特基二极管及其制造方法 | |
| TWI466302B (zh) | 具有終端結構之金氧半二極體元件及其製法 | |
| TW200418128A (en) | High density trench power MOSFET structure and method thereof | |
| JPS63194367A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |