CN105551965B - 沟槽栅功率mosfet及其制造方法 - Google Patents

沟槽栅功率mosfet及其制造方法 Download PDF

Info

Publication number
CN105551965B
CN105551965B CN201610024795.9A CN201610024795A CN105551965B CN 105551965 B CN105551965 B CN 105551965B CN 201610024795 A CN201610024795 A CN 201610024795A CN 105551965 B CN105551965 B CN 105551965B
Authority
CN
China
Prior art keywords
contact hole
gate
source contact
layer
gate trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610024795.9A
Other languages
English (en)
Other versions
CN105551965A (zh
Inventor
邵向荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201610024795.9A priority Critical patent/CN105551965B/zh
Publication of CN105551965A publication Critical patent/CN105551965A/zh
Application granted granted Critical
Publication of CN105551965B publication Critical patent/CN105551965B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种沟槽栅功率MOSFET，包括：半导体外延层，表面形成有硬质掩膜层，硬质掩膜层中形成有由第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形；栅极沟槽的尺寸由栅极沟槽图形定义，源区接触孔的底部区域完全由硬质掩膜层的源区接触孔图形定义；在栅极沟槽中形成有栅介质层和多晶硅栅；在硬质掩膜层表面和多晶硅栅表面形成有层间膜；源区接触孔的顶部区域穿过层间膜并由接触孔掩膜板定义，源区接触孔由顶部区域和底部区域自对准叠加形成，源区接触孔的顶部区域和栅极沟槽之间组成无套准偏差的结构。本发明还公开一种沟槽栅功率MOSFET的制造方法。本发明能缩小栅极沟槽的间距、提高沟道密度。

Description

沟槽栅功率MOSFET及其制造方法
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率MOSFET；本发明还涉及一种沟槽栅功率MOSFET的制造方法。
背景技术
在半导体集成电路中，目前普通的元胞尺寸较小的沟槽型功率MOS晶体管的结构如图1所示，这种结构一般用于1.0微米至1.8微米元胞尺寸设计中。在半导体衬底如硅衬底101上形成有半导体外延层如硅外延层102，在半导体外延层102的表面依次形成有体区(body)105和源区106；在所述半导体外延层102中形成有多个栅极沟槽，在所述栅极沟槽的底部表面和侧面形成有栅介质层如栅氧化层103，在形成有所述栅介质层103的所述栅极沟槽中填充有多晶硅栅104。
在所述半导体外延层102表面形成有层间膜107，接触孔109穿过层间膜107和底部的源区106或多晶硅栅104连接。在源区106所对应的接触孔109的底部还形成有体区引出区108。仅通过在位于器件区域外的多晶硅栅顶部接触孔109，和接触孔109对应的多晶硅栅用104a标出，栅介质层用103a标出，多晶硅栅104a和器件区域内的多晶硅栅104相连接。
在层间膜107的表面形成有正面金属层110，正面金属层110图形化形成源极和栅极。其中栅极通过接触孔109和器件区域外的多晶硅栅104a相连以及通过多晶硅栅104和器件区域内的多晶硅栅104相连；源极通过接触孔109和底部的源区106以及体区引出区108相连，体区引出区108和体区05相连。
为了进一步提升沟道密度，减小器件导通电阻(Rdon)，最简单的做法是进一步缩小元胞尺寸设计；在设计尺寸缩小过程中，沟槽进一步缩小由于设备(成本)及栅极形成工艺难度增加等因素已基本达到极限，而单纯缩小元胞尺寸需要缩小接触孔至沟槽的间距，现有方法将遭遇接触孔与栅极沟槽间套准精度不够导致的栅源短路器件失效，沟道掺杂浓度受接触孔注入影响差异大导致沟道开启电压均匀性差等问题，是无法大量生产的。具体说明如下：现有技术中，接触孔109是采用光刻工艺定义的，也即通过光刻工艺定义接触孔109的大小和位置，而栅极沟槽和栅极引出沟槽也都是通过光刻工艺定义的，由于光刻工艺具有一定精度限制，接触孔109和栅极沟槽和栅极引出沟槽的位置和宽度具有在光刻工艺的精度范围内的偏差，这种光刻工艺的精度带来的偏差使得在制作沟槽栅功率晶体管时需要考虑到接触孔109和底部的沟槽如栅极沟槽和栅极引出沟槽之间的套准冗余，接触孔109和沟槽间的间隙要足够大才能防止因接触孔109曝光套偏导致的阈值电压即沟道开启电压漂移等问题。这就限制了通过缩小栅极沟槽间平台尺寸来增加沟道密度从而降低导通电阻的可能。也即现有技术的栅极沟槽之间的间距具有一个和光刻工艺相关的极限值，不能再缩小了，使得无法进一步的通过缩小栅极沟槽之间的间距来增加沟道密度从而降低导通电阻。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率MOSFET，能缩小栅极沟槽的间距、提高沟道密度。为此，本发明还提供一种沟槽栅功率MOSFET的制造方法。
为解决上述技术问题，本发明提供沟槽栅功率MOSFET包括：
半导体外延层，在所述半导体外延层表面形成有由第一氧化硅层和第二氮化硅层叠加形成的硬质掩膜层，所述硬质掩膜层中形成有由第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形；在所述半导体外延层中形成有多个栅极沟槽和多个源区接触孔的底部区域，所述栅极沟槽的尺寸由所述硬质掩膜层的栅极沟槽图形定义。
在所述栅极沟槽的底部表面和侧面形成有栅介质层，在形成有所述栅介质层的所述栅极沟槽中填充有多晶硅栅。
在所述硬质掩膜层表面和所述多晶硅栅表面形成有层间膜，所述层间膜的材料为氧化硅。
所述源区接触孔的顶部区域由接触孔掩膜板定义，所述源区接触孔的顶部区域穿过所述层间膜，利用所述层间膜和所述第二氮化硅层的刻蚀速率差使所述源区接触孔穿过所述层间膜之后、所述源区接触孔的底部区域完全由所述硬质掩膜层的源区接触孔图形定义，使得所述源区接触孔由顶部区域和底部区域自对准叠加形成，结合所述栅极沟槽和所述源区接触孔的底部区域的尺寸同时由采用所述第一次沟槽掩膜板定义的所述硬质掩膜层的图形定义的特性，使得所述源区接触孔的顶部区域和所述栅极沟槽之间组成无套准偏差的结构。
进一步的改进是，在所述半导体外延层中形成有体区，在所述体区表面形成有源区；各所述栅极沟槽穿过所述体区，所述多晶硅栅从侧面覆盖所述体区且被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道。
在所述源区接触孔中填充有金属，所述源区接触孔的金属和所述源区形成欧姆接触。
在所述层间膜顶部形成有正面金属层，所述正面金属层图形化形成源极和栅极，所述源极通过所述源区接触孔和所述源区相连，所述栅极通过栅极接触孔和所述多晶硅栅相连。
进一步的改进是，顶部形成有所述栅极接触孔的所述栅极沟槽位于器件区域外，器件区域内的各所述栅极沟槽中的所述多晶硅栅都和顶部形成有所述栅极接触孔的所述栅极沟槽的所述多晶硅栅相连。
进一步的改进是，：所述栅介质层为栅氧化层。
进一步的改进是，所述半导体外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述半导体外延层为硅外延层。
进一步的改进是，漏区形成于所述半导体外延层背面。
进一步的改进是，：沟槽栅功率MOSFET为N型器件，所述半导体外延层为半导体N型外延层，所述源区和漏区都由N+区组成；所述体区由P阱组成。
进一步的改进是，沟槽栅功率MOSFET为P型器件，所述半导体外延层为半导体P型外延层，所述源区和漏区都由P+区组成；所述体区由N阱组成。
进一步的改进是，在所述源区接触孔的底部形成有体区引出区，所述体区引出区穿过所述源区和所述体区接触，所述体区通过所述体区引出区以及所述源区接触孔和所述源极连接。
为解决上述技术问题，本发明提供的沟槽栅功率MOSFET的制造方法包括如下步骤：
步骤一、在半导体外延层表面形成依次形成第一氧化硅层和第二氮化硅层，由所述第一氧化硅层和所述第二氮化硅层叠加形成的硬质掩膜层，在所述硬质掩膜层表面形成第三氧化硅层。
步骤二、在所述硬质掩膜层表面涂布光刻胶并进行光刻形成第一光刻胶图形，所述第一光刻胶图形由第一次沟槽掩膜板定义。
步骤三、以所述第一光刻胶图形为掩膜依次对所述第三氧化硅层、所述第二氮化硅层和所述第一氧化硅层进行刻蚀在所述硬质掩膜层中形成由所述第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形；之后，去除所述第一光刻胶图形。
步骤四、进行光刻胶涂布并形成第二光刻胶图形，所述第二光刻胶图形由第二次沟槽掩膜板定义；所述第二光刻胶图形将所述栅极沟槽区域打开以及将所述栅极沟槽区域外覆盖，所述源区接触孔区域被所述第二光刻胶图形的光刻胶覆盖；所述第二光刻胶图形所打开的栅极沟槽区域位于所述硬质掩膜层的栅极沟槽图形的正上方且所述第二光刻胶图形所打开的栅极沟槽区域大于等于所述硬质掩膜层的栅极沟槽图形。
步骤五、以所述第二光刻胶图形和所述硬质掩膜层的组合图形为掩膜对所述半导体外延层进行刻蚀形成多个栅极沟槽，所述栅极沟槽的尺寸由所述硬质掩膜层的栅极沟槽图形定义。
步骤六、去除所述第二光刻胶图形和所述第三氧化硅层。
步骤七、在所述栅极沟槽的底部表面和侧面形成栅介质层，在形成有所述栅介质层的所述栅极沟槽中填充多晶硅栅。
步骤八、形成层间膜，所述层间膜覆盖在所述硬质掩膜层表面和所述多晶硅栅表面，所述层间膜的材料为氧化硅。
步骤九、进行光刻胶涂布并形成第三光刻胶图形，所述第三光刻胶图形由接触孔掩膜板定义；所述接触孔掩膜板定义出源区接触孔的顶部区域；所述硬质掩膜层的源区接触孔图形定义出所述源区接触孔的底部区域。
所述第三光刻胶图形所打开的所述源区接触孔的顶部区域位于所述硬质掩膜层的源区接触孔图形的正上方且所述第三光刻胶图形所打开的所述源区接触孔的顶部区域大于等于所述硬质掩膜层的源区接触孔图形。
步骤十、以所述第三光刻胶图形为掩膜对所述层间膜进行刻蚀形成所述源区接触孔的顶部区域。
利用所述层间膜和所述第二氮化硅层的刻蚀速率差，使所述源区接触孔的顶部区域形成后使所述硬质掩膜层的源区接触孔图形得到保持并暴露出来；之后以所述硬质掩膜层的源区接触孔图形为掩膜对所述半导体外延层进行刻蚀形成所述源区接触孔的底部区域，所述源区接触孔的顶部区域和底部区域自对准并叠加形成所述源区接触孔，所述源区接触孔的顶部区域和所述栅极沟槽之间组成无套准偏差的结构。
进一步的改进是，步骤一形成所述第一氧化硅层之前，还包括在所述半导体外延层中形成体区的步骤，以及在所述体区表面形成的源区的步骤；后续形成的各所述栅极沟槽穿过所述体区，所述多晶硅栅从侧面覆盖所述体区且被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道。
步骤十形成所述源区接触孔之后还包括：
步骤十一、在所述源区接触孔中填充金属，所述源区接触孔的金属和所述源区形成欧姆接触。
步骤十二、在所述层间膜顶部形成正面金属层，所述正面金属层图形化形成源极和栅极，所述源极通过所述源区接触孔和所述源区相连，所述栅极通过栅极接触孔和所述多晶硅栅相连。
进一步的改进是，顶部形成有所述栅极接触孔的所述栅极沟槽位于器件区域外，器件区域内的各所述栅极沟槽中的所述多晶硅栅都和顶部形成有所述栅极接触孔的所述栅极沟槽的所述多晶硅栅相连。
所述栅极接触孔的位置通过步骤九中形成的所述第三光刻胶图形定义，在步骤十中采用和形成所述源区接触孔的相同的刻蚀工艺形成。
进一步的改进是，步骤七中所述栅介质层为栅氧化层，采用热氧化工艺形成。
进一步的改进是，所述半导体外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述半导体外延层为硅外延层。
进一步的改进是，：还包括在所述半导体外延层背面形成漏区的步骤。
进一步的改进是，沟槽栅功率MOSFET为N型器件，所述半导体外延层为半导体N型外延层，所述源区和漏区都由N+区组成；所述体区由P阱组成。
进一步的改进是，沟槽栅功率MOSFET为P型器件，所述半导体外延层为半导体P型外延层，所述源区和漏区都由P+区组成；所述体区由N阱组成。
进一步的改进是，在步骤十形成所述源区接触孔之后、步骤十一的在所述源区接触孔中填充金属之前，还包括在所述源区接触孔的底部形成体区引出区的步骤，所述体区引出区穿过所述源区和所述体区接触，所述体区通过所述体区引出区以及所述源区接触孔和所述源极连接。
本发明将源区接触孔分开为顶部区域和底部区域，其中底部区域和栅极沟槽的尺寸都是采用同一层硬质掩膜层图形定义，而硬质掩膜层图形由相同的第一次沟槽掩膜板定义；源区接触孔的顶部区域采用接触孔掩膜板定义，同时在接触孔的刻蚀过程中利用层间膜和第二氮化硅层的刻蚀速率差使源区接触孔穿过层间膜之后、源区接触孔的底部区域完全由硬质掩膜层的源区接触孔图形定义，使得源区接触孔由顶部区域和底部区域自对准叠加形成；另外，结合栅极沟槽和源区接触孔的底部区域的尺寸同时由采用第一次沟槽掩膜板定义的硬质掩膜层的图形定义的特性，使得源区接触孔的顶部区域和栅极沟槽之间组成无套准偏差的结构。相对于现有方法中在源区接触孔和栅极沟槽之间需要具有较大套准偏差而不能使沟槽之间的间距不能缩小的情形，本发明能缩小栅极沟槽的间距、提高沟道密度，而沟道密度的增加能够降低器件的导通电阻。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽栅功率MOSFET的结构示意图；
图2是本发明实施例沟槽栅功率MOSFET的结构示意图；
图3A-图3E是本发明实施例沟槽栅功率MOSFET的制造方法各步骤中的结构示意图。
具体实施方式
如图2所示，是本发明实施例沟槽栅功率MOSFET的结构示意图；本发明实施例沟槽栅功率MOSFET包括：
半导体外延层1，所述半导体外延层1形成于半导体衬底表面。较佳为，所述半导体衬底为硅衬底，所述半导体外延层1为硅外延层。
在所述半导体外延层1表面形成有由第一氧化硅层4和第二氮化硅层5叠加形成的硬质掩膜层，所述硬质掩膜层中形成有由第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形；在所述半导体外延层1中形成有多个栅极沟槽和多个源区接触孔的底部区域9a，所述栅极沟槽的尺寸由所述硬质掩膜层的栅极沟槽图形定义。
在所述栅极沟槽的底部表面和侧面形成有栅介质层6；较佳为，所述栅介质层6为栅氧化层。在形成有所述栅介质层6的所述栅极沟槽中填充有多晶硅栅7。
在所述硬质掩膜层表面和所述多晶硅栅7表面形成有层间膜8，所述层间膜8的材料为氧化硅。
所述源区接触孔的顶部区域9b由接触孔掩膜板定义，所述源区接触孔的顶部区域9b穿过所述层间膜8，利用所述层间膜8和所述第二氮化硅层5的刻蚀速率差使所述源区接触孔穿过所述层间膜8之后、所述源区接触孔的底部区域9a完全由所述硬质掩膜层的源区接触孔图形定义，使得所述源区接触孔由顶部区域9b和底部区域9a自对准叠加形成，结合所述栅极沟槽和所述源区接触孔的底部区域9a的尺寸同时由采用所述第一次沟槽掩膜板定义的所述硬质掩膜层的图形定义的特性，使得所述源区接触孔的顶部区域9b和所述栅极沟槽之间组成无套准偏差的结构。
较佳选择为，在所述半导体外延层1中形成有体区2，在所述体区2表面形成有源区3；各所述栅极沟槽穿过所述体区2，所述多晶硅栅7从侧面覆盖所述体区2且被所述多晶硅栅7侧面覆盖的所述体区2表面用于形成沟道。
在所述源区接触孔的顶部区域9b和底部区域9a中填充有金属如钨，即为一钨塞结构；所述源区接触孔的金属和所述源区3形成欧姆接触。较佳为，在所述源区接触孔的底部形成有体区引出区11，所述体区引出区11穿过所述源区3和所述体区2接触，所述源区接触孔的金属和所述体区引出区11也形成欧姆接触，所述体区2通过所述体区引出区11以及所述源区接触孔和所述源极连接。
在所述层间膜8顶部形成有正面金属层10，所述正面金属层10图形化形成源极和栅极，所述源极通过所述源区接触孔和所述源区3相连，所述栅极通过栅极接触孔9和所述多晶硅栅7相连。
本发明实施例中，顶部形成有所述栅极接触孔9的所述栅极沟槽位于器件区域外，所述栅极接触孔9底部的栅极沟槽中填充的栅介质层用标记6a标出，多晶硅栅用标记7a标出；由图2可知，所述栅极接触孔9底部的栅极沟槽的宽度和深度都要比器件区域内的各所述栅极沟槽的宽度和深度大，这些栅极沟槽都是采用相同的工艺同时形成，多晶硅栅7和7a也都是同时形成，栅介质层6和6a也都是同时形成。器件区域内的各所述栅极沟槽中的所述多晶硅栅7都和顶部形成有所述栅极接触孔9的所述栅极沟槽的所述多晶硅栅7a相连。
漏区形成于所述半导体外延层1背面。
本发明实施例中，沟槽栅功率MOSFET为N型器件，所述半导体外延层1为半导体N型外延层，所述源区3和漏区都由N+区组成；所述体区2由P阱组成。在其它实施例中，也能为：沟槽栅功率MOSFET为P型器件，所述半导体外延层1为半导体P型外延层，所述源区3和漏区都由P+区组成；所述体区2由N阱组成。
如图3A至图3E所示，是本发明实施例沟槽栅功率MOSFET的制造方法各步骤中的结构示意图，本发明实施例沟槽栅功率MOSFET的制造方法包括如下步骤：
步骤一、如图3A所示，在半导体外延层1表面形成依次形成第一氧化硅层4；如图3B所示，之后再形成第二氮化硅层5，由所述第一氧化硅层4和所述第二氮化硅层5叠加形成的硬质掩膜层；之后，在所述硬质掩膜层表面形成第三氧化硅层201。
所述半导体外延层1形成于半导体衬底表面。较佳为，所述半导体衬底为硅衬底，所述半导体外延层1为硅外延层。在形成所述第一氧化硅层4之前，还包括在所述半导体外延层1中形成体区2的步骤，以及在所述体区2表面形成的源区3的步骤。
步骤二、如图3B所示，在所述硬质掩膜层表面涂布光刻胶并进行光刻形成第一光刻胶图形202，所述第一光刻胶图形202由第一次沟槽掩膜板定义。
步骤三、如图3B所示，以所述第一光刻胶图形202为掩膜依次对所述第三氧化硅层201、所述第二氮化硅层5和所述第一氧化硅层4进行刻蚀在所述硬质掩膜层中形成由所述第一次沟槽掩膜板同时定义出的栅极沟槽图形301和源区接触孔图形302；之后，去除所述第一光刻胶图形202。
本发明实施例中，栅极沟槽图形301a位于器件区域外部，栅极沟槽图形301a和各栅极沟槽图形301相连通，栅极沟槽图形301a用于定义出专门用于在顶部会形成栅极接触孔9的栅极沟槽304a；栅极沟槽图形301a的宽度会大于栅极沟槽图形301的宽度。
步骤四、如图3C所示，进行光刻胶涂布并形成第二光刻胶图形203，所述第二光刻胶图形203由第二次沟槽掩膜板定义；所述第二光刻胶图形203将所述栅极沟槽304区域打开以及将所述栅极沟槽304区域外覆盖，所述源区接触孔区域被所述第二光刻胶图形203的光刻胶覆盖即所述源区接触孔图形302被所述第二光刻胶图形203的光刻胶覆盖。
所述第二光刻胶图形203所打开的栅极沟槽区域303位于所述硬质掩膜层的栅极沟槽图形301的正上方且所述第二光刻胶图形203所打开的栅极沟槽区域303大于等于所述硬质掩膜层的栅极沟槽图形301。
器件区域外栅极接触孔9所对应的栅极沟槽区域用标记303a标出。
步骤五、如图3C所示，以所述第二光刻胶图形203和所述硬质掩膜层的组合图形为掩膜对所述半导体外延层1进行刻蚀形成多个栅极沟槽304，所述栅极沟槽304的尺寸由所述硬质掩膜层的栅极沟槽图形301定义；各所述栅极沟槽304穿过所述体区2。刻蚀形成多个所述栅极沟槽304的过程中，所述第三氧化硅层201也会有一定的损耗，但是这并不对底部的所述栅极沟槽304的宽度造成影响。
器件区域外栅极接触孔9所对应的栅极沟槽用标记304a标出。
步骤六、如图3D所示，去除所述第二光刻胶图形203和所述第三氧化硅层201。
步骤七、如图3D所示，在所述栅极沟槽304的底部表面和侧面形成栅介质层6，在形成有所述栅介质层6的所述栅极沟槽304中填充多晶硅栅7；所述多晶硅栅7从侧面覆盖所述体区2且被所述多晶硅栅7侧面覆盖的所述体区2表面用于形成沟道。较佳为，所述栅介质层6为栅氧化层，采用热氧化工艺形成。
器件区域外栅极接触孔9所对应的所述栅介质层用标记6a标出，所述多晶硅栅用标记7a标出。
从图3D所示可知，所述多晶硅栅7形成之后，所述第一次沟槽掩膜板的源区接触孔图形302暴露出来并保持不变，且和所述多晶硅栅7之间的间距完全由所述第一光刻胶图形202定义。
步骤八、如图3E所示，形成层间膜8，所述层间膜8覆盖在所述硬质掩膜层表面和所述多晶硅栅7表面，所述层间膜8的材料为氧化硅。
步骤九、如图3E所示，进行光刻胶涂布并形成第三光刻胶图形204，所述第三光刻胶图形204由接触孔掩膜板定义；所述接触孔掩膜板定义出源区接触孔的顶部区域9b；所述硬质掩膜层的源区接触孔图形302定义出所述源区接触孔的底部区域9a。
所述第三光刻胶图形204所打开的所述源区接触孔的顶部区域9b位于所述硬质掩膜层的源区接触孔图形302的正上方且所述第三光刻胶图形204所打开的所述源区接触孔的顶部区域9b大于等于所述硬质掩膜层的源区接触孔图形302。
步骤十、如图3E所示，以所述第三光刻胶图形204为掩膜对所述层间膜8进行刻蚀形成所述源区接触孔的顶部区域9b，所述源区接触孔的顶部区域9b在填充金属之前用标记305a标出。
利用所述层间膜8和所述第二氮化硅层5的刻蚀速率差，使所述源区接触孔的顶部区域9b形成后使所述硬质掩膜层的源区接触孔图形302得到保持并暴露出来；之后以所述硬质掩膜层的源区接触孔图形302为掩膜对所述半导体外延层1进行刻蚀形成所述源区接触孔的底部区域9a，所述源区接触孔的低部区域9a在填充金属之前用标记305b标出。所述源区接触孔的顶部区域9b和底部区域9a自对准并叠加形成所述源区接触孔，所述源区接触孔的顶部区域9b和所述栅极沟槽304之间组成无套准偏差的结构。
本步骤十中，在器件区域外同时形成栅极接触孔9，所述栅极接触孔9在填充金属之前用标记305标出，可知，本发明实施例中的栅极接触孔9完全由所述第三光刻胶图形204定义。
步骤十一、如图2所示，填充金属前，在所述源区接触孔的底部形成体区引出区11，所述体区引出区11穿过所述源区3和所述体区2接触。
在所述源区接触孔中填充金属，填充的金属为钨，即为一钨塞的结构；同时在所述栅极接触孔9中也填充金属。所述源区接触孔的金属和所述源区3以及所述体区引出区11都形成欧姆接触。
步骤十二、如图2所示，在所述层间膜8顶部形成正面金属层10，所述正面金属层10图形化形成源极和栅极，所述源极通过所述源区接触孔和所述源区3相连，所述栅极通过栅极接触孔9和所述多晶硅栅7相连。所述体区2通过所述体区引出区11以及所述源区接触孔和所述源极连接。
本发明实施例中，顶部形成有所述栅极接触孔9的所述栅极沟槽304位于器件区域外，器件区域内的各所述栅极沟槽304中的所述多晶硅栅7都和顶部形成有所述栅极接触孔9的所述栅极沟槽304的所述多晶硅栅7相连；所述栅极接触孔9的位置通过步骤九中形成的所述第三光刻胶图形204定义，在步骤十中采用和形成所述源区接触孔的相同的刻蚀工艺形成。
之后，在所述半导体外延层1背面形成漏区的步骤。较佳为，先对所述半导体衬底进行背面减薄，之后对所述半导体衬底的背面进行掺杂形成所述漏区。
本发明实施例中，沟槽栅功率MOSFET为N型器件，所述半导体外延层1为半导体N型外延层，所述源区3和漏区都由N+区组成；所述体区2由P阱组成。在其它实施例中，也能为：沟槽栅功率MOSFET为P型器件，所述半导体外延层1为半导体P型外延层，所述源区3和漏区都由P+区组成；所述体区2由N阱组成。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种沟槽栅功率MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体外延层表面形成依次形成第一氧化硅层和第二氮化硅层，由所述第一氧化硅层和所述第二氮化硅层叠加形成的硬质掩膜层，在所述硬质掩膜层表面形成第三氧化硅层；
步骤二、在所述硬质掩膜层表面涂布光刻胶并进行光刻形成第一光刻胶图形，所述第一光刻胶图形由第一次沟槽掩膜板定义；
步骤三、以所述第一光刻胶图形为掩膜依次对所述第三氧化硅层、所述第二氮化硅层和所述第一氧化硅层进行刻蚀在所述硬质掩膜层中形成由所述第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形；之后，去除所述第一光刻胶图形；
步骤四、进行光刻胶涂布并形成第二光刻胶图形，所述第二光刻胶图形由第二次沟槽掩膜板定义；所述第二光刻胶图形将所述栅极沟槽区域打开以及将所述栅极沟槽区域外覆盖，所述源区接触孔区域被所述第二光刻胶图形的光刻胶覆盖；所述第二光刻胶图形所打开的栅极沟槽区域位于所述硬质掩膜层的栅极沟槽图形的正上方且所述第二光刻胶图形所打开的栅极沟槽区域大于等于所述硬质掩膜层的栅极沟槽图形；
步骤五、以所述第二光刻胶图形和所述硬质掩膜层的组合图形为掩膜对所述半导体外延层进行刻蚀形成多个栅极沟槽，所述栅极沟槽的尺寸由所述硬质掩膜层的栅极沟槽图形定义；
步骤六、去除所述第二光刻胶图形和所述第三氧化硅层；
步骤七、在所述栅极沟槽的底部表面和侧面形成栅介质层，在形成有所述栅介质层的所述栅极沟槽中填充多晶硅栅；
步骤八、形成层间膜，所述层间膜覆盖在所述硬质掩膜层表面和所述多晶硅栅表面，所述层间膜的材料为氧化硅；
步骤九、进行光刻胶涂布并形成第三光刻胶图形，所述第三光刻胶图形由接触孔掩膜板定义；所述接触孔掩膜板定义出源区接触孔的顶部区域；所述硬质掩膜层的源区接触孔图形定义出所述源区接触孔的底部区域；
所述第三光刻胶图形所打开的所述源区接触孔的顶部区域位于所述硬质掩膜层的源区接触孔图形的正上方且所述第三光刻胶图形所打开的所述源区接触孔的顶部区域大于等于所述硬质掩膜层的源区接触孔图形；
步骤十、以所述第三光刻胶图形为掩膜对所述层间膜进行刻蚀形成所述源区接触孔的顶部区域；
利用所述层间膜和所述第二氮化硅层的刻蚀速率差，使所述源区接触孔的顶部区域形成后使所述硬质掩膜层的源区接触孔图形得到保持并暴露出来；之后以所述硬质掩膜层的源区接触孔图形为掩膜对所述半导体外延层进行刻蚀形成所述源区接触孔的底部区域，所述源区接触孔的顶部区域和底部区域自对准并叠加形成所述源区接触孔，所述源区接触孔的顶部区域和所述栅极沟槽之间组成无套准偏差的结构。
2.如权利要求1所述的沟槽栅功率MOSFET的制造方法，其特征在于：
步骤一形成所述第一氧化硅层之前，还包括在所述半导体外延层中形成体区的步骤，以及在所述体区表面形成的源区的步骤；后续形成的各所述栅极沟槽穿过所述体区，所述多晶硅栅从侧面覆盖所述体区且被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道；
步骤十形成所述源区接触孔之后还包括：
步骤十一、在所述源区接触孔中填充金属，所述源区接触孔的金属和所述源区形成欧姆接触；
步骤十二、在所述层间膜顶部形成正面金属层，所述正面金属层图形化形成源极和栅极，所述源极通过所述源区接触孔和所述源区相连，所述栅极通过栅极接触孔和所述多晶硅栅相连。
3.如权利要求2所述的沟槽栅功率MOSFET的制造方法，其特征在于：顶部形成有所述栅极接触孔的所述栅极沟槽位于器件区域外，器件区域内的各所述栅极沟槽中的所述多晶硅栅都和顶部形成有所述栅极接触孔的所述栅极沟槽的所述多晶硅栅相连；
所述栅极接触孔的位置通过步骤九中形成的所述第三光刻胶图形定义，在步骤十中采用和形成所述源区接触孔的相同的刻蚀工艺形成。
4.如权利要求1所述的沟槽栅功率MOSFET的制造方法，其特征在于：步骤七中所述栅介质层为栅氧化层，采用热氧化工艺形成。
5.如权利要求1所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述半导体外延层形成于半导体衬底表面。
6.如权利要求5所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述半导体衬底为硅衬底，所述半导体外延层为硅外延层。
7.如权利要求1所述的沟槽栅功率MOSFET的制造方法，其特征在于：还包括在所述半导体外延层背面形成漏区的步骤。
8.如权利要求2所述的沟槽栅功率MOSFET的制造方法，其特征在于：沟槽栅功率MOSFET为N型器件，所述半导体外延层为半导体N型外延层，所述源区和漏区都由N+区组成；所述体区由P阱组成。
9.如权利要求2所述的沟槽栅功率MOSFET的制造方法，其特征在于：沟槽栅功率MOSFET为P型器件，所述半导体外延层为半导体P型外延层，所述源区和漏区都由P+区组成；所述体区由N阱组成。
10.如权利要求2所述的沟槽栅功率MOSFET的制造方法，其特征在于：
在步骤十形成所述源区接触孔之后、步骤十一的在所述源区接触孔中填充金属之前，还包括在所述源区接触孔的底部形成体区引出区的步骤，所述体区引出区穿过所述源区和所述体区接触，所述体区通过所述体区引出区以及所述源区接触孔和所述源极连接。
CN201610024795.9A 2016-01-15 2016-01-15 沟槽栅功率mosfet及其制造方法 Active CN105551965B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610024795.9A CN105551965B (zh) 2016-01-15 2016-01-15 沟槽栅功率mosfet及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610024795.9A CN105551965B (zh) 2016-01-15 2016-01-15 沟槽栅功率mosfet及其制造方法

Publications (2)

Publication Number Publication Date
CN105551965A CN105551965A (zh) 2016-05-04
CN105551965B true CN105551965B (zh) 2018-06-19

Family

ID=55831077

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610024795.9A Active CN105551965B (zh) 2016-01-15 2016-01-15 沟槽栅功率mosfet及其制造方法

Country Status (1)

Country Link
CN (1) CN105551965B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024630B (zh) * 2016-05-18 2019-08-13 上海华虹宏力半导体制造有限公司 沟槽栅功率器件的制造方法及结构
CN105932064B (zh) * 2016-06-28 2019-01-04 上海华虹宏力半导体制造有限公司 沟槽栅功率mosfet及制造方法
CN107978641A (zh) * 2017-11-23 2018-05-01 中航（重庆）微电子有限公司 一种新型栅极结构的功率mos器件制造方法
CN113628972B (zh) * 2021-07-07 2024-06-18 华虹半导体(无锡)有限公司 沟槽型mos器件的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544100A (zh) * 2010-12-14 2012-07-04 万国半导体股份有限公司 带有集成二极管的自对准沟槽mosfet
CN103000533A (zh) * 2012-12-24 2013-03-27 上海宏力半导体制造有限公司 自对准超结功率晶体管的制作方法
CN103545364A (zh) * 2012-07-11 2014-01-29 上海华虹Nec电子有限公司 自对准接触孔的小尺寸mosfet结构及制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051593B1 (ko) * 2008-12-23 2011-07-22 주식회사 하이닉스반도체 반도체 장치의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544100A (zh) * 2010-12-14 2012-07-04 万国半导体股份有限公司 带有集成二极管的自对准沟槽mosfet
CN103545364A (zh) * 2012-07-11 2014-01-29 上海华虹Nec电子有限公司 自对准接触孔的小尺寸mosfet结构及制作方法
CN103000533A (zh) * 2012-12-24 2013-03-27 上海宏力半导体制造有限公司 自对准超结功率晶体管的制作方法

Also Published As

Publication number Publication date
CN105551965A (zh) 2016-05-04

Similar Documents

Publication Publication Date Title
CN102237279B (zh) 用三个或四个掩膜制备的氧化物终止沟槽mosfet
CN106298941B (zh) 屏蔽栅沟槽功率器件及其制造方法
US9252239B2 (en) Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
CN103456791B (zh) 沟槽功率mosfet
CN107527944B (zh) 沟槽栅功率mosfet及其制造方法
CN104319288B (zh) 包括电容器结构的电子设备及其形成工艺
TW201216468A (en) Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
CN106024894B (zh) 沟槽栅功率mosfet结构及其制造方法
CN105826205B (zh) 沟槽栅功率器件的制造方法及结构
CN105551965B (zh) 沟槽栅功率mosfet及其制造方法
CN102820294A (zh) 超结mosfet和二极管的集成
CN106024630B (zh) 沟槽栅功率器件的制造方法及结构
CN107799601A (zh) 屏蔽栅沟槽功率mostet器件及其制造方法
TWI421923B (zh) 具有源極溝槽之溝槽式功率半導體元件的製造方法
US7405128B1 (en) Dotted channel MOSFET and method
CN102983164A (zh) 半导体器件及其制造方法
CN107068763A (zh) 屏蔽栅沟槽功率器件及其制造方法
CN110211917A (zh) 形成具有改进的隔离结构的集成电路的方法
CN104465718B (zh) 半导体装置
JP5033305B2 (ja) 炭化珪素半導体装置
CN106169503A (zh) 具有垂直浮动环的半导体装置及其制造方法
CN104617045A (zh) 沟槽栅功率器件的制造方法
KR20090039199A (ko) 반도체 소자 및 그 제조 방법
CN107833920A (zh) 半导体装置
JP2003526949A (ja) トレンチゲート半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant