CN206711896U - 一种内置肖特基的沟槽式mos芯片 - Google Patents

Abstract

一种内置肖特基的沟槽式MOS芯片，属于半导体芯片制造领域。包括衬底、外延层以及若干沟槽（10），相邻两个沟槽（10）之间形成MOS结构，其特征在于：沟槽（10）内部间隔分为上下两部，在沟槽（10）下部的底面上设置有沟槽底部肖特基界面（9）；在外延层中设置有与外延层半导体类型相反的保护区。在本内置肖特基的沟槽式MOS芯片中，在沟槽内设置肖特基芯片，保证了芯片开关频率且无需增大芯片体积，提高了相同面积芯片上沟槽的密度，使得相同面积芯片下其功率大大提高，沟槽下部外延层内保护区的设计同时减小了反向漏流。本设计的芯片在栅极下做肖特基起到双层多晶硅屏蔽栅的作用，有效降低栅漏电容，有效提高开关频率。

Description

一种内置肖特基的沟槽式MOS芯片

技术领域

一种内置肖特基的沟槽式MOS芯片，属于半导体芯片制造领域。

背景技术

沟槽式MOS管是半导体领域常见的元件，包括源极、栅极和漏极三个接线端，其中栅极为控制端，通过相栅极加载电压，实现控制源极与漏极之间的通断，从而起到了控制器件开启和关断的目的。传统的MOS管的关断和开启的本质仍然是利用其漏极、源极间的通道及内部寄生体PN结二极管的作用实现，在一些应用线路上此寄生体PN结二极管的反向响应恢复时间较长，因而功耗较高，开关频率较低。为提高MOS管的开关速度，一种解决方法是在MOS管的源极和漏极之间并联一个肖特基二极管，利用肖特基二极管开关速度快的特性提高MOS管的开关频率，但是在MOS管的源极和漏极之间并联一个肖特基二极管会使电路设置更为复杂且电路体积更大。

在现有技术中，还存在有一种内置肖特基界面的沟槽式MOS芯片，如图11所示，这种内置肖特基界面的沟槽式MOS管中，在沟槽10的内壁上设置有沟槽内壁氧化硅层17，在沟槽10的内部同时填充有多晶硅16，在沟槽10上端的两侧形成MOS结构，在相邻两个沟槽10之间的外延层顶部设置有沟槽间肖特基界面18。这种内置肖特基界面的沟槽式MOS芯片通过在外延层的上表面设置沟槽间肖特基界面18，虽然提高了芯片的开关频率，但是仍存在有如下不足：（1）如果要通过提高沟槽间肖特基界面18的面积来突出肖特基界面的作用，则需要增加沟槽10之间的间距，因此相同功率的芯片的面积会加大，造成成本增加；反之，相同面积的芯片会影响其功率。（2）肖特基界面为金属和半导体结合的界面，当芯片接入反向电压时，反向漏流会经由沟槽间肖特基界面18流出，因此大大增加了芯片漏流的大小。

发明内容

本实用新型要解决的技术问题是：克服现有技术的不足，提供一种在沟槽内设置肖特基芯片，在保证了芯片开关频率的前提下无需增大芯片体积，同时减小了反向漏流的内置肖特基的沟槽式MOS芯片。

本实用新型解决其技术问题所采用的技术方案是：该内置肖特基的沟槽式MOS芯片，包括衬底以及位于衬底上方的外延层，自外延层的上表面并排设置有若干沟槽，在外延层的顶部相邻两个沟槽之间形成MOS结构，其特征在于：沟槽内部通过绝缘层间隔分为上下两个腔室，在沟槽下侧腔室的底面上设置有沟槽底部肖特基界面；在外延层中设置有与外延层半导体类型相反的保护区。

优选的，在所述的沟槽的上下两个腔室中分别填充有沟槽上部多晶硅和沟槽下部多晶硅。

优选的，在所述的沟槽下部的侧壁上设置有沟槽下部氧化硅层。

优选的，所述的保护区位于每一个沟槽的下部且与沟槽间隔设置。

优选的，所述的沟槽下部多晶硅同时连接到MOS芯片的源极。

优选的，所述的绝缘层为设置在沟槽中部和上方侧壁上的沟槽上部氧化硅层。

与现有技术相比，本实用新型所具有的有益效果是：

本沟槽式MOS芯片，源极在接入正向电压反向导通时，此正向电压大于0.3V而小于0.6V时，尚未达到MOS寄生体二极管的导通电压，此时位于沟槽底部的沟槽底部肖特基界面开始导通，使得本沟槽式MOS芯片在小电流时的性能大大增强，同时使得本沟槽式MOS芯片相比较传统的MOS芯片其反向导通的开启电压大大降低。

同时由于肖特基芯片位于沟槽的底部，因此大大提高了相同面积芯片上沟槽的密度，使得相同面积芯片下其功率大大提高。

当本沟槽式MOS芯片，漏极接入正向电压时，由于在沟槽的底部设置有沟槽底部肖特基界面，因为肖特基为多载子的单一载子电流，导通时外延层的载子储藏量不会增加，避免寄生体二极管的导电调制作用，因而大大减少寄生体二极管内的双载子储存的数量，因此在本沟槽式MOS芯片回到反向偏压的情况其反向恢复的电流及反向恢复时间大大缩小，功耗也相对降低或者开关频率可以相应提高。而通过在沟槽的下方间隔设置沟槽下部P型区，沟槽下部P型区与其周围的N型外延层之间形成PN结，因此在电源反接时PN结形成空乏区，从而对沟槽底部肖特基界面进行保护，有效避免了电源反接时漏流从沟槽底部肖特基界面处流出，因此大大降低了本沟槽式MOS芯片反接时的漏流。

本设计的芯片在栅极下做肖特基起到双层多晶硅屏蔽栅的作用，有效降低栅漏电容Cgd，有效提高开关频率。

附图说明

图1为内置肖特基的沟槽式MOS芯片结构示意图。

图2~图10为内置肖特基的沟槽式MOS芯片制造流程图。

图11为现有技术内置肖特基的沟槽式MOS芯片结构示意图。

其中：1、沟槽上部多晶硅 2、沟槽上部氧化硅层 3、沟槽下部多晶硅 4、沟槽下部氧化硅层 5、顶层P型区 6、N+型区 7、N型外延层 8、N型衬底 9、沟槽底部肖特基界面 10、沟槽 11、沟槽下部P型区 12、金属层 13、第一氧化硅层 14、第二氧化硅层 15、第三氧化硅层 16、多晶硅 17、沟槽内壁氧化硅层 18、沟槽间肖特基界面。

具体实施方式

图1~10是本实用新型的最佳实施例，下面结合附图1~11对本实用新型做进一步说明。

如图1所示，一种内置肖特基的沟槽式MOS芯片（以下简称沟槽式MOS芯片），包括N型衬底8，在N型衬底8的上方设置有N型外延层7。在N型外延层7的上表面并排设置有多个沟槽10。在N型外延层7的上表面，相邻两个沟槽10之间的位置设置有顶层P型区5，在顶层P型区5内每个沟槽10的两侧分别设置有N+型区6，在每个沟槽10的上方设置有金属层12，从而形成了MOS结构。在N型外延层7内每一个沟槽10的下方均设置有一个沟槽下部P型区11，沟槽下部P型区11与沟槽10的底面间隔设置。

在每一个沟槽10的底面上设置有沟槽底部肖特基界面9，在沟槽10的下部侧壁上设置沟槽下部氧化硅层4，在沟槽下部氧化硅层4内部填充有沟槽下部多晶硅3。在沟槽10中部以及上部侧壁上设置有一体的沟槽上部氧化硅层2，在沟槽上部氧化硅层2的内部填充有沟槽上部多晶硅1。在本沟槽式MOS芯片中，栅极自金属层12上引出，源极自芯片上表面引出，沟槽下部多晶硅3连接到芯片上表面，与芯片上表面共同引出源极，漏极自N型衬底8处引出。

本沟槽式MOS芯片，源极在接入正向电压反向导通时，此正向电压大于0.3V而小于0.6V时，尚未达到MOS寄生体二极管的导通电压，此时位于沟槽10底部的沟槽底部肖特基界面9开始导通，使得本沟槽式MOS芯片在小电流时的性能大大增强，同时使得本沟槽式MOS芯片相比较传统的MOS芯片其反向导通的电压大大降低，同时由于肖特基芯片位于沟槽10的底部，因此大大提高了相同面积芯片上沟槽10的密度，使得相同面积芯片下其功率大大提高。

当本沟槽式MOS芯片漏极接入正向电压时，由于在沟槽10的底部设置有沟槽底部肖特基界面9，因此可以减小本沟槽式MOS芯片电源反接时的响应时间，从而提高了电源反接时的响应效率。而通过在沟槽10的下方间隔设置沟槽下部P型区11，沟槽下部P型区11与其周围的N型外延层7之间形成PN结，因此在电源反接时PN结形成空乏区，从而对沟槽底部肖特基界面9进行保护，有效避免了电源反接时漏流从沟槽底部肖特基界面9处流出，因此大大降低了本沟槽式MOS芯片反接时的漏流。

本设计的芯片在栅极下做肖特基起到双层多晶硅屏蔽栅的作用，有效降低栅漏电容Cgd，有效提高开关频率。

如图2~图10所示，本沟槽式MOS芯片的制作过程，包括如下步骤：

步骤1，一次氧化处理，在N型衬底8上方形成N型外延层7，然后在N型外延层7的上表面进行第一次氧化处理形成第一氧化硅层13，如图2所示。

步骤2，刻蚀沟槽10，在第一氧化硅层13的表面，利用常规技术手段依次刻蚀形成多个沟槽10，每一个沟槽10向下穿过第一氧化硅层13之后伸入N型外延层7内部，在完成沟槽10的刻蚀之后，在沟槽10的内部露出N型外延层7，在N型外延层7表面未进行刻蚀的位置残留有第一氧化硅层13，如图3所示。

步骤3，二次氧化处理，在N型外延层7以及第一氧化硅层13表面进行第二次氧化，在完成第二次氧化之后，在残留的第一氧化硅层13的上表面以及沟槽10的内壁上同时形成第二氧化硅层14，如图4所示。

步骤4，去除沟槽10底部的第二氧化硅层14，在沟槽10的底部露出N型外延层7，只在沟槽10的侧壁处残留第二氧化硅层14，如图5所示。

步骤5，形成沟槽下部P型区11，在沟槽10的下方进行高能离子注入形成沟槽下部P型区11，如图6所示。

步骤6，形成沟槽底部肖特基界面9，在沟槽10底部露出的N型外延层7的位置制作形成沟槽底部肖特基界面9，如图7所示。

步骤7，第一次填充多晶硅，在沟槽10内第一次进行多晶硅的填充，然后去除残留在N型外延层7上表面的第一氧化硅层13和第二氧化硅层14，并同时对沟槽10内进行刻蚀，将残留在沟槽10侧壁上部的第二氧化硅层14去除，残留在沟槽10侧壁下部的第二氧化硅层14即为上述的沟槽下部氧化硅层4，同时将第一次填充的多晶硅刻蚀到与沟槽下部氧化硅层4平齐的位置，刻蚀完成的多晶硅即为上述的沟槽下部多晶硅3，如图8所示。

步骤8，三次氧化处理，在N型外延层7以及沟槽10内进行第三次氧化处理，第三次氧化处理完成之后再N型外延层7以及沟槽10内形成第三氧化硅层15，如图9所示。

步骤9，第二次填充多晶硅，在沟槽10内第二次进行多晶硅的填充，然后去除残留在N型外延层7上表面的第三氧化硅层15，同时将第二次填充的多晶硅刻蚀到与沟槽10上沿平齐的位置，刻蚀完成的多晶硅即为上述的沟槽上部多晶硅1，残留在沟槽10中部和上部侧壁上的第三氧化硅层15即为上述的沟槽上部氧化硅层2，如图10所示。

步骤10，形成MOS结构，在N型外延层7的上部相邻两沟槽10之间形成上述的顶层P型区5、N+型区6以及金属层12，形成如图1所示的本沟槽式MOS芯片。

本申请的内置肖特基的沟槽式MOS芯片，其设计不局限于案例中的硅半导体材料，像碳化硅、氮化镓等材料同样适用。

以上所述，仅是本实用新型的较佳实施例而已，也并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。

Claims (6)

1.一种内置肖特基的沟槽式MOS芯片，包括衬底以及位于衬底上方的外延层，自外延层的上表面并排设置有若干沟槽（10），在外延层的顶部相邻两个沟槽（10）之间形成MOS结构，其特征在于：沟槽（10）内部通过绝缘层间隔分为上下两个腔室，在沟槽（10）下侧腔室的底面上设置有沟槽底部肖特基界面（9）；在外延层中设置有与外延层半导体类型相反的保护区。

2.根据权利要求1所述的内置肖特基的沟槽式MOS芯片，其特征在于：在所述的沟槽（10）的上下两个腔室中分别填充有沟槽上部多晶硅（1）和沟槽下部多晶硅（3）。

3.根据权利要求1或2所述的内置肖特基的沟槽式MOS芯片，其特征在于：在所述的沟槽（10）下部的侧壁上设置有沟槽下部氧化硅层（4）。

4.根据权利要求1所述的内置肖特基的沟槽式MOS芯片，其特征在于：所述的保护区位于每一个沟槽（10）的下部且与沟槽（10）间隔设置。

5.根据权利要求2所述的内置肖特基的沟槽式MOS芯片，其特征在于：所述的沟槽下部多晶硅（3）同时连接到MOS芯片的源极。

6.根据权利要求1所述的内置肖特基的沟槽式MOS芯片，其特征在于：所述的绝缘层为设置在沟槽（10）中部和上方侧壁上的沟槽上部氧化硅层（2）。