CN205900548U - 一种高效率碳化硅肖特基芯片 - Google Patents

Abstract

一种高效率碳化硅肖特基芯片，属于半导体器件制作领域。包括外延层（3），在外延层（3）上方设置有若干沟槽（5），其特征在于：在沟槽（5）的底部设置有与外延层（3）半导体类型相反的反型区，在沟槽（5）的侧壁以及外延层（3）的上表面形成肖特基界面（2），在肖特基界面（2）表面设置金属层（1）。在本高效率碳化硅肖特基芯片中，未设置氧化层，因此同时省略了对外延层的氧化步骤，所以未对相邻两沟槽之间的间距造成影响，使得肖特基芯片的导电面积不受影响，并且在沟槽的侧壁上同时形成肖特基界面，相比较现有技术的肖特基芯片，增加了导电面积，从而保证了本高效率碳化硅肖特基芯片导通时的正向压降，保证了芯片的整体性能。

Description

一种高效率碳化硅肖特基芯片

技术领域

一种高效率碳化硅肖特基芯片，属于半导体器件制作领域。

背景技术

现有技术的沟槽式肖特基芯片的制作工艺如下：首先在半导体材质的外延层表面刻蚀出若干沟槽，然后在外延层表面进行氧化处理氧化处理之后在外延层的上表面以及沟槽内表面生成氧化层。然后在外延层表面进行多晶硅的填充，填充完成之后将外延层表面的氧化硅绝缘层和多晶硅去除，然后通过现有技术的若干步骤在外延层表面形成肖特基界面，完成肖特基芯片的制作。

利用上述步骤制作而成的沟槽式肖特基芯片的结构如图8所示，在外延层3的上表面并列设置有多个沟槽5，在沟槽5的内侧壁形成氧化层8，在氧化层8内填充有多晶硅9，多晶硅9的上表面与沟槽5的上表面高度相同，在沟槽5以及外延层3的上表面上形成肖特基界面2。

在传统的沟槽式肖特基芯片中，肖特基芯片的耐压强度与沟槽内5的氧化层8的厚度成正比关系。因此为了提高肖特基芯片的耐压性能，需要在进行氧化处理时增加氧化层8的整体厚度，由于在形成氧化层8需要消耗外延层3本身的材料，因此如果氧化层8的体厚度增加，则减小了相邻两个沟槽5之间的距离，从而牺牲了有效地导电面积，使得芯片正向压降增大，影响了芯片的整体性能，为保证合适的正向压降要放大芯片的面积，从而导致了芯片体积的增加。如果需要兼顾芯片的整体体积以及正向压降，则需要减小沟槽内沟槽氧化层的厚度，导致肖特基芯片的耐压能力下降。

发明内容

本实用新型要解决的技术问题是：克服现有技术的不足，提供一种兼顾了芯片的耐压能力以及正向压降，同时不会导致芯片整体体积增加的高效率碳化硅肖特基芯片。

本实用新型解决其技术问题所采用的技术方案是：该高效率碳化硅肖特基芯片，包括外延层，在外延层上方设置有若干沟槽，其特征在于：在沟槽的底部设置有与外延层半导体类型相反的反型区，在沟槽的侧壁以及外延层的上表面形成肖特基界面，在肖特基界面表面设置金属层。

优选的，所述的沟槽的高度为0.5~10μm。

优选的，所述的沟槽的宽度为0.2~1μm。

优选的，相邻的所述的两沟槽之间的间距为1~10μm。

优选的，所述的外延层为碳化硅材质的N型半导体。

优选的，所述的反型区为P型区。

优选的，所述的P型区的厚度为0.2~0.5μm。

优选的，所述的P型区的掺杂浓度10¹⁷~10¹⁹。

与现有技术相比，本实用新型所具有的有益效果是：

在本高效率碳化硅肖特基芯片中，兼顾了芯片的耐压能力以及正向压降，提高了导电效率，同时不会导致芯片整体体积增加。

在本高效率碳化硅肖特基芯片中，未设置了现有技术中的氧化层，因此同时省略了对外延层的氧化步骤，所以未对相邻两沟槽之间的间距造成影响，使得肖特基芯片的导电面积不受影响，并且在沟槽的侧壁上同时形成肖特基界面，相比较现有技术的肖特基芯片，增加了导电面积，从而保证了本高效率碳化硅肖特基芯片导通时的正向压降，保证了芯片的整体性能。

通过在沟槽底部设置P型区，因此P型区与N型半导体的外延层之间形成PN结，通过在沟槽下方制作P型区，利用P型区的空乏作用来保护肖特基界面，因此当芯片接入反向电压时，PN结截止，使得沟槽的底部可以承受较大的反向电压，增强了肖特基芯片的反向耐压能力，提高了芯片性能。同时由于PN结具有导电调制的作用，大大增强承受正向浪涌电流的能力。

附图说明

图1为高效率碳化硅肖特基芯片结构示意图。

图2~7为高效率碳化硅肖特基芯片制作流程示意图。

图8为现有技术肖特基芯片结构示意图。

其中：1、金属层 2、肖特基界面 3、外延层 4、P型区 5、沟槽 6、第一氮化硅层 7、第二氮化硅层 8、氧化层 9、多晶硅。

具体实施方式

图1~7是本实用新型的最佳实施例，下面结合附图1~7对本实用新型做进一步说明。

如图1所示，一种高效率碳化硅肖特基芯片，包括外延层3，在外延层3的表面设置有多个沟槽5，在沟槽5的底部扩散形成P型区4。在沟槽5的侧壁以及外延层3的表面同时形成肖特基界面2，在肖特基界面2的上方以及沟槽5内部同时覆盖填充有金属层1。外延层3采用碳化硅材质的N型半导体。

在本高效率碳化硅肖特基芯片中，未设置了现有技术中的氧化层，因此同时省略了对外延层3的氧化步骤，所以未对相邻两沟槽5之间的间距造成影响，使得肖特基芯片的导电面积不受影响，并且在沟槽5的侧壁上同时形成肖特基界面2，相比较现有技术的肖特基芯片，增加了导电面积，从而保证了本高效率碳化硅肖特基芯片导通时的正向压降，保证了芯片的整体性能。

通过在沟槽5底部设置P型区4，因此P型区4与N型半导体的外延层3之间形成PN结，通过在沟槽5下方制作P型区4，利用P型区4的空乏作用来保护肖特基界面2，因此当芯片接入反向电压时，PN结截止，使得沟槽5的底部可以承受较大的反向电压，增强了肖特基芯片的反向耐压能力，提高了芯片性能。同时由于PN结具有导电调制的作用，大大增强承受正向浪涌电流的能力。

在本高效率碳化硅肖特基芯片中，沟槽5的高度为0.5~10μm，沟槽5的宽度为0.2~1μm，相邻两沟槽5之间的间距为1~10μm。P型区4的厚度为0.2~0.5μm，P型区4的掺杂浓度10¹⁷~10¹⁹。

如图2~7所示，制作如图1所示的高效率碳化硅肖特基芯片的制作方法，包括如下步骤：

步骤1，在外延层3上方利用现有技术进行氮化处理，生成一层氮化硅层-第一氮化硅层6，如图2所示。

步骤2，在第一氮化硅层6上表面按照预设计的位置进行刻蚀，刻蚀出若干沟槽5，如图3所示。

步骤3，在外延层3的上表面进行第二次氮化处理，进行第二次氮化处理之后，在沟槽5的内表面氮化形成第二氮化硅层7，在外延层3的上表面原有的第一氮化硅层6的上部同时生成第二氮化硅层7，如图4所示。

步骤4，在外延层3的上表面进行氮化硅层的刻蚀，刻蚀完成之后，外延层3的上部的第二氮化硅层7被刻蚀掉，仅剩第一氮化硅层6，沟槽5底部的第二氮化硅层7同时被刻蚀掉，在沟槽5的底部再次露出外延层3，在沟槽5的侧壁上残留第二氮化硅层7，然后在沟槽5底部注入硼并进行扩散，在沟槽5的底部生成P型区4，如图5所示。

步骤5，去除外延层3表面残留的第一氮化硅层6以及沟槽5侧壁上的第二氮化硅层7，将第一氮化硅层6和第二氮化硅层7去除之后，在沟槽5的侧壁以及外延层3的上表面再次露出外延层3的结构，如图6所示。

步骤6，在沟槽5的侧壁以及外延层3的上表面利用现有技术做出肖特基界面2，如图7所示。

步骤7，在沟槽5内填充并同时在外延层3上表面上方的肖特基界面2上设置导电金属，形成金属层1，支撑如图1所述的高效率碳化硅肖特基芯片。

以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。

Claims (8)

1.一种高效率碳化硅肖特基芯片，包括外延层（3），在外延层（3）上方设置有若干沟槽（5），其特征在于：在沟槽（5）的底部设置有与外延层（3）半导体类型相反的反型区，在沟槽（5）的侧壁以及外延层（3）的上表面形成肖特基界面（2），在肖特基界面（2）表面设置金属层（1）。

2.根据权利要求1所述的高效率碳化硅肖特基芯片，其特征在于：所述的沟槽（5）的高度为0.5~10μm。

3.根据权利要求1所述的高效率碳化硅肖特基芯片，其特征在于：所述的沟槽（5）的宽度为0.2~1μm。

4.根据权利要求1所述的高效率碳化硅肖特基芯片，其特征在于：相邻的所述的两沟槽（5）之间的间距为1~10μm。

5.根据权利要求1所述的高效率碳化硅肖特基芯片，其特征在于：所述的外延层（3）为碳化硅材质的N型半导体。

6.根据权利要求1所述的高效率碳化硅肖特基芯片，其特征在于：所述的反型区为P型区（4）。

7.根据权利要求6所述的高效率碳化硅肖特基芯片，其特征在于：所述的P型区（4）的厚度为0.2~0.5μm。

8.根据权利要求6所述的高效率碳化硅肖特基芯片，其特征在于：所述的P型区（4）的掺杂浓度10¹⁷~10¹⁹。