CN205900554U - 一种具备高正向浪涌能力的沟槽式肖特基芯片 - Google Patents
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Abstract
种具备高正向浪涌能力的沟槽式肖特基芯片，属于半导体器件制造领域。包括衬底和衬底上方的外延层，衬底与外延层的半导体类型相同，在外延层的表面设置有多个沟槽，沟槽的内部设置有氧化层并填充有多晶硅，其特征在于：在所述的外延层的表面间隔设置有多个与外延层半导体类型不同的反型区，在多晶硅（1）、反型区以及外延层的表面同时形成肖特基界面（3）。在本具备高正向浪涌能力的沟槽式肖特基芯片中，通过在沟槽之间设置反型区，在外延层的表面形成PN结，从而提高了抗浪涌电流能力。
Description
技术领域
一种具备高正向浪涌能力的沟槽式肖特基芯片，属于半导体器件制造领域。
背景技术
现有技术的沟槽式肖特基芯片的制造工艺如下：首先在半导体材质的外延层表面刻蚀出若干沟槽，然后在外延层表面进行氧化处理氧化处理之后在外延层的上表面以及沟槽内表面生成氧化层。然后在外延层表面进行多晶硅的填充，填充完成之后将外延层表面的氧化硅绝缘层和多晶硅去除，然后通过现有技术的若干步骤在外延层表面形成肖特基界面，完成肖特基芯片的制作。
传统的沟槽式肖特基芯片的结构如图4所示：在N+型衬底6上方为N-型外延层4，在N-型外延层4的上表面并列设置有多个沟槽，在沟槽的内侧壁形成氧化层2，在氧化层2内填充有多晶硅1，多晶硅1的上表面与沟槽的上表面高度相同，在沟槽以及N-型外延层4的上表面上形成肖特基界面3。
在传统的沟槽式肖特基芯片中，N-型外延层4上表面两沟槽之间的肖特基界面3起到导电界面的作用，同时由于肖特基芯片的耐压能力是由氧化层2的厚度实现的，由于在生成氧化层2时会消耗N-型外延层4本身的半导体材料，因此会减小相邻两个沟槽之间的距离，从而牺牲了有效地导电面积。传统的槽式肖特基在牺牲了芯片有效导电面积的同时正向浪涌能力也随之下降，所以当肖特基芯片上有正向大电流通过时，其压降很高并会产生大量热量，极易造成肖特基芯片的烧毁。
发明内容
本实用新型要解决的技术问题是：克服现有技术的不足，提供一种通过在沟槽之间设置反型区，在外延层的表面形成PN结，从而提高了抗浪涌电流能力的具备高正向浪涌能力的沟槽式肖特基芯片。
本实用新型解决其技术问题所采用的技术方案是：该具备高正向浪涌能力的沟槽式肖特基芯片，包括衬底和衬底上方的外延层，衬底与外延层的半导体类型相同，在外延层的表面设置有多个沟槽，沟槽的内部设置有氧化层并填充有多晶硅，其特征在于：在所述的外延层的表面间隔设置有多个与外延层半导体类型不同的反型区，在多晶硅、反型区以及外延层的表面同时形成肖特基界面。
优选的，所述的反型区间隔2~10个所述的沟槽设置。
优选的，所述的反型区的厚度为0.1~1μm。
优选的，所述的反型区的掺杂浓度为外延掺杂浓度的2~100倍。
优选的，所述的衬底和衬底上方的外延层分别为N+型衬底和N-型外延层，所述的反型区为P型区。
与现有技术相比，本实用新型所具有的有益效果是：
在本具备高正向浪涌能力的沟槽式肖特基芯片中，通过在沟槽之间间隔设置P型区，使得在本沟槽式肖特基芯片表面间隔形成多处PN结。当本沟槽式肖特基芯片正常工作时，由于流过的电流值较小，因此相对应的压降达不到PN结的开启电压，所以PN结不导通，电流经过P型区以外的肖特基界面通过。
当本沟槽式肖特基芯片受到正向浪涌电流时，由于浪涌电流的大小至少是常规电流大小的10倍，所以浪涌电流形成的压降达到了PN结的开启电压，PN结到通，此时PN结处的电阻瞬时减小，大量电流从PN结处流过从而使材料正向浪涌能力大大增强，功耗及温升大幅降低，从而实现高正向浪涌的能力。
附图说明
图1为具备高正向浪涌能力的沟槽式肖特基芯片结构示意图。
图2~3为具备高正向浪涌能力的沟槽式肖特基芯片制造流程示意图。
图4为现有技术沟槽式肖特基芯片结构示意图。
其中：1、多晶硅 2、氧化层 3、肖特基界面 4、N-型外延层 5、P型区 6、N+型衬底7、沟槽。
具体实施方式
图1~3是本实用新型的最佳实施例，下面结合附图1~3对本实用新型做进一步说明。
具备高正向浪涌能力的沟槽式肖特基芯片，包括N+型衬底6，在N+型衬底6的上方为N-型外延层4，在N-型外延层4的上表面并排设置有多个沟槽7。在沟槽7的内壁上形成氧化层2，在氧化层2的内部填充有多晶硅1。在每隔2~10个沟槽7之间的N-型外延层4的上表面设置有P型区5，P型区5与相对应的N-型外延层4之间形成PN结。在N-型外延层4、多晶硅1以及P型区5的上表面形成肖特基界面3。P型区5的厚度为0.1~1μm；P型区5的掺杂浓度为N-型外延层4掺杂浓度的2~100倍。
在传统的肖特基芯片中，其耐压能力是由氧化层2的厚度实现的，因此为提高其耐压能力而降氧化层2做厚虽然提高了耐压能力，但是同时减小了用于导电的肖特基界面3的面积，因此其正向防浪涌的能力随之下降。在本具备高正向浪涌能力的沟槽式肖特基芯片中（以下简称沟槽式肖特基芯片），通过在沟槽7之间间隔设置P型区5，使得在本沟槽式肖特基芯片表面间隔形成多处PN结。当本沟槽式肖特基芯片正常工作时，由于流过的电流值较小，因此相对应的压降达不到PN结的开启电压，所以PN结不导通，电流经过P型区5以外的肖特基界面3通过。
当本沟槽式肖特基芯片受到正向浪涌电流时，由于浪涌电流的大小至少是常规电流大小的10倍，所以浪涌电流形成的压降达到了PN结的开启电压，PN结到通，此时PN结处的电阻瞬时减小，大量电流从PN结处流过从而使材料正向浪涌能力大大增强，功耗及温升大幅降低，从而实现高正向浪涌的能力。
如图2~3所示，制成上述具备高正向浪涌能力的沟槽式肖特基芯片，其具体步骤为：
步骤1，在N-型外延层4的表面间隔形成若干P型区5，如图2所示。
步骤2，以P型区5的外侧为起点形成若干沟槽7，并使的相邻两个P型区5之间的沟槽7的数量为2~10个，如图3所示。
步骤3，利用现有工艺在沟槽7内依次形成氧化层2并填充多晶硅1，然后在多晶硅1、N-型外延层4以及P型区5的上方形成肖特基界面3，形成如图1所示的具备高正向浪涌能力的沟槽式肖特基芯片。
以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。
Claims (5)
1.一种具备高正向浪涌能力的沟槽式肖特基芯片，包括衬底和衬底上方的外延层，衬底与外延层的半导体类型相同，在外延层的表面设置有多个沟槽，沟槽的内部设置有氧化层并填充有多晶硅，其特征在于：在所述的外延层的表面间隔设置有多个与外延层半导体类型不同的反型区，在多晶硅（1）、反型区以及外延层的表面同时形成肖特基界面（3）。
2.根据权利要求1所述的具备高正向浪涌能力的沟槽式肖特基芯片，其特征在于：所述的反型区间隔2~10个所述的沟槽（7）设置。
3.根据权利要求1所述的具备高正向浪涌能力的沟槽式肖特基芯片，其特征在于：所述的反型区的厚度为0.1~1μm。
4.根据权利要求1所述的具备高正向浪涌能力的沟槽式肖特基芯片，其特征在于：所述的反型区的掺杂浓度为外延掺杂浓度的2~100倍。
5.根据权利要求1所述的具备高正向浪涌能力的沟槽式肖特基芯片，其特征在于：所述的衬底和衬底上方的外延层分别为N+型衬底（6）和N-型外延层（4），所述的反型区为P型区（5）。
Priority Applications (1)
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|---|---|---|---|
| CN201620872249.6U CN205900554U (zh) | 2016-08-12 | 2016-08-12 | 一种具备高正向浪涌能力的沟槽式肖特基芯片 |
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Publications (1)
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Family
ID=57780636
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| CN201620872249.6U Active CN205900554U (zh) | 2016-08-12 | 2016-08-12 | 一种具备高正向浪涌能力的沟槽式肖特基芯片 |
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| CN (1) | CN205900554U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020151475A1 (zh) * | 2019-01-21 | 2020-07-30 | 厦门市三安集成电路有限公司 | 一种碳化硅沟槽肖特基二极管器件及其制备方法 |
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2016
- 2016-08-12 CN CN201620872249.6U patent/CN205900554U/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2020151475A1 (zh) * | 2019-01-21 | 2020-07-30 | 厦门市三安集成电路有限公司 | 一种碳化硅沟槽肖特基二极管器件及其制备方法 |
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