WO2020151475A1 - 一种碳化硅沟槽肖特基二极管器件及其制备方法 - Google Patents

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trench
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sic epitaxial
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刘胜北
蔡文必
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厦门市三安集成电路有限公司
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention belongs to the manufacturing process of semiconductor devices, and particularly relates to a silicon carbide trench Schottky diode device and a manufacturing method thereof.
  • SiC Silicon carbide
  • SiC Schottky diodes Since its commercialization in 2001, SiC Schottky diodes have been widely used in the market. Si C Schottky diodes from many manufacturers have been updated and iterated many times.
  • the mainstream SiC Schott diode structure on the market is the JBS/MPS structure.
  • this structure introduces regular P-type regions on the surface of the N-type SiC epitaxial layer by ion implantation.
  • the PN junction is used to shield the electric field intensity of the Schottky surface when the device is working in the reverse direction, thereby reducing the reverse leakage current.
  • the P+ area is a non-conductive area when working in the forward direction, and the presence of the natural depletion layer of the PN junction, it will greatly increase the on-resistance of the device and reduce the forward characteristics of the device.
  • the traditional silicon-based Schottky diode In order to reduce the influence of the natural depletion layer introduced in the P+ region, the traditional silicon-based Schottky diode generally adopts a trench gate Schottky diode (TMBS) structure, as shown in FIG. 2.
  • TMBS trench gate Schottky diode
  • the reverse leakage current of the device can be reduced by adjusting the trench depth and pitch.
  • the forward conduction current density is significantly higher due to the lack of the P+ depletion layer.
  • JBS/MPS structure In the traditional JBS/MPS structure.
  • the surge performance is regarded as an important characteristic of the silicon carbide Schottky diode.
  • the traditional SiC JBS/MPS structure When the device is impacted by a surge current, the conductance modulation effect can be introduced through PiN to resist the surge current.
  • the conductance modulation effect cannot improve the surge current resistance capability
  • the purpose of the present invention is to overcome the shortcomings of the prior art and provide a silicon carbide trench Schottky diode device and a preparation method thereof, which can improve the forward current density of the device and the surge capability
  • a silicon carbide trench Schottky diode device including from bottom to top: a cathode electrode, a substrate layer, an N-type SiC epitaxial layer, a trench, a dielectric layer, a conductive layer and an anode electrode, and a plurality of trenches Located on the top of the N-type SiC epitaxial layer, the dielectric layer and the conductive layer are sequentially filled in the trench, and it also includes a P-type region, which is embedded between part of the trenches and is located at the connection between the N-type SiC epitaxial layer and the anode electrode Place.
  • the P-type regions are embedded in a regular array.
  • the upper boundary of the P-type region protrudes above the trench and is connected to the anode electrode, and the lower boundary is located on or on the top of the trench.
  • the dielectric layer extends upward from the lower boundary of the P-type region to the side boundary of the P-type region.
  • the P-type region is located in the N-type SiC epitaxial layer, and the upper boundary of the P-type region is connected to the anode electrode.
  • the upper boundary of the P-type region protrudes above the trench and is connected to the anode electrode, and the lower boundary of the P-type region is located in the N-type SiC epitaxial layer.
  • the pitch of the trenches embedded in the P-type region is the same as or different from the pitch of the trenches not embedded in the P-type region.
  • the doping element of the P-type region is formed by B, Al or B/A1 co-doping, and the doping concentration of the P-type region ranges from 1 E14 cm to 5E21 cm ⁇ 3 .
  • the P-type region is formed by ion implantation or epitaxial growth.
  • the material of the dielectric layer is one or a combination of SiO 2 , Al 2 O 3 , AlN, and SiN
  • the material of the conductive layer is one or more of metal, metal silicide, and polysilicon. kind of combination.
  • the doping of polysilicon may be N-type, P-type or intrinsic.
  • a manufacturing method of a silicon carbide trench Schottky diode device includes the following steps: N-type SiC epitaxial layer Laminated on the substrate layer, forming a P-type region, forming a trench, forming a dielectric layer and a conductive layer, forming a cathode electrode and an anode electrode.
  • Step 1 Laminating the N-type SiC epitaxial layer on the substrate layer
  • Step two forming a P-type region: grow an ion implantation mask layer on the N-type SiC epitaxial layer, etch the ion implantation mask layer after photolithography to form an ion implantation region window, ion implantation forms a P-type region, and remove ions After the mask area is implanted, the implanted ions are activated at a high temperature;
  • Step three forming a trench: growing an etching mask layer, opening a plurality of trench etching windows on the mask layer after photolithography, etching the mask layer, and etching the N-type SiC epitaxial layer to form a trench , Remove the etching mask layer;
  • Step four forming a dielectric layer and a conductive layer: growing a dielectric layer on the bottom and sidewalls of the trench, growing a conductive layer on the dielectric layer, and filling the trench with the conductive layer;
  • Step five forming an anode electrode and a cathode electrode: grow an ohmic contact metal on the bottom of the substrate to form a cathode electrode; grow Schottky metal on the top of the N-type SiC epitaxial layer to form an anode electrode.
  • a method for manufacturing a silicon carbide trench Schottky diode device includes the following steps: laminating an N-type SiC epitaxial layer on a substrate layer forming a trench forming a P-type region forming a dielectric layer and a conductive layer forming Cathode electrode and anode electrode.
  • Step 1 Laminating the N-type SiC epitaxial layer on the substrate layer
  • Step two forming a trench: growing an etching mask layer, opening a plurality of trench etching windows on the mask layer after photolithography, etching the mask layer, and etching the N-type SiC epitaxial layer to form a trench , Remove the etching mask layer;
  • Step three forming a P-type region: growing an ion implantation mask layer on the N-type SiC epitaxial layer, etching the ion implantation mask layer after photolithography to form an ion implantation region window, ion implantation forming a P-type region, and removing ions After the mask area is implanted, the implanted ions are activated at a high temperature;
  • Step four forming a dielectric layer and a conductive layer: growing a dielectric layer on the bottom and sidewalls of the trench, growing a conductive layer on the dielectric layer, and filling the trench with the conductive layer;
  • Step five forming an anode electrode and a cathode electrode: grow an ohmic contact metal on the bottom of the substrate to form a cathode electrode; grow a Schottky metal on the top of the N-type SiC epitaxial layer to form an anode electrode.
  • a manufacturing method of a silicon carbide trench Schottky diode device includes the following steps: N-type SiC epitaxial layer An epitaxial growth P-type layer is laminated on the substrate layer, a P-type region is formed, a trench is formed, a dielectric layer and a conductive layer are formed, and a cathode electrode and an anode electrode are formed.
  • a method for manufacturing a silicon carbide trench Schottky diode device includes the following steps:
  • Step 1 Laminating the N-type SiC epitaxial layer on the substrate layer
  • Step two epitaxially grow a P-type layer: grow a P-type layer on the N-type SiC epitaxial layer by epitaxial growth;
  • Step three form a P-type region: etch SiC to N-type SiC after photolithography On the epitaxial layer, a P-type region is formed;
  • Step four forming a trench: growing an etching mask layer, opening a plurality of trench etching windows on the mask layer after photolithography, etching the mask layer, and etching the N-type SiC epitaxial layer to form a trench , Remove the etching mask layer;
  • Step five forming a dielectric layer and a conductive layer: growing a dielectric layer on the bottom and sidewalls of the trench, growing a conductive layer on the dielectric layer, and filling the trench with the conductive layer;
  • Step 6 forming an anode electrode and a cathode electrode: growing an ohmic contact metal on the bottom of the substrate to form a cathode electrode; growing a Schottky metal on the top of the N-type SiC epitaxial layer to form an anode electrode.
  • a P-type region is introduced to form a PN junction diode structure.
  • the P junction can be turned on to reduce Forward voltage drop, so that the device has higher anti-surge current capability, so as to meet the requirements of the circuit system;
  • FIG. 1 is a schematic cross-sectional structure diagram of an existing JBS/MPS
  • FIG. 2 is a schematic cross-sectional structure diagram of a conventional trench Schottky diode
  • FIG. 3 is a schematic cross-sectional structure diagram of Embodiment 1 of the present invention.
  • FIG. 4 is a schematic cross-sectional structure diagram of the second embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional structure diagram of the third embodiment of the present invention.
  • FIG. 6 is a schematic cross-sectional structure diagram of the fourth embodiment of the present invention.
  • FIG. 7 is a schematic cross-sectional structure diagram of the fifth embodiment of the present invention.
  • FIG. 8 is a schematic cross-sectional structure diagram of a sixth embodiment of the present invention.
  • the present invention discloses a silicon carbide trench Schottky diode device, which includes from bottom to top: cathode electrode 1, substrate layer 2, N-type SiC epitaxial layer 3, trench 4, dielectric layer 5, conductive layer 6, and The anode electrode 7, a plurality of trenches 4 are located on the top of the N-type SiC epitaxial layer 3.
  • the dielectric layer 5 and the conductive layer 6 are sequentially filled in the trench 4, and also include a P-type region 8, which is embedded in part
  • the trenches 4 are located at the junction of the N-type SiC epitaxial layer 3 and the anode electrode 7, and the P-type region 8 and the N-type SiC epitaxial layer 3 form a PN junction diode structure in the vertical direction.
  • the device by embedding a P-type region 8 between part of the trenches 4, the device has a higher surge current resistance capability, so as to meet the requirements of the circuit system.
  • the P-type regions 8 are embedded in a regular array.
  • a P-type region 8 is formed at every interval of two trenches 4.
  • it can also be designed as required, for example, every interval Three trenches 4 or four trenches 4 or more. Two trenches 4 can be separated to form a P-type region 8 and then three trenches 4 can be separated to form a P-type region 8.
  • the P-type regions 8 are regular It is sufficient to embed in a regular array, and there is no limit to the embedding method of a regular array. I won't repeat them here.
  • the pitch of the trench 4 embedded in the P-type region 8 is the same or different from the pitch of the trench 4 not embedded in the P-type region 8.
  • the pitch of the trench 4 refers to two adjacent trenches. The distance between 4. In this way, the Schottky contact area can be adjusted according to the actual situation, thereby optimizing the structural design of the device, so that the device has a lower forward specific on-resistance.
  • the doping element of the P-type region 8 is formed by B, A1 or B/A1 co-doping, and the doping concentration of the P-type region 8 ranges from 1E14 cm _ 3 to 5E21 cm _ 3 .
  • the doping of the P-type region 8 can be adjusted according to the actual situation, so that the performance of the PN junction diode can reach the best state.
  • the P-type region 8 is formed by ion implantation or epitaxial growth.
  • the top-view shape of the P-type region 8 is square, circular, hexagonal or octagonal.
  • a buffer layer is further included, and the buffer layer is located between the substrate layer 2 and the N-type SiC epitaxial layer 3, so that this structure is suitable for different devices.
  • the material of the dielectric layer is one or a combination of SiO 2 , Al 2 O 3 , AlN, and SiN.
  • the material of the conductive layer is one or a combination of metal, metal silicide, and polysilicon.
  • the doping of polysilicon may be N-type, P-type or intrinsic. Adjusting the doping of polysilicon can change the work function of the conductive layer, thereby adjusting the pinch-off performance of the MOS structure.
  • Embodiment One is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068] is a liquid crystal [0068]
  • a silicon carbide trench Schottky diode device includes from bottom to top: a cathode electrode 1, a substrate layer 2, an N-type SiC epitaxial layer 3, a trench 4, a dielectric layer 5, and a conductive layer.
  • the layer 6 and the anode electrode 7, a plurality of trenches 4 are located on the top of the N-type SiC epitaxial layer 3, the dielectric layer 5 and the conductive layer 6 are sequentially filled in the trench 4, and also include a P-type region 8, the P-type region 8 Embedded between part of the trenches 4, at the junction of the N-type SiC epitaxial layer 3 and the anode electrode 7, the P-type region 8 is located in the N-type SiC epitaxial layer 3, and the upper boundary 81 of the P-type region 8 and the anode electrode 7 Connected, the side boundary 83 of the P-type region 8 borders the side wall 43 of the trench 4, and the side boundary 83 is a boundary parallel to the side wall 43 of the trench 4.
  • This embodiment is prepared by the following method and includes the following steps:
  • Step 1 stacking the N-type SiC epitaxial layer 3 on the substrate layer 2;
  • Step two forming the P-type region 8: grow an ion implantation mask layer on the N-type SiC epitaxial layer 3. After photolithography, the ion implantation mask layer is etched to form an ion implantation region window, and ion implantation forms the P-type region 8. , Remove the ion implantation mask High-temperature activation of implanted ions after the membrane area;
  • Step three forming trench 4: grow an etching mask layer, open a plurality of trench etching windows on the mask layer after photolithography, etch the mask layer, and etch the N-type SiC epitaxial layer 3 to form Trench 4, removing the etching mask layer;
  • Step four forming a dielectric layer 5 and a conductive layer 6: a dielectric layer 5 is grown on the bottom 42 and sidewalls 43 of the trench 4, a conductive layer 6 is grown on the dielectric layer 5, and the conductive layer 6 fills the trench 4 ;
  • Step 5 forming anode electrode 7 and cathode electrode 1: grow ohmic contact metal on the bottom of substrate 2 to form cathode electrode 1; grow Schottky metal on top of N-type SiC epitaxial layer 3 to form anode electrode 7.
  • the upper boundary 81 of the P-type region 8 protrudes above the trench 4 and is connected to the anode electrode 7, and the lower boundary 82 is located at or on the top 41 of the trench 4.
  • This structure enables the P-type region 8 to be directly formed by epitaxial growth, avoiding material damage caused by ion implantation and activation processes, and also simplifies the process.
  • the dielectric layer 5 extends upward from the lower boundary 82 of the P-type region 8 to the side boundary of the P-type region, and may extend to the upper boundary 81 of the P-type region 8, and may not extend
  • the upper boundary 81 to the P-type area 8 is set according to actual needs.
  • the anode electrode 7 can be prevented from being connected to the N-type SiC epitaxial layer 3, and the P-type region 8 and the N-type SiC epitaxial layer 3 can be prevented from being short-circuited, and the PN junction cannot be opened during forward operation.
  • This embodiment is prepared by the following method and includes the following steps:
  • Step 1 stacking the N-type SiC epitaxial layer 3 on the substrate layer 2;
  • Step two epitaxial growth of the P-type layer: the P-type layer is laminated and grown on the N-type SiC epitaxial layer 3 by epitaxial growth
  • Step three forming a P-type region 8: etch SiC onto the N-type SiC epitaxial layer 3 after photolithography to form a P-type region 8;
  • Step four forming trench 4: grow an etching mask layer, open a plurality of trenches 4 etching windows on the mask layer after photolithography, etch the mask layer, and etch the N-type SiC epitaxial layer 3 A trench 4 is formed, and the etching mask layer is removed;
  • Step 5 forming a dielectric layer 5 and a conductive layer 6: a dielectric layer 5 is grown on the bottom 42 and sidewalls 43 of the trench 4, a conductive layer 6 is grown on the dielectric layer 5, and the conductive layer 6 fills the trench 4 ;
  • Step 6 forming anode electrode 7 and cathode electrode 1: growing ohmic contact metal on the bottom of substrate 2 to form cathode electrode 1; growing Schottky metal on top of N-type SiC epitaxial layer 3 to form anode electrode 7.
  • Embodiment Three As shown in FIG. 5, the difference from the first embodiment is that: the side boundary 83 of the P-type region 8 does not border the side wall 43 of the trench 4.
  • the preparation method is the same.
  • the upper boundary 81 of the P-type region 8 protrudes above the trench 4 and is connected to the anode electrode 7, and the lower boundary 82 of the P-type region 8 is located at Inside the N-type SiC epitaxial layer 3.
  • a trench bottom P-type region 9 is formed on the bottom 42 of the trench 4.
  • the P-type region 9 at the bottom of the trench can play a shielding role, reduce the electric field intensity at the bottom 42 of the trench 4, and prevent the destructive breakdown of the dielectric layer 5 when the device works in reverse.
  • an internal P-type region 10 is formed inside the N-type SiC epitaxial layer.
  • the inner P-type region 10 can play a shielding role, reduce the electric field strength at the bottom 42 of the trench 4, and prevent the destructive breakdown of the dielectric layer 5 when the device is working in reverse; it can also work with the N-type SiC epitaxial layer 3.
  • a super junction structure is formed to reduce the specific on-resistance of the device.
  • This embodiment is prepared by the following method and includes the following steps:
  • Step 1 stacking the N-type SiC epitaxial layer 3 on the substrate layer 2;
  • Step two forming an inner P-type region 10: growing an ion implantation mask layer, etching the ion implantation mask layer after photolithography, ion implantation, forming an inner P-type region 10;
  • Step three secondary epitaxial growth: continue epitaxial growth on the N-type epitaxial layer 3, increase the thickness of the N-type SiC epitaxial layer 3, and at the same time activate the ions implanted in step two;
  • Step four forming trench 4: Growing an etching mask layer, opening a plurality of trench etching windows on the mask layer after photolithography, etching the mask layer, and etching the N-type SiC epitaxial layer 3 to form Trench 4, removing the etching mask layer;
  • Step 5 forming the P-type region 8: Growing an ion implantation mask layer on the N-type SiC epitaxial layer 3. After photolithography, the ion implantation mask layer is etched to form the ion implantation region window, and the ion implantation forms the P-type region 8. , After removing the ion implantation mask area, the implanted ions are activated at high temperature;
  • Step 6 forming a dielectric layer 5 and a conductive layer 6: a dielectric layer 5 is grown on the bottom 42 and sidewalls 43 of the trench 4, a conductive layer 6 is grown on the dielectric layer 5, and the conductive layer 6 fills the trench 4 ;
  • Step 7 forming the anode electrode 7 and the cathode electrode 1: an ohmic contact metal is grown on the bottom of the substrate 2 to form Cathode electrode 1; On top of N-type SiC epitaxial layer 3, Schottky metal is grown to form anode electrode 7.

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Abstract

本发明公开了一种碳化硅沟槽肖特基二极管器件，由下至上包括：阴极电极、衬底层、N型SiC外延层、沟槽、介质层、导电层及阳极电极，复数个的沟槽位于N型SiC外延层的顶部，介质层和导电层依次填充在沟槽内，还包括P型区，该P型区嵌入于部分沟槽之间并位于N型SiC外延层与阳极电极的连接处。本发明既可以提高器件的正向导通电流密度，又可以提高浪涌能力。

Description

一种碳化硅沟槽肖特基二极管器件及其制备方法 技术领域
[0001] 本发明属于半导体器件制作工艺， 特别涉及一种碳化硅沟槽肖特基二极管器件 及其制备方法。
背景技术
[0002] 碳化硅 （SiC） 由于具有高禁带宽度、 高热导率、 高临界击穿电场强度、 高电 子迀移率等一系列优异的材料性能， 满足了未来电力电子器件在高温、 高频、 大功率以及抗恶劣环境等方面的要求， 其产业化进程备受瞩目。 自从 2001年开 始商业化以来， SiC肖特基二极管在市场上已经得到了广泛应用， 多家厂商的 Si C肖特基二极管已经更新迭代了多次。
[0003] 现阶段， 市场上主流的 SiC肖特二极管结构为 JBS/MPS结构， 如图 1所示， 这种 结构通过离子注入的方式在 N型 SiC外延层表面引入规律性的 P型区。 通过调制 P 型区的间距， 使得器件在反向工作时， 由 PN结来屏蔽肖特基表面的电场强度， 从而降低反向漏电流。 然而， 由于 P+区域为正向工作时为不导电区域， 加上 PN 结自然耗尽层的存在， 会极大的升高了器件的导通电阻， 降低器件的正向特性
[0004] 为了降低 P+区域引入的自然耗尽层的影响， 传统的硅基肖特基二极管一般采用 沟槽栅肖特基二极管 （TMBS） 结构， 如图 2所示。 这种器件反向工作时可以通过 沟槽深度与间距的调节控制降低器件的反向漏电流， 而正向工作时， 由于具有 不具备 P+耗尽层的影响， 正向导通电流密度具有明显高于传统 JBS/MPS结构。
[0005] 然而， 在实际电路工作过程中， 由于存在一系列的干扰及震荡冲击， 浪涌性能 被视为碳化硅肖特基二极管的一项重要特性。 为了提升抗浪涌特性， 传统的 SiC JBS/MPS结构。 当器件受到浪涌电流冲击时， 可以通过 PiN开启引入电导调制效 应来抗浪涌电流的作用。 而对于 TMBS结构， 由于没有 P型注入区不能通过电导调 制效应提高抗浪涌电流能力
[0006] 因此， 本发明人对此做进一步研究， 研发出一种具有抗浪涌电流能力的碳化硅 沟槽肖特基二极管器件及其制备方法， 本案由此产生。
发明概述
技术问题
问题的解决方案
技术解决方案
[0007] 本发明的目的在于克服现有技术之不足， 提供一种碳化硅沟槽肖特基二极管器 件及其制备方法， 既可以提高器件的正向导通电流密度， 又可以提高浪涌能力
[0008] 本发明解决其技术问题所采用的技术方案是：
[0009] 一种碳化硅沟槽肖特基二极管器件， 由下至上包括： 阴极电极、 衬底层、 N型 S iC外延层、 沟槽、 介质层、 导电层及阳极电极， 复数个的沟槽位于 N型 SiC外延 层的顶部， 介质层和导电层依次填充在沟槽内， 还包括 P型区， 该 P型区嵌入于 部分沟槽之间并位于 N型 SiC外延层与阳极电极的连接处。
[0010] 优选的， P型区呈规律性阵列嵌入。
[0011] 优选的， P型区的上边界突出于沟槽之上并与阳极电极相连， 下边界位于沟槽 顶部或之上。
[0012] 优选的， 介质层从 P型区的下边界向上延伸至 P型区的侧边界。
[0013] 优选的， P型区位于 N型 SiC外延层内， 并且 P型区的上边界与阳极电极相连。
[0014] 优选的， P型区的上边界突出于沟槽之上并与阳极电极相连， P型区的下边界位 于 N型 SiC外延层内。
[0015] 优选的， 嵌入 P型区的沟槽间距与未嵌入 P型区的沟槽间距相同或不同。
[0016] 优选的， P型区掺杂元素为 B、 A1或 B/A1共掺杂形成， P型区的掺杂浓度范围为 1 E14cm 至 5E21cm -3。
[0017] 优选的， P型区的形成方式为离子注入或外延生长。
[0018] 优选的， 介质层的材料为 SiO 2、 A1 20 3、 A1N、 SiN中的一种或几种的组合， 导电层的材料为金属、 金属硅化物、 多晶硅中的一种或几种的组合。
[0019] 优选的， 多晶硅的掺杂可以为 N型、 P型或本征。
[0020] 一种碳化硅沟槽肖特基二极管器件的制备方法， 包括以下步骤： N型 SiC外延层 层叠在衬底层上一形成 P型区一形成沟槽一形成介质层和导电层一形成阴极电极 和阳极电极。
[0021] 具体的， 包括以下步骤：
[0022] 步骤一， 将 N型 SiC外延层层叠在衬底层上；
[0023] 步骤二， 形成 P型区： 在 N型 SiC外延层上生长离子注入掩膜层， 光刻后刻蚀离 子注入掩膜层形成离子注入区窗口， 离子注入形成 P型区， 去除离子注入掩膜区 后高温激活注入离子；
[0024] 步骤三， 形成沟槽： 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个沟槽刻蚀 窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层形成沟槽， 去除刻蚀掩膜层；
[0025] 步骤四， 形成介质层和导电层： 在沟槽底部和侧壁生长一层介质层， 在介质层 上生长导电层， 导电层填满沟槽；
[0026] 步骤五， 形成阳极电极和阴极电极： 在衬底的底部生长欧姆接触金属形成阴极 电极； N型 SiC外延层的顶部生长肖特基金属形成阳极电极。
[0027] 一种碳化硅沟槽肖特基二极管器件的制备方法， 包括以下步骤： N型 SiC外延层 层叠在衬底层上一形成沟槽一形成 P型区一形成介质层和导电层一形成阴极电极 和阳极电极。
[0028] 具体的， 包括以下步骤：
[0029] 步骤一， 将 N型 SiC外延层层叠在衬底层上；
[0030] 步骤二， 形成沟槽： 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个沟槽刻蚀 窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层形成沟槽， 去除刻蚀掩膜层；
[0031] 步骤三， 形成 P型区： 在 N型 SiC外延层上生长离子注入掩膜层， 光刻后刻蚀离 子注入掩膜层形成离子注入区窗口， 离子注入形成 P型区， 去除离子注入掩膜区 后高温激活注入离子；
[0032] 步骤四， 形成介质层和导电层： 在沟槽底部和侧壁生长一层介质层， 在介质层 上生长导电层， 导电层填满沟槽；
[0033] 步骤五， 形成阳极电极和阴极电极： 在衬底的底部生长欧姆接触金属形成阴极 电极； N型 SiC外延层的顶部生长肖特基金属形成阳极电极。
[0034] 一种碳化硅沟槽肖特基二极管器件的制备方法， 包括以下步骤： N型 SiC外延层 层叠在衬底层上一外延生长 P型层一形成 P型区一形成沟槽一形成介质层和导电 层一形成阴极电极和阳极电极。
[0035] 一种碳化硅沟槽肖特基二极管器件的制备方法， 包括以下步骤：
[0036] 步骤一， 将 N型 SiC外延层层叠在衬底层上；
[0037] 步骤二， 外延生长 P型层： 通过外延生长将 P型层层叠生长在 N型 SiC外延层上； [0038] 步骤三， 形成 P型区： 光刻后刻蚀 SiC至 N型 SiC外延层上， 形成 P型区；
[0039] 步骤四， 形成沟槽： 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个沟槽刻蚀 窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层形成沟槽， 去除刻蚀掩膜层；
[0040] 步骤五， 形成介质层和导电层： 在沟槽底部和侧壁生长一层介质层， 在介质层 上生长导电层， 导电层填满沟槽；
[0041] 步骤六， 形成阳极电极和阴极电极： 在衬底的底部生长欧姆接触金属形成阴极 电极； N型 SiC外延层的顶部生长肖特基金属形成阳极电极。
发明的有益效果
有益效果
[0042] 本发明的有益效果是：
[0043] 1. 相比于传统的沟槽肖特基二极管结构， 通过引入 P型区， 形成 PN结二极管结 构， 当器件正向工作受到浪涌电流冲击时， 可以通过 P结的开启， 降低正向压降 ， 从而使得器件具有更高的抗浪涌电流能力， 从而可以满足电路系统使用的要 求；
[0044] 2. 相比于传统的 JBS/MPS结构， 由于沟槽结构对于肖特基结与 PN结的隔离屏蔽 作用， 降低了 PN结自然耗尽层对于器件正向特性的影响， 使得器件具有了更低 比导通电阻； 并且嵌入的 PN结二极管更容易开启， 使得器件具有更高的抗浪涌 电流能力。
对附图的简要说明
附图说明
[0045] 图 1是现有 JBS/MPS的剖面结构示意图；
[0046] 图 2是现有沟槽肖特基二极管的剖面结构示意图；
[0047] 图 3是本发明实施例一的剖面结构示意图； [0048] 图 4是本发明实施例二的剖面结构示意图
[0049] 图 5是本发明实施例三的剖面结构示意图
[0050] 图 6是本发明实施例四的剖面结构示意图
[0051] 图 7是本发明实施例五的剖面结构示意图
[0052] 图 8是本发明实施例六的剖面结构示意图。
[0053] 标号说明
[0054] 阴极电极 1 衬底层 2 N型 SiC外延层 3 沟槽 4
[0055] 顶部 41 底部 42 侧壁 43
介质层 5
[0056] 导电层 6 阳极电极 7 P型区 8
上边界 81
[0057] 下边界 82 侧边界 83 沟槽底部 P型区 9
内部 P型区 10。
发明实施例
本发明的实施方式
[0058] 下面结合附图和实施例对本发明作进一步详细说明。 本发明所揭示的是一种碳 化硅沟槽肖特基二极管器件， 由下至上包括： 阴极电极 1、 衬底层 2、 N型 SiC外 延层 3、 沟槽 4、 介质层 5、 导电层 6及阳极电极 7， 复数个的沟槽 4位于 N型 SiC外 延层 3的顶部， 介质层 5和导电层 6依次填充在沟槽 4内， 还包括 P型区 8, 该 P型区 8嵌入于部分沟槽 4之间， 位于 N型 SiC外延层 3与阳极电极 7的连接处， 在垂直方 向上该 P型区 8与 N型 SiC外延层 3形成 PN结二极管结构。 本发明是通过在部分沟槽 4之间嵌入一个 P型区 8, 使得器件具有更高的抗浪涌电流能力， 从而可以满足电 路系统使用的要求。
[0059] 优选的， P型区 8呈规律性阵列嵌入， 在本实施例中， 是每间隔两个沟槽 4形成 一个 P型区 8, 当然也可以根据需要进行设计， 例如， 可以每间隔三个沟槽 4或者 四个沟槽 4或者更多， 还可以间隔两个沟槽 4形成一个 P型区 8后再间隔三个沟槽 4 形成一个 P型区 8, P型区 8呈规律性阵列嵌入即可， 规律性阵列嵌入方式不限， 在此不予赘述。
[0060] 优选的， 嵌入 P型区 8的沟槽 4间距与未嵌入 P型区 8的沟槽 4间距相同或不同， 在 本实施例中， 沟槽 4间距是指相邻两个沟槽 4之间的距离。 这样就可以根据实际 情况调节肖特基接触区域， 从而优化器件结构结构设计， 使得器件具有更低正 向比导通电阻。
[0061] 优选的， P型区 8掺杂元素为 B、 A1或 B/A1共掺杂形成， P型区 8的掺杂浓度范围 为 lE14cm _3至 5E21cm _3。 这样可以根据实际情况调节 P型区 8的掺杂， 从而使得 PN结二极管的性能达到最佳状态。
[0062] 优选的， P型区 8的形成方式为离子注入或外延生长。
[0063] 优选的， P型区 8的俯视形状为方形、 圆形、 六边形或八边形。
[0064] 优选的， 还包括缓冲层， 缓冲层位于衬底层 2和 N型 SiC外延层 3之间， 使得此结 构适用于不同的器件。
[0065] 优选的， 介质层的材料为 SiO 2、 A1 20 3、 A1N、 SiN中的一种或几种的组合。
[0066] 优选的， 导电层的材料为金属、 金属硅化物、 多晶硅中的一种或几种的组合。
[0067] 优选的， 多晶硅的掺杂可以为 N型、 P型或本征。 调节多晶硅的掺杂可以改变导 电层的功函数， 从而调节 M0S结构的夹断性能。
[0068] 实施例一：
[0069] 如图 3所示， 一种碳化硅沟槽肖特基二极管器件， 由下至上包括： 阴极电极 1、 衬底层 2、 N型 SiC外延层 3、 沟槽 4、 介质层 5、 导电层 6及阳极电极 7， 复数个的 沟槽 4位于 N型 SiC外延层 3的顶部， 介质层 5和导电层 6依次填充在沟槽 4内， 还包 括 P型区 8, 该 P型区 8嵌入于部分沟槽 4之间， 位于 N型 SiC外延层 3与阳极电极 7的 连接处， P型区 8位于 N型 SiC外延层 3内， 并且 P型区 8的上边界 81与阳极电极 7相 连， P型区 8的侧边界 83与沟槽 4侧壁 43相接壤， 该侧边界 83为与沟槽 4侧壁 43平 行的边界。
[0070] 本实施例由以下方法制备， 包括如下步骤：
[0071] 步骤一， 将 N型 SiC外延层 3层叠在衬底层 2上；
[0072] 步骤二， 形成 P型区 8: 在 N型 SiC外延层 3上生长离子注入掩膜层， 光刻后刻蚀 离子注入掩膜层形成离子注入区窗口， 离子注入形成 P型区 8, 去除离子注入掩 膜区后高温激活注入离子；
[0073] 步骤三， 形成沟槽 4: 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个沟槽刻 蚀窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层 3形成沟槽 4, 去除刻蚀掩膜层；
[0074] 步骤四， 形成介质层 5和导电层 6: 在沟槽 4底部 42和侧壁 43生长一层介质层 5， 在介质层 5上生长导电层 6, 导电层 6填满沟槽 4;
[0075] 步骤五， 形成阳极电极 7和阴极电极 1 : 在衬底 2的底部生长欧姆接触金属形成 阴极电极 1 ; N型 SiC外延层 3的顶部生长肖特基金属形成阳极电极 7。
[0076] 实施例二：
[0077] 如图 4所示， P型区 8的上边界 81突出于沟槽 4之上并与阳极电极 7相连， 下边界 8 2位于沟槽 4顶部 41或之上。 这种结构可以使得 P型区 8直接由外延生长形成， 避 免了离子注入与激活工艺形成的材料损伤， 同时也简化了工艺。
[0078] 在本发明的另一实施例中， 介质层 5从 P型区 8的下边界 82向上延伸至 P型区的侧 边界， 可以延伸至 P型区 8的上边界 81， 可以不延伸至 P型区 8的上边界 81， 根据 实际需求设置。 这样可以避免阳极电极 7与 N型 SiC外延层 3相连， 防止 P型区 8与 N 型 SiC外延层 3短路造成正向工作时 PN结不能开启。
[0079] 本实施例由以下方法制备， 包括如下步骤：
[0080] 步骤一， 将 N型 SiC外延层 3层叠在衬底层 2上；
[0081] 步骤二， 外延生长 P型层： 通过外延生长将 P型层层叠生长在 N型 SiC外延层 3上
[0082] 步骤三， 形成 P型区 8: 光刻后刻蚀 SiC至 N型 SiC外延层 3上， 形成 P型区 8;
[0083] 步骤四， 形成沟槽 4: 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个沟槽 4刻 蚀窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层 3形成沟槽 4, 去除刻蚀掩膜层；
[0084] 步骤五， 形成介质层 5和导电层 6: 在沟槽 4底部 42和侧壁 43生长一层介质层 5， 在介质层 5上生长导电层 6, 导电层 6填满沟槽 4;
[0085] 步骤六， 形成阳极电极 7和阴极电极 1 : 在衬底 2的底部生长欧姆接触金属形成 阴极电极 1 ; N型 SiC外延层 3的顶部生长肖特基金属形成阳极电极 7。
[0086] 实施例三: [0087] 如图 5所示， 与实施例一的不同点在于： P型区 8的侧边界 83与沟槽 4侧壁 43不接 壤。 而其制备方法相同。
[0088] 实施例四：
[0089] 如图 6所示， 在本发明的另一实施例中， P型区 8的上边界 81突出于沟槽 4之上并 与阳极电极 7相连， P型区 8的下边界 82位于 N型 SiC外延层 3内。
[0090] 实施例五：
[0091] 如图 7所示， 与实施例一的不同点在于： 在沟槽 4的底部 42形成沟槽底部 P型区 9 。 该沟槽底部 P型区 9可以起到屏蔽作用， 降低沟槽 4底部 42的电场强度， 防止器 件反向工作时介质层 5的破坏性击穿。
[0092] 实施例六：
[0093] 如图 8所示， 与实施例一的不同点在于： 在 N型 SiC外延层的内部形成内部 P型区 10。 该内部 P型区 10即可以起到屏蔽作用， 降低沟槽 4底部 42的电场强度， 防止 器件反向工作时介质层 5的破坏性击穿； 也可以与 N型 SiC外延层 3工作作用， 形 成超级结结构， 降低器件的比导通电阻。
[0094] 本实施例由以下方法制备， 包括如下步骤：
[0095] 步骤一， 将 N型 SiC外延层 3层叠在衬底层 2上；
[0096] 步骤二， 形成内部 P型区 10: 生长离子注入掩膜层， 光刻后刻蚀离子注入掩膜 层， 离子注入， 形成内部 P型区 10;
[0097] 步骤三， 二次外延生长： 在 N型外延层 3上进行继续进行外延生长， 增加 N型 SiC 外延层 3的厚度， 同时激活步骤二中注入的离子；
[0098] 步骤四， 形成沟槽 4: 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个沟槽刻 蚀窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层 3形成沟槽 4, 去除刻蚀掩膜层；
[0099] 步骤五， 形成 P型区 8: 在 N型 SiC外延层 3上生长离子注入掩膜层， 光刻后刻蚀 离子注入掩膜层形成离子注入区窗口， 离子注入形成 P型区 8, 去除离子注入掩 膜区后高温激活注入离子；
[0100] 步骤六， 形成介质层 5和导电层 6: 在沟槽 4底部 42和侧壁 43生长一层介质层 5， 在介质层 5上生长导电层 6, 导电层 6填满沟槽 4;
[0101] 步骤七， 形成阳极电极 7和阴极电极 1 : 在衬底 2的底部生长欧姆接触金属形成 阴极电极 1 ; N型 SiC外延层 3的顶部生长肖特基金属形成阳极电极 7。
[0102] 上述实施例仅用来进一步说明本发明的一种碳化硅沟槽肖特基二极管器件及其 制备方法， 但本发明并不局限于实施例， 凡是依据本发明的技术实质对以上实 施例所作的任何简单修改、 等同变化与修饰， 均落入本发明技术方案的保护范 围内。

Claims

权利要求书
［权利要求 1］ 一种碳化硅沟槽肖特基二极管器件， 由下至上包括： 阴极电极、 衬底 层、 N型 SiC外延层、 沟槽、 介质层、 导电层及阳极电极， 复数个的沟 槽位于 N型 SiC外延层的顶部， 介质层和导电层依次填充在沟槽内， 其 特征在于： 还包括 P型区， 该 P型区嵌入于部分沟槽之间并位于 N型 SiC 外延层与阳极电极的连接处。
［权利要求 2］ 根据权利要求 1所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： P型区呈规律性阵列嵌入。
［权利要求 3］ 根据权利要求 1所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： P型区的上边界突出于沟槽之上并与阳极电极相连， 下边界位于 沟槽顶部或之上。
［权利要求 4］ 根据权利要求 3所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： 介质层从 P型区的下边界向上延伸至 P型区的侧边界。
［权利要求 5］ 根据权利要求 1所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： P型区位于 N型 SiC外延层内， 并且 P型区的上边界与阳极电极相连
［权利要求 6］ 根据权利要求 1所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： P型区的上边界突出于沟槽之上并与阳极电极相连， P型区的下边 界位于 N型 SiC外延层内。
［权利要求 7］ 根据权利要求 1所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： 嵌入 P型区的沟槽间距与未嵌入 P型区的沟槽间距相同或不同。
［权利要求 8］ 根据权利要求 1所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： P型区掺杂元素为 B、 A1或 B/A1共掺杂形成， P型区的掺杂浓度范 围为 lE14cm 至 5E21cm -3。
［权利要求 9］ 根据权利要求 1所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： P型区的形成方式为离子注入或外延生长。
［权利要求 10］ 根据权利要求 1所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： 介质层的材料为 SiO 2、 A1 20 3、 A1N、 SiN中的一种或几种的组 合， 导电层的材料为金属、 金属硅化物、 多晶硅中的一种或几种的组 合。
[权利要求 11] 根据权利要求 10所述的一种碳化硅沟槽肖特基二极管器件， 其特征在 于： 多晶硅的掺杂可以为 N型、 P型或本征。
[权利要求 12] 一种制备如权利要求 1所述碳化硅沟槽肖特基二极管器件的方法， 其 特征在于： 包括以下步骤： N型 SiC外延层层叠在衬底层上一形成 P型 区一形成沟槽一形成介质层和导电层一形成阴极电极和阳极电极。
[权利要求 13] 根据权利要求 12所述的一种制备碳化硅沟槽肖特基二极管器件的方法 ， 其特征在于： 包括以下步骤：
步骤一， 将 N型 SiC外延层层叠在衬底层上；
步骤二， 形成 P型区： 在 N型 SiC外延层上生长离子注入掩膜层， 光刻 后刻蚀离子注入掩膜层形成离子注入区窗口， 离子注入形成 P型区， 去除离子注入掩膜区后高温激活注入离子；
步骤三， 形成沟槽： 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个 沟槽刻蚀窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层形成沟槽， 去除刻蚀 掩膜层；
步骤四， 形成介质层和导电层： 在沟槽底部和侧壁生长一层介质层， 在介质层上生长导电层， 导电层填满沟槽；
步骤五， 形成阳极电极和阴极电极： 在衬底的底部生长欧姆接触金属 形成阴极电极； N型 SiC外延层的顶部生长肖特基金属形成阳极电极。
[权利要求 14] 一种制备如权利要求 1所述碳化硅沟槽肖特基二极管器件的方法， 其 特征在于： 包括以下步骤： N型 SiC外延层层叠在衬底层上一形成沟槽 —形成 P型区一形成介质层和导电层一形成阴极电极和阳极电极。
[权利要求 15] 根据权利要求 14所述的一种制备碳化硅沟槽肖特基二极管器件的方法 ， 其特征在于： 包括以下步骤：
步骤一， 将 N型 SiC外延层层叠在衬底层上；
步骤二， 形成沟槽： 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个 沟槽刻蚀窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层形成沟槽， 去除刻蚀 掩膜层；
步骤三， 形成 P型区： 在 N型 SiC外延层上生长离子注入掩膜层， 光刻 后刻蚀离子注入掩膜层形成离子注入区窗口， 离子注入形成 P型区， 去除离子注入掩膜区后高温激活注入离子；
步骤四， 形成介质层和导电层： 在沟槽底部和侧壁生长一层介质层， 在介质层上生长导电层， 导电层填满沟槽；
步骤五， 形成阳极电极和阴极电极： 在衬底的底部生长欧姆接触金属 形成阴极电极； N型 SiC外延层的顶部生长肖特基金属形成阳极电极。 ［权利要求 16］ —种制备如权利要求 1所述碳化硅沟槽肖特基二极管器件的方法， 其 特征在于： 包括以下步骤： N型 SiC外延层层叠在衬底层上一外延生长 P型层一形成 P型区一形成沟槽一形成介质层和导电层一形成阴极电极 和阳极电极。
［权利要求 17］ 根据权利要求 16所述的一种制备碳化硅沟槽肖特基二极管器件的方法 ， 其特征在于： 包括以下步骤：
步骤一， 将 N型 SiC外延层层叠在衬底层上；
步骤二， 外延生长 P型层： 通过外延生长将 P型层层叠生长在 N型 SiC外 延层上；
步骤三， 形成 P型区： 光刻后刻蚀 SiC至 N型 SiC外延层上， 形成 P型区 步骤四， 形成沟槽： 生长刻蚀掩膜层， 光刻后在掩膜层上开设复数个 沟槽刻蚀窗口， 刻蚀掩膜层， 刻蚀 N型 SiC外延层形成沟槽， 去除刻蚀 掩膜层；
步骤五， 形成介质层和导电层： 在沟槽底部和侧壁生长一层介质层， 在介质层上生长导电层， 导电层填满沟槽；
步骤六， 形成阳极电极和阴极电极： 在衬底的底部生长欧姆接触金属 形成阴极电极； N型 SiC外延层的顶部生长肖特基金属形成阳极电极。
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