CN116190228A - 一种化合物半导体集成电路隔离方法 - Google Patents
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Abstract
本发明实施例公开了一种化合物半导体集成电路隔离方法，包括：在衬底上规划活性区和隔离区后生长成核层，采用光刻法在活性区覆盖光刻胶掩膜，并采用物理或化学方法在隔离区沉积外延层，其中，光刻胶厚度不低于隔离区厚度，隔离区外延层与衬底均具有相同的p型导电特性；去除活性区的光刻胶露出活性区的成核层表面，并依次生长n型导电性的缓冲层、沟道层、势垒层以及p‑GaN层以使隔离区和活性区之间因半导体电性分别为p/n型形成耗尽层起到隔离作用；刻蚀p‑GaN形成栅极区，并沉积金属电极，在表面沉积电介质，进行平坦化后将电极连接形成集成电路。由于衬底上外延的p型隔离区于GaN体系的n型活性区可以形成耗尽区，增强隔离效果，实现整个外延层直至衬底区域的隔离。
Description
技术领域
本发明属于半导体技术领域，尤其涉及一种化合物半导体集成电路隔离方法。
背景技术
宽禁带化合物半导体氮化镓(GaN)以其优越的材料性能，已成为有望突破传统硅基器件性能极限的新兴材料。因其高频、高压、高温特性，已经逐渐渗透到电力电子、射频功放、光电子、激光等应用领域。市面上GaN功率器件主要基于高电子迁移率晶体管结构(HEMTs)，主要原理是利用异质结构界面处形成的二维电子气(2DEG)作为导电通路，实现高速低损耗的导通性能。在器件制备工艺中2DEG是在GaN/AlGaN外延工艺完成时已经形成于整片外延片范围内。之后在HEMT等器件结构制备工艺中必须要通过离子注入、台阶刻蚀等方法，将2DEG仍发挥作用的活性区隔离开来，即破坏掉活性区之间的2DEG结构。这样做的目的主要是令不同器件之间的电信号互相之间不构成干扰，而且器件边缘的电流受活性区边沿约束。在单管结构的分立式功率器件中，晶圆会被切割成独立的晶粒，隔离的需求只需要将2DEG破坏即可。在集成电路的制备中，器件间的隔离要充分考量衬底和其他寄生器件的耦合与隔离，需要进一步仔细设计。
由于GaN体系的材料p型掺杂工艺尚不成熟，目前的常用方法是在器件间用离子注入的工艺仅破坏2DEG区域使其失去功能，实际上在2DEG以下的区域中外延层和衬底仍是联通的。在一些集成工艺中衬底(外延层)电压对于电路的性能会产生干扰，比如半桥结构中，上管作为浮地器件的性能与设计值偏差较大。
发明内容
本发明实施例提供一种化合物半导体集成电路隔离方法，包括：
在衬底上规划活性区和隔离区后生长成核层，采用光刻法在活性区覆盖光刻胶掩膜，并采用物理或化学方法在隔离区沉积外延层，其中，光刻胶厚度不低于隔离区厚度，隔离区外延层与衬底均具有相同的p型导电特性；
去除活性区的光刻胶露出活性区的成核层表面，并依次生长n型导电性的缓冲层、沟道层、势垒层以及p-GaN层以使隔离区和活性区之间因半导体电性分别为p/n型形成耗尽层起到隔离作用；
刻蚀p-GaN形成栅极区，并沉积金属电极，在表面沉积电介质，进行平坦化后将电极连接形成集成电路。
进一步地，在衬底中掺入掺杂剂以使衬底呈现p型导电特性，空穴浓度达到1018/cm3以上。
进一步地，衬底为硅、碳化硅、蓝宝石或氧化锌。
进一步地，衬底为高阻硅，晶向(111)，厚度为300μm。
进一步地，在高阻硅衬底上物理气相沉积生长氮化铝成核层厚度约80-100nm。
进一步地，在活性区形成2-3um厚掩模层，采用物理沉积在隔离区生长2.5-3um厚的p型硅外延层，B3+离子掺杂浓度1-2×1018cm-3。
进一步地，n型氮化镓沟道层，厚度为100-200nm。
进一步地，p型GaN层的厚度为100-120nm，使用镁作为掺杂剂，掺杂浓度为1-2×1018cm-3并热处理激活。
进一步地，氮化镓铝势垒层，铝组份厚度为18-21％，厚度16-20nm。
进一步地，电介质层为SiO2层，厚度2-3um，覆盖耗尽区和活性区表面。
本发明提利用选取外延衬底实现更可靠的器件隔离，其优势是：
1.衬底上外延的p型隔离区于GaN体系的n型活性区可以形成耗尽区，增强隔离效果。能够实现整个外延层直至衬底区域的隔离。
2.选区工艺后减小了异质外延的局域尺度，有利于晶格失配和热失配的缓解。选区外延工艺能够规避高深宽比刻蚀后再填充所带来的损伤、空洞等工艺缺陷。
3.成核层后生长隔离区外延层，成核区仅暴露于活性层，实现活性层的无掩膜外延。完全兼容已有的集成电路工艺，整体工艺仅较一般方法多一道光刻的步骤。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本现有的采用离子注入方式实现化合物半导体器件隔离的结构示意图；
图2～图10为本发明的实施例提供的化合物半导体器件隔离方法的流程示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
如图1所示，本发明提供一种化合物半导体集成电路隔离方法，包括：
步骤一、在衬底上规划活性区和隔离区后生长成核层，采用光刻法在活性区覆盖光刻胶掩膜，并采用物理或化学方法在隔离区沉积外延层，其中，光刻胶厚度不低于隔离区厚度，隔离区外延层与衬底均具有相同的p型导电特性；
本发明实施例选取化合物半导体尤其是GaN的外延衬底衬底晶格常数和热膨胀系数应与GaN材料接近。可选的衬底材料有如硅、碳化硅、蓝宝石或氧化锌等。如选用衬底材料为半导体，应通过适当的掺杂剂调制其导电类型和电学性质。以硅衬底为例，可以通过掺入硼元素使其呈现p型导电特性，空穴浓度达到1018/cm3以上。当衬底为高阻硅，晶向(111)，厚度为300μm。物理气相沉积生长氮化铝成核层厚度约80-100nm。本发明实施例中，衬底还可以是绝缘材料，如氧化硅、氮化硅等，实现电气隔离，缺点是这类材料的热膨胀系数与半导体通常差异较大，且热导率较低，容易在高低温变化的工艺或使用过程中因膨胀引入更多的不均匀应力，进而影响良率和可靠性。
本发明实施例中，根据需要在此衬底上实现的集成电路版图需要，规划出活性区和隔离区的区，活性区是指制备器件、实现电路功能的区域，隔离区是指活性区之间阻断器件间电气相互干扰的区域。活性区的设计应充分考虑耗尽层的尺度，在实际器件版图外围扩展至少数微米以上。在衬底上生长成核层时，成核层材质因化合物半导体材料材质而定，如GaN体系器件应采用AlN成核层。采用光刻法在活性区覆盖光刻胶掩模，光刻胶层厚度应高于设计的隔离区(选取外延层)厚度。成核层是在衬底表面形成的岛状核，岛-岛之间仍暴露出部分衬底表面。
本发明实施例采用物理或化学沉积方法(PVD、CVD)在活性区之外选取外延隔离区外延层，材料可以与衬底材料一致，也可以由异质材料构成。隔离区外延层需要采用半导体材质，并如同上述半导体衬底的选择一样进行高浓度p型掺杂，同时应保障外延层晶格完整性。外延层不应厚过光刻胶层，以确保侧壁垂直形貌。外延结束后，通过常用的方法去除光刻胶掩模，获得带有选取外延隔离层的衬底，其中隔离区为p型掺杂半导体表面无成核层覆盖，活性区为成核层覆盖的原衬底表面。在后继的化合物外延层生长时，仅在有成核层暴露的区域即活性区可以成核生长。一个实施例中，在活性区形成2-3um厚掩模层，采用物理沉积在隔离区生长2.5-3um厚的p型硅外延层，B3+离子掺杂浓度1-2×1018cm-3。
步骤二、去除活性区的光刻胶露出活性区的成核层表面，并依次生长n型导电性的缓冲层、沟道层、势垒层以及p-GaN层以使隔离区和活性区之间因半导体电性分别为p/n型形成耗尽层起到隔离作用；
本发明实施例中，缓冲层可以根据需要插入应力调制层，制备沟道层、势垒层、栅极层后二位电子气形成于沟道层靠近势垒层的界面处，化合物半导体结构因不同规格要求可以增加帽层、钝化层等。如前所述，活性区的化合物半导体外延层总厚度不高于外延的隔离区外延层厚度。在隔离区和活性区的外延层之间因半导体电性分别为p/n型，会形成耗尽区进而形成电气隔离。
在一个实施例中，制备n型氮化镓沟道层，厚度为100-200nm。p型GaN层的厚度为100-120nm，使用镁作为掺杂剂，掺杂浓度为1-2×1018cm-3并热处理激活。氮化镓铝势垒层，铝组份厚度为18-21％，厚度16-20nm。电介质层为SiO2层，厚度2-3um，覆盖耗尽区和活性区表面。
本发明实施例还可以采用刻蚀的方法在完整的化合物外延层上形成沟道，再沉积隔离层，缺点是刻蚀损伤可能影响活性区的性能对于高密度集成应用不利，而且再次沉积的时候活性区也会被隔离材料覆盖到，需要额外的工艺来去除。
步骤三、刻蚀p-GaN形成栅极区，并沉积金属电极，在表面沉积电介质，进行平坦化后将电极连接形成集成电路。
本发明实施例为器件结构制备，即在活性区内部，刻蚀p-GaN形成栅极区域；在源区和漏区沉积欧姆接触电极；在栅区沉积肖特基接触电极；上述电极区域应注意不能完全放置在耗尽区，大部分接触面积应在耗尽区外。完成电极后，沉积电介质层覆盖原有的活性区和隔离区。使用平坦化工艺将电介质层表面不平整区域去除，利用多层金属互连线工艺将不同活性区内的分立器件连接起来。
本发明的一个实施例是基于GaN/AlGaN的HEMT器件集成工艺：如图2，衬底采用高阻硅衬底，晶向(111)，厚度为300μm，利用物理气相沉积生长氮化铝成核层厚度约80nm，非故意掺杂；如图3，在隔离区之外涂敷光刻胶并曝光、清洗形成2.5um厚掩模层，采用物理沉积在隔离区生长2.5um厚的p型硅外延层，B3+离子掺杂浓度1018cm-3；如图4，清洗去除光刻胶后露出活性区成核层表面；如图5，依次生长：氮化镓缓冲层厚度约2.1um，Si掺杂；n型氮化镓沟道层，厚度为200nm，非故意掺杂；氮化镓铝势垒层，铝组份厚度为21％，厚度16nm，非故意掺杂；p型GaN层，厚度为100nm，使用镁作为掺杂剂，掺杂浓度为2×1018cm-3并热处理激活。此时在隔离区和活性区之间已形成耗尽层，起到隔离作用；如图6，利用电感耦合等离子体刻蚀出栅区，磁控溅射逐层沉积金属电极。如图7，采用化学气相沉积方法沉积SiO2层，厚度3um，覆盖耗尽区和活性区表面。如图8-图10，采用平坦化、刻蚀、通孔等集成电路通用工艺，将电极之间互联起来制备集成电路。
本发明采用选区外延技术和掺杂技术，实现器件间的耗尽区隔离。(1)在高阻或p型衬底上采用p型半导体材料外延，利用p型材料与n型GaN系材料之间的耗尽区实现器件间的电气隔离。(2)相比仅破坏二维电子气的隔离结构，在整个器件纵向上(乃至衬底)实现隔离。(3)选区外延衬底使得晶圆表面的异质外延层被分离成若干区域，外延层和衬底的热失配和其他失配可以得到缓解。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
以上所述仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种化合物半导体集成电路隔离方法，其特征在于，包括：
在衬底上规划活性区和隔离区后生长成核层，采用光刻法在活性区覆盖光刻胶掩膜，并采用物理或化学方法在隔离区沉积外延层，其中，光刻胶厚度不低于隔离区厚度，隔离区外延层与衬底均具有相同的p型导电特性；
去除活性区的光刻胶露出活性区的成核层表面，并依次生长n型导电性的缓冲层、沟道层、势垒层以及p-GaN层以使隔离区和活性区之间因半导体电性分别为p/n型形成耗尽层起到隔离作用；
刻蚀p-GaN形成栅极区，并沉积金属电极，在表面沉积电介质，进行平坦化后将电极连接形成集成电路。
2.根据权利要求1所述的隔离方法，其特征在于，在衬底中掺入掺杂剂以使衬底呈现p型导电特性，空穴浓度达到1018/cm3以上。
3.根据权利要求1所述的隔离方法，其特征在于，衬底为硅、碳化硅、蓝宝石或氧化锌。
4.根据权利要求1～3中任一项所述的隔离方法，其特征在于，衬底为高阻硅，晶向(111)，厚度为300μm。
5.根据权利要求4所述的隔离方法，其特征在于，在高阻硅衬底上物理气相沉积生长氮化铝成核层厚度约80-100nm。
6.根据权利要求1所述的隔离方法，其特征在于，在活性区形成2-3um厚掩模层，采用物理沉积在隔离区生长2.5-3um厚的p型硅外延层，B3+离子掺杂浓度1-2×1018cm-3。
7.根据权利要求1所述的隔离方法，其特征在于，n型氮化镓沟道层，厚度为100-200nm。
8.根据权利要求1所述的隔离方法，其特征在于，p型GaN层的厚度为100-120nm，使用镁作为掺杂剂，掺杂浓度为1-2×1018cm-3并热处理激活。
9.根据权利要求1所述的隔离方法，其特征在于，氮化镓铝势垒层，铝组份厚度为18-21％，厚度16-20nm。
10.根据权利要求1所述的隔离方法，其特征在于，电介质层为SiO2层，厚度2-3um，覆盖耗尽区和活性区表面。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117423726A (zh) * | 2023-12-19 | 2024-01-19 | 扬州扬杰电子科技股份有限公司 | 一种增加器件鲁棒性的GaN HEMT器件及其制备方法 |
-
2022
- 2022-12-12 CN CN202211600271.1A patent/CN116190228A/zh active Pending
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