CN210272370U

CN210272370U - 一种肖特基二极管芯片

Info

Publication number: CN210272370U
Application number: CN201921511991.4U
Authority: CN
Inventors: 马晓洁; 刘宁; 李学良; 王利益; 唐毅; 蒋红全; 敬毅; 罗艳; 刘杭
Original assignee: Sichuan Hongxinwei Technology Co ltd
Current assignee: Sichuan Hongxinwei Technology Co ltd
Priority date: 2019-09-11
Filing date: 2019-09-11
Publication date: 2020-04-07
Anticipated expiration: 2029-09-11

Abstract

本实用新型提供了一种肖特基二极管芯片，涉及半导体器件技术领域，包括背面金属层、衬底层、外延层、肖特基势垒层、P型保护环、氧化层和正面金属层，背面金属层一端面向外依次设有衬底层和外延层，肖特基势垒层、P型保护环和氧化层均设于外延层远离衬底层的端面，其中肖特基势垒层设于外延层表面的中央，P型保护环设于肖特基势垒层的外围，正面金属层设于肖特基势垒层远离外延层的端面，氧化层设于正面金属层的外围且承接于P型保护环；还包括沟槽钝化保护层，沟槽钝化保护层包覆于衬底层、外延层、P型保护环和氧化层外侧；本实用新型设计合理，通过芯片外围包覆沟槽钝化保护层，有效缓解器件的结终端峰值电场，具有较高的击穿电压。

Description

一种肖特基二极管芯片

技术领域

本实用新型涉及半导体器件技术领域，具体而言，涉及一种肖特基二极管芯片。

背景技术

肖特基二极管又称肖特基势垒二极管(简称SBD)，它属一种低功耗、超高速半导体器件。最显著的特点为反向恢复时间极短(可以小到几纳秒)，正向导通压降仅0.4V左右。其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用；在通信电源、变频器等中比较常见。

肖特基二极管是贵金属(金、银、铝、铂等)A为正极，以N型半导体B为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的B中向浓度低的A中扩散。显然，金属A中没有空穴，也就不存在空穴自A向B的扩散运动。随着电子不断从B扩散到A，B表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为B→A。但在该电场作用之下，A中的电子也会产生从A→B的漂移运动，从而消弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。

在传统的肖特基二极管芯片工艺里，肖特基二极管的结构一般如图1所示，其N+衬底之上为N型外延，N型外延表面通过金属半导体接触形成肖特基势垒结，并在肖特基势垒边缘有环形的P+保护环形成PN结，以降低肖特基势垒结的边缘表面峰值电场来提高器件耐压，此结构等效与平面型PN结二极管与肖特基结的并联结构，因此耐压受平面型PN结二极管的终端影响，传统型PN结二极管一般采取金属场板结构来缓解PN结终端的峰值电场，因此其耐压一般只能做到200V左右，并且金属场板及其到边缘的隔离区占用了很大一部分芯片面积，造成芯片面积的浪费及制备成本的增加。

实用新型内容

本实用新型的目的在于提供一种肖特基二极管芯片，其通过芯片外围包覆沟槽钝化保护层，有效缓解器件的结终端峰值电场，具有较高的击穿电压。并且，由于采取沟槽终端结构，避免了金属场板结构，可以有效缩小芯片面积。

本实用新型的实施例是这样实现的：

一种肖特基二极管芯片，包括背面金属层、衬底层、外延层、肖特基势垒层、P型保护环、氧化层和正面金属层，所述背面金属层一端面向外依次设有所述衬底层和所述外延层，所述肖特基势垒层、所述P型保护环和所述氧化层均设于外延层远离衬底层的端面，其中肖特基势垒层设于外延层表面的中央，P型保护环设于肖特基势垒层的外围且肖特基势垒层的外沿搭接于P型保护环的内沿，所述正面金属层设于肖特基势垒层远离外延层的端面，所述氧化层设于正面金属层的外围且承接于P型保护环；所述肖特基二极管芯片还包括沟槽钝化保护层，所述沟槽钝化保护层包覆于衬底层、外延层、P型保护环和氧化层外侧。

下述厚度均以沿衬底层、外延层、P型保护环和氧化层分布方向计。

进一步的，所述外延层厚度为1～100μm。

进一步的，所述沟槽钝化保护层的材料为绝缘性材料，且其沿衬底层、外延层、P型保护环和氧化层分布方向的厚度比外延层的厚度厚1～10μm。

进一步的，所述肖特基势垒层包括若干单元层，每层单元层的制备材料为Ti、Cr、Mo、Ni、NiPt中的任意一种，肖特基势垒层的厚度为0.05～0.5μm。

进一步的，所述P型保护环的厚度为1～10μm。

进一步的，所述肖特基势垒层的外沿设于所述P型保护环圆环区域的中心。

一种如上所述的肖特基二极管芯片的制备方法，制作步骤如下：

S1、在衬底层一端面外延生长形成外延层；

S2、在外延层远离衬底层的端面制作P型保护环和氧化层；

S3、在衬底层、外延层、P型保护环和氧化层的外侧制作沟槽并制备沟槽钝化保护层；

S4、制备肖特基势垒层；

S5、制备背面金属层和正面金属层。

进一步的，所述S2步骤包括：

S2.1、在外延层远离衬底层的端面通过氧化或淀积的方式生长形成氧化层；

S2.2、在氧化层远离外延层的端面的中心通过光刻留下第一光刻胶作为阻挡图形，通过湿法或干法刻蚀掉第一光刻胶阻挡区域外的氧化层；

S2.3、通过离子注入或离子扩散将B杂质引入步骤S2.2所刻蚀掉氧化层后露出的外延层；

S2.4、通过RTP快速退火或者恒温炉管退火将B杂质激活并推进，形成P型保护环，并在步骤S2.2中刻蚀掉的部分重新形成氧化层。

进一步的，所述S3步骤包括：

S3.1、在氧化层远离外延层的端面的中心通过光刻留下第二光刻胶作为阻挡图形，通过湿法或干法刻蚀掉第二光刻胶阻挡区域外的氧化层；

S3.2、从步骤S3.1所刻蚀掉氧化层后露出的P型保护环，通过湿法或干法刻蚀形成穿通P型保护环、外延层和衬底层的沟槽；

S3.3、在沟槽内淀积生长形成沟槽钝化保护层。

进一步的，所述S4步骤包括：

S4.1、在沟槽钝化保护层远离衬底层一端通过光刻留下环形光刻胶作为刻蚀阻挡图形，通过湿法或干法刻蚀环形光刻胶中心的氧化层和沟槽钝化保护层；刻蚀至外延层和P型保护环远离衬底层的端面；

S4.2、在步骤S4.1刻蚀掉氧化层和沟槽钝化保护层后露出的外延层和P型保护环露出的部分制备肖特基势垒层。

本实用新型的有益效果是：

本实用新型设计合理，通过芯片外围包覆沟槽钝化保护层，有效缓解器件的结终端峰值电场，具有较高的击穿电压。并且，由于采取沟槽终端结构，避免了金属场板结构，可以有效缩小芯片面积。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为传统肖特基二极管芯片的结构示意图；

图2至图15为本实用新型实施例提供的肖特基二极管芯片的按制备顺序的制备过程示意图；

图16为本实用新型实施例提供的肖特基二极管芯片的结构示意图；

图17为本实用新型实施例提供的630μm肖特基二极管芯片反向击穿特效二维仿真结果；

图标：1-背面金属层，2-衬底层，3-外延层，4-肖特基势垒层，5-P型保护环，6-氧化层，7-正面金属层，8-沟槽钝化保护层，91-第一光刻胶，92-第二光刻胶，93-环形光刻胶。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该实用新型产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本实用新型的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

实施例

请参照图1，本实施例提供一种肖特基二极管芯片，包括背面金属层1、衬底层2、外延层3、肖特基势垒层4、P型保护环5、氧化层6和正面金属层7。

背面金属层1一端面向外依次设有衬底层2和外延层3，外延层3厚度为1～100μm。

肖特基势垒层4、P型保护环5和氧化层6均设于外延层3远离衬底层2的端面，其中肖特基势垒层4设于外延层3表面的中央，肖特基势垒层4包括若干单元层，每层单元层的制备材料为Ti、Cr、Mo、Ni、NiPt中的任意一种，与外延层3形成良好的肖特基势垒结特性的单层或多层金属及金属硅化物，肖特基势垒层4的厚度为0.05～0.5μm；P型保护环5设于肖特基势垒层4的外围且肖特基势垒层4的外沿搭接于P型保护环5的内沿，P型保护环5的厚度为1～10μm；肖特基势垒层4的外沿大致设于P型保护环5圆环区域的中心。

正面金属层7设于肖特基势垒层4远离外延层3的端面，氧化层6设于正面金属层7的外围且承接于P型保护环5。

还包括沟槽钝化保护层8，沟槽钝化保护层8包覆于衬底层2、外延层3、P型保护环5和氧化层6外侧；沟槽钝化保护层8的材料为绝缘性材料，绝缘材料可以为：SiO₂，Si₃N₄，玻璃，聚酰亚胺等，且其沿衬底层2、外延层3、P型保护环5和氧化层6分布方向的厚度比外延层3的厚度厚1～10μm；氧化层6设于正面金属层7和沟槽钝化保护层8之间，作为正面金属层7和沟槽钝化保护层8之间的应力缓冲结构，以减少应力性所产生的电性退化效果。

背面金属层1和正面金属层7可以是任何金属薄膜淀积方式包括蒸发、溅射、化镀等方式所形成的Ni、Al、Au、Ag、Ni/Au、Ti/Ni/Ag、Ti/Ni/Al等单层或多层金属结构。

本实用新型设计合理，通过芯片外围包覆沟槽钝化保护层8，有效缓解器件的结终端峰值电场，具有较高的击穿电压。并且，由于采取沟槽终端结构，避免了金属场板结构，可以有效缩小芯片面积。

一种如上所说的肖特基二极管芯片的制备方法，制作步骤如下：

S1、如图2所示，在衬底层2一端面外延生长形成外延层3；

S2、在外延层3远离衬底层2的端面制作P型保护环5和氧化层6；

S2.1、如图3所示，在外延层3远离衬底层2的端面通过氧化或淀积的方式生长形成氧化层6；

S2.2、如图4所示，在氧化层6远离外延层3的端面的中心通过光刻留下第一光刻胶91作为阻挡图形，如图5所示，通过湿法或干法刻蚀掉第一光刻胶91阻挡区域外的氧化层6；

S2.3、如图6所示，通过离子注入或离子扩散将B杂质引入步骤S2.2所刻蚀掉氧化层6后露出的外延层3；

S2.4、如图7所示，通过RTP快速退火或者恒温炉管退火将B杂质激活并推进，形成P型保护环5，并在步骤S2.2中刻蚀掉的部分重新形成氧化层6；

S3、在衬底层2、外延层3、P型保护环5和氧化层6的外侧制作沟槽并制备沟槽钝化保护层8；

S3.1、如图8所示，在氧化层6远离外延层3的端面的中心通过光刻留下第二光刻胶92作为阻挡图形，如图9所示，通过湿法或干法刻蚀掉第二光刻胶92阻挡区域外的氧化层6；

S3.2、如图10所示，从步骤S3.1所刻蚀掉氧化层6后露出的P型保护环5，通过湿法或干法刻蚀形成穿通P型保护环5、外延层3和衬底层2的沟槽；

S3.3、如图11所示，在沟槽内淀积生长形成沟槽钝化保护层8，具体实施方式可以采用任何绝缘材料淀积在沟槽内生长形成沟槽钝化保护层8，如CVD、光刻、电泳丝印等方式，并且沟槽钝化保护层8覆盖到氧化层6上表面区域；

S4、制备肖特基势垒层4；

S4.1、如图12所示，在沟槽钝化保护层8远离衬底层2一端通过光刻留下环形光刻胶93作为刻蚀阻挡图形，如图13所示，通过湿法或干法刻蚀环形光刻胶93中心的氧化层6和沟槽钝化保护层8；刻蚀至外延层3和P型保护环5远离衬底层2的端面；

S4.2、在步骤S4.1刻蚀掉氧化层6和沟槽钝化保护层8后露出的外延层3和P型保护环5露出的部分制备肖特基势垒层4；

S4.2.1、如图14所示，通过任意金属淀积如蒸发、溅射等方式形成肖特基金属，可以为Ti、Cr、Mo、Ni、NiPt等与外延层3形成良好肖特基势垒结特性的单层或多层金属；

S4.2.2、如图15所示，通过RTP快速退火或者合金退火的方式，在外延层3和肖特基金属之间形成肖特基势垒层4，多余的肖特基金属通过选择性化学腐蚀方法去除；

S5、制备背面金属层1和正面金属层7；

S5.1、如图16所示，芯片正面通过任何金属薄膜淀积方式包括蒸发、溅射、化镀等在芯片肖特基势垒层4上所形成的Ni、Al、Au、Ag、Ni/Au、Ti/Ni/Ag、Ti/Ni/Al等单层或多层金属结构形成正面金属层7作为阳极。芯片背面通过任何金属薄膜淀积方式包括蒸发、溅射、化镀等所形成的Ni、Al、Au、Ag、Ni/Au、Ti/Ni/Ag、Ti/Ni/Al等单层或多层金属结构形成背面金属层1作为阴极。本实施例采取的为化镀的方式，以实现正背面金属同时淀积并实现局部区域的金属化效果，以减少光刻层次及工艺步骤的效果；在采取蒸发及溅射等非局部区域金属化工艺时，应再增加一次光刻以形成正面金属阳极区域；芯片可以在背面金属化前通过研磨、喷砂、化学腐蚀等方式降低芯片厚度以减少串联电阻及适应芯片后续的应用需要。

选取传统的肖特基二极管芯片和本实施例提供的肖特基二极管芯片在同样的衬底层和外延层材料的情况下进行击穿电压实验，实验结果如图17所示，可以看出对于52V击穿电压的肖特基二极管芯片，在同样衬底及外延材料的情况下，采取本实用新型技术的方案，可以提高电压到65V以上，提高约25％左右。

以上仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种肖特基二极管芯片，包括背面金属层(1)、衬底层(2)、外延层(3)、肖特基势垒层(4)、P型保护环(5)、氧化层(6)和正面金属层(7)，所述背面金属层(1)一端面向外依次设有所述衬底层(2)和所述外延层(3)，所述肖特基势垒层(4)、所述P型保护环(5)和所述氧化层(6)均设于外延层(3)远离衬底层(2)的端面，其中肖特基势垒层(4)设于外延层(3)表面的中央，其特征在于：P型保护环(5)设于肖特基势垒层(4)的外围且肖特基势垒层(4)的外沿搭接于P型保护环(5)的内沿，所述正面金属层(7)设于肖特基势垒层(4)远离外延层(3)的端面，所述氧化层(6)设于正面金属层(7)的外围且承接于P型保护环(5)；所述肖特基二极管芯片还包括沟槽钝化保护层(8)，所述沟槽钝化保护层(8)包覆于衬底层(2)、外延层(3)、P型保护环(5)和氧化层(6)外侧。

2.根据权利要求1所述的肖特基二极管芯片，其特征在于：厚度以沿衬底层(2)、外延层(3)、P型保护环(5)和氧化层(6)分布方向计，所述外延层(3)厚度为1～100μm。

3.根据权利要求1所述的肖特基二极管芯片，其特征在于：厚度以沿衬底层(2)、外延层(3)、P型保护环(5)和氧化层(6)分布方向计，所述沟槽钝化保护层(8)的材料为绝缘性材料，其厚度比外延层(3)的厚度厚1～10μm。

4.根据权利要求1所述的肖特基二极管芯片，其特征在于：所述肖特基势垒层(4)包括若干单元层，每层单元层的制备材料为Ti、Cr、Mo、Ni、NiPt中的任意一种，厚度以沿衬底层(2)、外延层(3)、P型保护环(5)和氧化层(6)分布方向计，肖特基势垒层(4)的厚度为0.05～0.5μm。

5.根据权利要求1所述的肖特基二极管芯片，其特征在于：厚度以沿衬底层(2)、外延层(3)、P型保护环(5)和氧化层(6)分布方向计，所述P型保护环(5)的厚度为1～10μm。

6.根据权利要求1所述的肖特基二极管芯片，其特征在于：所述肖特基势垒层(4)的外沿设于所述P型保护环(5)圆环区域的中心。