JPS6359547B2 - - Google Patents
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- JPS6359547B2 JPS6359547B2 JP57028445A JP2844582A JPS6359547B2 JP S6359547 B2 JPS6359547 B2 JP S6359547B2 JP 57028445 A JP57028445 A JP 57028445A JP 2844582 A JP2844582 A JP 2844582A JP S6359547 B2 JPS6359547 B2 JP S6359547B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
本発明は、相補型MOS電界効果トランジスタ
の製造方法に関するものである。
の製造方法に関するものである。
相補型MOS電界効果トランジスタは、同一チ
ツプ内にＰチヤンネル型とＮチヤンネル型のそれ
ぞれのMOS電界効果トランジスタを組み込んだ
ものであり、一導電型半導体基板にこれとは反対
導電型を有する領域を半導体基板表面近傍に形成
し、この領域内にＰ又はＮチヤンネル型の、また
一方半導体基板にＮ又はＰチヤンネル型のそれぞ
れのMOS電界効果トランジスタを形成している。
さらにそれぞれのMOS電界効果トランジスタは、
そのソース領域及びドレイン領域とこのソース領
域とドレイン領域の間のチヤンネル領域は、ある
距離をへだててソース領域およびドレイン領域と
は反対導電型の領域いわゆるチヤンネルストツパ
ーで囲まれている。各MOS電界効果トランジス
タのソース・ドレイン間の耐圧は使用電源電圧以
上を必要とするが、多くの場合、各MOS電界効
果トランジスタのソース領域とドレイン領域との
耐圧は十分大きいが、ソース領域あるいはドレイ
ン領域とチヤンネルストツパー領域との耐圧が小
さく、各MOS電界効果トランジスタの耐圧は、
ソース領域あるいはドレイン領域とチヤンネルス
トツパー領域間の距離で決められている。従来の
相補型MOS電界効果トランジスタの製造方法で
は、ソース領域あるいはドレイン領域とチヤンネ
ルストツパー領域間の距離を正確に制御する事が
難しく、各MOS電界効果トランジスタの耐圧は
大きなバラツキを示している。以下に従来の製造
方法について図面を用いて説明する。
ツプ内にＰチヤンネル型とＮチヤンネル型のそれ
ぞれのMOS電界効果トランジスタを組み込んだ
ものであり、一導電型半導体基板にこれとは反対
導電型を有する領域を半導体基板表面近傍に形成
し、この領域内にＰ又はＮチヤンネル型の、また
一方半導体基板にＮ又はＰチヤンネル型のそれぞ
れのMOS電界効果トランジスタを形成している。
さらにそれぞれのMOS電界効果トランジスタは、
そのソース領域及びドレイン領域とこのソース領
域とドレイン領域の間のチヤンネル領域は、ある
距離をへだててソース領域およびドレイン領域と
は反対導電型の領域いわゆるチヤンネルストツパ
ーで囲まれている。各MOS電界効果トランジス
タのソース・ドレイン間の耐圧は使用電源電圧以
上を必要とするが、多くの場合、各MOS電界効
果トランジスタのソース領域とドレイン領域との
耐圧は十分大きいが、ソース領域あるいはドレイ
ン領域とチヤンネルストツパー領域との耐圧が小
さく、各MOS電界効果トランジスタの耐圧は、
ソース領域あるいはドレイン領域とチヤンネルス
トツパー領域間の距離で決められている。従来の
相補型MOS電界効果トランジスタの製造方法で
は、ソース領域あるいはドレイン領域とチヤンネ
ルストツパー領域間の距離を正確に制御する事が
難しく、各MOS電界効果トランジスタの耐圧は
大きなバラツキを示している。以下に従来の製造
方法について図面を用いて説明する。
第１図ａに示すように、Ｎ（又はＰ）型の半導
体基板１に（Ｐ又はＮ）型の限られた領域（ウエ
ルと称する）２を形成し、半導基板１の表面をシ
リコン酸化膜８を形成する。次に第１図ｂに示す
ようにＮ（又はＰ）型の半導体基板１内にＰ（又は
Ｎ）型チヤンネルMOS電界効果トランジスタの
ソース領域４およびドレイン領域５とウエル２の
表面の一部に寄生効果MOS電界効果トランジス
タの発生を防ぐためのＰ（又はＮ）型のチヤンネ
ルストツパー領域６をＰ（又はＮ）型の導電型を
与える不純物を拡散して形成する。第１図ｃにウ
エル２内にＮ（又はＰ）型チヤンネルMOS電界効
果トランジスタのソース領域７およびドレイン領
域８と半導体基板１の一部にＮ（又はＰ）型のチ
ヤンネルストツパー領域９を形成する。第１図ｄ
に示すようにゲート絶縁膜１０、ゲート電極１
１，１１′、ソース電極１２，１２′、ドレイン電
極１３，１３′を形成し、Ｐチヤンネル型とＮチ
ヤンネル型のそれぞれのMOS電界効果トランジ
スタを形成する。相補型MOS電界効果トランジ
スタにおいては、各MOS電界効果トランジスタ
の耐圧は、ソース４，７とドレイン５，８と間の
耐圧は十分大きいかソース４，７およびドレイン
５，８とチヤンネルストツパー６，９とのそれぞ
れの耐圧が小さい場合が多く、このソース又はド
レインとチヤンネルストツパーとの耐圧で決めら
れる場合が多い。ところが、従来の製造方法にお
いてはＰ（又はＮ）型の導電型を与える不純物を
拡散法やイオン注入法で形成する場合に、不純物
が拡散又は注入されてはならない部分には、保護
マスクとしてシリコン酸化膜や感光性樹脂薄膜を
形成する。さらにＰ型不純物を拡散又は注入する
場合とＮ型不純物を拡散又は注入する場合とでは
第１図ｂ、ｃに示すように別個にソース領域、ド
レイン領域およびチヤンネルストツパー領域の拡
散されるべき窓を明ける。そのためにソース領域
又はドレイン領域とチヤンネルストツパー領域間
の距離を常に一定の距離を保つ事が非常に難し
く、ソース領域又はドレイン領域とチヤンネル領
域間のPN接合の耐圧は大きなバラツキを示し、
使用電源電圧以下になる場合が多い。
体基板１に（Ｐ又はＮ）型の限られた領域（ウエ
ルと称する）２を形成し、半導基板１の表面をシ
リコン酸化膜８を形成する。次に第１図ｂに示す
ようにＮ（又はＰ）型の半導体基板１内にＰ（又は
Ｎ）型チヤンネルMOS電界効果トランジスタの
ソース領域４およびドレイン領域５とウエル２の
表面の一部に寄生効果MOS電界効果トランジス
タの発生を防ぐためのＰ（又はＮ）型のチヤンネ
ルストツパー領域６をＰ（又はＮ）型の導電型を
与える不純物を拡散して形成する。第１図ｃにウ
エル２内にＮ（又はＰ）型チヤンネルMOS電界効
果トランジスタのソース領域７およびドレイン領
域８と半導体基板１の一部にＮ（又はＰ）型のチ
ヤンネルストツパー領域９を形成する。第１図ｄ
に示すようにゲート絶縁膜１０、ゲート電極１
１，１１′、ソース電極１２，１２′、ドレイン電
極１３，１３′を形成し、Ｐチヤンネル型とＮチ
ヤンネル型のそれぞれのMOS電界効果トランジ
スタを形成する。相補型MOS電界効果トランジ
スタにおいては、各MOS電界効果トランジスタ
の耐圧は、ソース４，７とドレイン５，８と間の
耐圧は十分大きいかソース４，７およびドレイン
５，８とチヤンネルストツパー６，９とのそれぞ
れの耐圧が小さい場合が多く、このソース又はド
レインとチヤンネルストツパーとの耐圧で決めら
れる場合が多い。ところが、従来の製造方法にお
いてはＰ（又はＮ）型の導電型を与える不純物を
拡散法やイオン注入法で形成する場合に、不純物
が拡散又は注入されてはならない部分には、保護
マスクとしてシリコン酸化膜や感光性樹脂薄膜を
形成する。さらにＰ型不純物を拡散又は注入する
場合とＮ型不純物を拡散又は注入する場合とでは
第１図ｂ、ｃに示すように別個にソース領域、ド
レイン領域およびチヤンネルストツパー領域の拡
散されるべき窓を明ける。そのためにソース領域
又はドレイン領域とチヤンネルストツパー領域間
の距離を常に一定の距離を保つ事が非常に難し
く、ソース領域又はドレイン領域とチヤンネル領
域間のPN接合の耐圧は大きなバラツキを示し、
使用電源電圧以下になる場合が多い。
本発明は、上記の欠点を除き、MOS電界効果
トランジスタの耐圧を改善するためになされたも
のであり、その特徴とするところは、Ｐ型不純物
とＮ型不純物が拡散又はイオン注入されるべき領
域の窓を同時に明け、その後Ｐ型不純物を拡散又
は注入する時にはＮ型不純物が拡散又は注入され
ぬように保護マスクで被い、Ｎ型不純物を拡散又
は注入する時にはＰ型不純物が拡散又は注入され
ぬように保護マスクで被う製造方法であり、ソー
ス領域、ドレイン領域およびチヤンネル領域の位
置が同時に形成されるために、ソース領域又はド
レイン領域とチヤンネルストツパー領域との間隔
が常に一定に保たれるために、ソース領域又はド
レイン領域とチヤンネルストツパー領域間の耐圧
は所望の値でバラツキの少ない相補型MOS電界
効果トランジスタが得られる。
トランジスタの耐圧を改善するためになされたも
のであり、その特徴とするところは、Ｐ型不純物
とＮ型不純物が拡散又はイオン注入されるべき領
域の窓を同時に明け、その後Ｐ型不純物を拡散又
は注入する時にはＮ型不純物が拡散又は注入され
ぬように保護マスクで被い、Ｎ型不純物を拡散又
は注入する時にはＰ型不純物が拡散又は注入され
ぬように保護マスクで被う製造方法であり、ソー
ス領域、ドレイン領域およびチヤンネル領域の位
置が同時に形成されるために、ソース領域又はド
レイン領域とチヤンネルストツパー領域との間隔
が常に一定に保たれるために、ソース領域又はド
レイン領域とチヤンネルストツパー領域間の耐圧
は所望の値でバラツキの少ない相補型MOS電界
効果トランジスタが得られる。
以下、本発明を図面に従つて詳細に説明する。
第２図ａに示すようにＮ（又はＰ）型半導体基
板１にＰ（又はＮ）型の限られた領域すなわちウ
エル２を形成し、半導体基板１表面にシリコン酸
化膜を形成する。次に第２図ｂに示すようにＮ型
導電型を与える不純物及びＰ型導電型を示す不純
物を半導体基板１及びウエル２の一部に注入する
ための窓を同時にあける。次に第２図ｃに示すよ
うにＮ（又はＰ）型導電型を与える不純物を注入
す領域のみを感光性樹脂膜１４で被う。感光性樹
脂膜１４は窓を取囲んでいるシリコン酸化膜８の
表面の少なくとも一部を被い、他の１部は露出し
て良い。感光性樹脂膜やシリコン酸化膜かイオン
注入に対して保護マスクとして使用し得る事はす
でに公知な事実である。一定の加速電圧で加速さ
れたイオンに対しては、適当な厚さのシリコン酸
化膜や感光性樹脂膜がイオンを通過させない保護
膜として効果がある事は公知な事実である。次に
第２図ｄに示すようにイオン注入法によりＰ型導
電型を与える不純物を注入し、高温にて熱処理す
る事により、限られたＰ型のソース領域４、ドレ
イン領域５、チヤンネルストツパー領域６が形成
される。次に第２図ｅに示すようにＮ型不純物を
注入するための窓以外を感光性樹脂膜１４で被
う。次に第２図ｆに示すようにイオン注入法によ
りＮ型の導電型を与える不純物を注入し、高温に
て熱処理する事により限られたＮ型のソース領域
７、ドレイン領域８、チヤンネルストツパー領域
９が形成される。その後、表面全体をシリコン酸
化膜で被い、ゲート絶縁膜を熱酸化法で形成し、
電極を形成する事により相補型MOS電界効果ト
ランジスタを第２図ｇに示すように形成する。こ
のような本発明の製造方法によつて得られる相補
型MOS電界効果トランジスタのそれぞれのMOS
電界効果トランジスタの耐圧は、所望の値でバラ
ツキの少ないものが得られる。
板１にＰ（又はＮ）型の限られた領域すなわちウ
エル２を形成し、半導体基板１表面にシリコン酸
化膜を形成する。次に第２図ｂに示すようにＮ型
導電型を与える不純物及びＰ型導電型を示す不純
物を半導体基板１及びウエル２の一部に注入する
ための窓を同時にあける。次に第２図ｃに示すよ
うにＮ（又はＰ）型導電型を与える不純物を注入
す領域のみを感光性樹脂膜１４で被う。感光性樹
脂膜１４は窓を取囲んでいるシリコン酸化膜８の
表面の少なくとも一部を被い、他の１部は露出し
て良い。感光性樹脂膜やシリコン酸化膜かイオン
注入に対して保護マスクとして使用し得る事はす
でに公知な事実である。一定の加速電圧で加速さ
れたイオンに対しては、適当な厚さのシリコン酸
化膜や感光性樹脂膜がイオンを通過させない保護
膜として効果がある事は公知な事実である。次に
第２図ｄに示すようにイオン注入法によりＰ型導
電型を与える不純物を注入し、高温にて熱処理す
る事により、限られたＰ型のソース領域４、ドレ
イン領域５、チヤンネルストツパー領域６が形成
される。次に第２図ｅに示すようにＮ型不純物を
注入するための窓以外を感光性樹脂膜１４で被
う。次に第２図ｆに示すようにイオン注入法によ
りＮ型の導電型を与える不純物を注入し、高温に
て熱処理する事により限られたＮ型のソース領域
７、ドレイン領域８、チヤンネルストツパー領域
９が形成される。その後、表面全体をシリコン酸
化膜で被い、ゲート絶縁膜を熱酸化法で形成し、
電極を形成する事により相補型MOS電界効果ト
ランジスタを第２図ｇに示すように形成する。こ
のような本発明の製造方法によつて得られる相補
型MOS電界効果トランジスタのそれぞれのMOS
電界効果トランジスタの耐圧は、所望の値でバラ
ツキの少ないものが得られる。
次に本発明の参考例について説明する。
第２図ａにおいて、半導体基板としてＮ型で不
純物濃度が1014〜1017cm-3の半導体基板１の一部
にＰ型で不純物濃度が1015〜1017cm-3の限られた
領域すなわちウエル２を半導体基板１の表面近傍
に形成し、シリコン酸化膜を0.5〜1.5μ形成する。
次に第２図ｂにおいて感光性樹脂膜を用いてＰ型
及びＮ型のそれぞれの導電型を示す不純物を注入
すべき部分のシリコン酸化膜を取り除いて窓をあ
ける。次に第２図ｅにおいて感光性樹脂膜をＰ型
の導電型を与える不純物が注入されるべき領域の
窓以外の半導体基板１やＰウエル２およびシリコ
ン酸化膜８の表面を１〜8μの厚さで被う。次に
第２図ｄにおいてＰ型の導電型を与える不純物と
してボロンをイオン注入法により20〜100KVで
加速して１×1014〜１×1016cm-2の量を注入する。
その後、900℃〜1100℃の高温にて10〜80分間熱
処理してボロンを活性化し、Ｐ型領域を形成す
る。次に第２図（ ）において感光性樹脂膜をＮ
型の導電型を与える不純物が注入されるべき領域
の窓以外の半導体基板１やＰウエル２およびシリ
コン酸化膜８の表面を１〜8μの厚さで被う。次
に第２図ｆにおいてＮ型の導電型を与える不純物
として、リンをイオン注入法により40〜150KV
で加速して１×1014〜１×1016cm-2の量を注入す
る。その後700〜1000℃の高温にて10〜80分間熱
処理してリンを活性化し、Ｎ型領域を形成する。
その後900〜1100℃の高温にて熱酸化法あるいは
化学反応による気相成長法にてシリコン酸化膜２
を１〜25μの厚さで基板表面全体を被い、各ソー
ス領域とドレイン領域との間のチヤンネル領域の
半導体基板の表面にゲート絶縁膜を形成し、その
後Al等の金属等で電極を形成して、第２図ｇの
ような相補型MOS電界効果トランジスタを得る。
以上のような製造方法において、不純物をイオン
注入法で注入する場合に、半導体基板表面の限ら
れた窓は半導体基板が露出していても良い。例え
ば200〜1000Åのシリコン酸化膜で被つてから不
純物を注入する事も可能である。
純物濃度が1014〜1017cm-3の半導体基板１の一部
にＰ型で不純物濃度が1015〜1017cm-3の限られた
領域すなわちウエル２を半導体基板１の表面近傍
に形成し、シリコン酸化膜を0.5〜1.5μ形成する。
次に第２図ｂにおいて感光性樹脂膜を用いてＰ型
及びＮ型のそれぞれの導電型を示す不純物を注入
すべき部分のシリコン酸化膜を取り除いて窓をあ
ける。次に第２図ｅにおいて感光性樹脂膜をＰ型
の導電型を与える不純物が注入されるべき領域の
窓以外の半導体基板１やＰウエル２およびシリコ
ン酸化膜８の表面を１〜8μの厚さで被う。次に
第２図ｄにおいてＰ型の導電型を与える不純物と
してボロンをイオン注入法により20〜100KVで
加速して１×1014〜１×1016cm-2の量を注入する。
その後、900℃〜1100℃の高温にて10〜80分間熱
処理してボロンを活性化し、Ｐ型領域を形成す
る。次に第２図（ ）において感光性樹脂膜をＮ
型の導電型を与える不純物が注入されるべき領域
の窓以外の半導体基板１やＰウエル２およびシリ
コン酸化膜８の表面を１〜8μの厚さで被う。次
に第２図ｆにおいてＮ型の導電型を与える不純物
として、リンをイオン注入法により40〜150KV
で加速して１×1014〜１×1016cm-2の量を注入す
る。その後700〜1000℃の高温にて10〜80分間熱
処理してリンを活性化し、Ｎ型領域を形成する。
その後900〜1100℃の高温にて熱酸化法あるいは
化学反応による気相成長法にてシリコン酸化膜２
を１〜25μの厚さで基板表面全体を被い、各ソー
ス領域とドレイン領域との間のチヤンネル領域の
半導体基板の表面にゲート絶縁膜を形成し、その
後Al等の金属等で電極を形成して、第２図ｇの
ような相補型MOS電界効果トランジスタを得る。
以上のような製造方法において、不純物をイオン
注入法で注入する場合に、半導体基板表面の限ら
れた窓は半導体基板が露出していても良い。例え
ば200〜1000Åのシリコン酸化膜で被つてから不
純物を注入する事も可能である。
次に他の参考例について説明する。
第１の実施例の場合にはイオン注入法を用いて
行なつたが、他の実施例としてドープトオキサイ
ド膜を用いる例がある。第２図ａ〜ｂは同じ工程
である。次に第３図ａに示すようにボロンを含ん
だシリコン酸化膜１５を1500〜5000Åの厚さで基
板表面全体に気相成長法により形成し、少なくと
もボロンが拡散されるべき領域の窓にのみ残す。
次に本発明図ｂに示すようにリンを含んだシリコ
ン酸化膜１６を1500〜5000Åの厚さで基板表面全
体に気相成長法により形成し、少なくともリンが
拡散されるべき領域の窓にのみ残す。次に第３図
ｃに示すように1000〜1200℃の高温にて熱処理
し、Ｐ型及びＮ型不純物を半導体基板内にドーブ
トオキサイド膜より拡散させる。その後、ゲート
絶縁膜を形成する工程、電極を形成する工程を経
て、第２図ｇに示すように相補型MOS電界効果
トランジスタを形成する。
行なつたが、他の実施例としてドープトオキサイ
ド膜を用いる例がある。第２図ａ〜ｂは同じ工程
である。次に第３図ａに示すようにボロンを含ん
だシリコン酸化膜１５を1500〜5000Åの厚さで基
板表面全体に気相成長法により形成し、少なくと
もボロンが拡散されるべき領域の窓にのみ残す。
次に本発明図ｂに示すようにリンを含んだシリコ
ン酸化膜１６を1500〜5000Åの厚さで基板表面全
体に気相成長法により形成し、少なくともリンが
拡散されるべき領域の窓にのみ残す。次に第３図
ｃに示すように1000〜1200℃の高温にて熱処理
し、Ｐ型及びＮ型不純物を半導体基板内にドーブ
トオキサイド膜より拡散させる。その後、ゲート
絶縁膜を形成する工程、電極を形成する工程を経
て、第２図ｇに示すように相補型MOS電界効果
トランジスタを形成する。
第３の実施例を次に説明する。
第２図ａ〜ｂは、前参考例と同様であり、第２
図ｂにおいて半導体基板全面にリンをイオン注入
法で50〜100KeVに加速して1014〜1015cm-2だけ
注入すると、第４図ａのようにＮ型半導体領域１
７が形成される。次に第４図ｂに示すように第２
図（ ）と同様にＰ型半導体領域となるべき領域
の半導体基板１上の窓以外を感光性樹脂膜１４で
１〜8μの厚さで被う。次に第４図ｃに示すよう
にボロンをイオン注入法で20〜80KeVで加速し
て1015〜1016cm-2だけイオン注入し、前記イオン
注入で形成されたＮ型半導体領域１７をＰ型半導
体領域１８に変えてソース領域４、ドレイン領域
５、チヤンネルストツパー領域６を形成する。そ
の後注入した不純物を活性化のための高温熱処理
を900〜1100℃にて10〜30分間行なう工程、ゲー
ト絶縁膜を形成するる工程、電極形成する工程を
経て第２図ｇに示すような相補型MOS電界効果
トランジスタを得る。この第３の実施例は第１の
実施例より感光性樹脂膜を形成する工程が少な
く、製造工程の短縮に効果がある。
図ｂにおいて半導体基板全面にリンをイオン注入
法で50〜100KeVに加速して1014〜1015cm-2だけ
注入すると、第４図ａのようにＮ型半導体領域１
７が形成される。次に第４図ｂに示すように第２
図（ ）と同様にＰ型半導体領域となるべき領域
の半導体基板１上の窓以外を感光性樹脂膜１４で
１〜8μの厚さで被う。次に第４図ｃに示すよう
にボロンをイオン注入法で20〜80KeVで加速し
て1015〜1016cm-2だけイオン注入し、前記イオン
注入で形成されたＮ型半導体領域１７をＰ型半導
体領域１８に変えてソース領域４、ドレイン領域
５、チヤンネルストツパー領域６を形成する。そ
の後注入した不純物を活性化のための高温熱処理
を900〜1100℃にて10〜30分間行なう工程、ゲー
ト絶縁膜を形成するる工程、電極形成する工程を
経て第２図ｇに示すような相補型MOS電界効果
トランジスタを得る。この第３の実施例は第１の
実施例より感光性樹脂膜を形成する工程が少な
く、製造工程の短縮に効果がある。
上記実施例の他に、例えば一導電型を与える不
純物をシリコン酸化膜中に含ませて所要の部分に
形成する工程、他の導電型を与え不純物をイオン
注入法で形成するる工程、注入した不純物を活性
化するための高温熱処理を900〜1100℃で30〜60
分間行ない、前記不純物を含んだシリコン酸化膜
より半導体基板内に拡散させ、各ソース領域、ド
レイン領域及びチヤンネル領域を形成する工程を
有する相補型MOS電界効果トランジスタの製造
方法もある。
純物をシリコン酸化膜中に含ませて所要の部分に
形成する工程、他の導電型を与え不純物をイオン
注入法で形成するる工程、注入した不純物を活性
化するための高温熱処理を900〜1100℃で30〜60
分間行ない、前記不純物を含んだシリコン酸化膜
より半導体基板内に拡散させ、各ソース領域、ド
レイン領域及びチヤンネル領域を形成する工程を
有する相補型MOS電界効果トランジスタの製造
方法もある。
以上のような本発明による製造方法によつて得
られる相補型MOS電界効果トランジスタは、耐
圧が所望の値でバラツキの少ない特徴のものが得
られ、また工程の短縮も可能であり、歩留の良い
ものが得られる。さらに本発明は、単体素子ばか
りでなく集積回路の１要素として用いられる事は
言うに及ばない。
られる相補型MOS電界効果トランジスタは、耐
圧が所望の値でバラツキの少ない特徴のものが得
られ、また工程の短縮も可能であり、歩留の良い
ものが得られる。さらに本発明は、単体素子ばか
りでなく集積回路の１要素として用いられる事は
言うに及ばない。
第１図ａ，ｂ，ｃ及びｄは、従来の製造方法に
よる製造工程での断面図であり、第２図ａ，ｂ，
ｃ，ｄ，ｅ，ｆ及びｇは、本発明の参考例による
製造工程での断面図であり、第３図ａ、ｂ及びｃ
は、他の参考例の工程断面図、第４図ａ、ｂ及び
ｃは実施例の製造工程での断面図であり、１……
一導電型半導体基板、２……該基板とは逆導電型
の限られた領域、３……シリコン酸化膜、４，７
……ソース領域、５，８……ドレイン領域、６，
９……チヤンネルストツパー領域、１０……ゲー
ト絶縁膜、１１，１１′……ゲート電極、１２，
１２′……ソース電極、１３，１３′……ドレイン
電極、１４……感光性樹脂膜、１５，１６……不
純物を含んだシリコン酸化膜、１７……Ｎ型領
域、１８……Ｐ型領域である。
よる製造工程での断面図であり、第２図ａ，ｂ，
ｃ，ｄ，ｅ，ｆ及びｇは、本発明の参考例による
製造工程での断面図であり、第３図ａ、ｂ及びｃ
は、他の参考例の工程断面図、第４図ａ、ｂ及び
ｃは実施例の製造工程での断面図であり、１……
一導電型半導体基板、２……該基板とは逆導電型
の限られた領域、３……シリコン酸化膜、４，７
……ソース領域、５，８……ドレイン領域、６，
９……チヤンネルストツパー領域、１０……ゲー
ト絶縁膜、１１，１１′……ゲート電極、１２，
１２′……ソース電極、１３，１３′……ドレイン
電極、１４……感光性樹脂膜、１５，１６……不
純物を含んだシリコン酸化膜、１７……Ｎ型領
域、１８……Ｐ型領域である。
Claims (1)
- １ 半導体基板の全主表面に絶縁膜を形成する工
程と、Ｎ（又はＰ）チヤンネル型およびＰ（又は
Ｎ）チヤンネル型絶縁ゲート電界効果トランジス
タの各ソース領域形成部および各ドレイン領域形
成部と各チヤンネルストツパー領域形成部の前記
絶縁膜を除去して前記半導体基板が露出する複数
の窓を同時に形成する工程と、前記窓の全てを通
してＮ（又はＰ）型不純物を前記基板に導入して、
前記Ｎ（又はＰ）チヤンネル型絶縁ゲート電界効
果トランジスタのソース領域およびドレイン領域
並びに該Ｐ（又はＮ）チヤンネルトランジスタの
チヤンネルストツパー領域を形成するとともに、
前記Ｐ（又はＮ）チヤンネル型絶縁ゲート電界効
果トランジスタの前記ソース領域形成部、前記ド
レイン領域形成部および前記Ｎ（又はＰ）チヤン
ネル型絶縁ゲート電界効果トランジスタの前記チ
ヤンネルストツパー領域形成部にＮ（又はＰ）型
の不純物領域をそれぞれ形成する工程と、前記Ｐ
（又はＮ）チヤンネル型絶縁ゲート電界効果トラ
ンジスタの前記ソース領域形成部および前記ドレ
イン領域形成部並びに前記Ｎ（又はＰ）チヤンネ
ル型絶縁ゲート電界効果トランジスタの前記チヤ
ンネルストツパー領域形成部上の前記窓のみを通
してＰ（又はＮ）型不純物を導入して前記Ｐ（又は
Ｎ）チヤンネル型絶縁ゲート電界効果トランジス
タのソース領域形成部およびドレイン領域形成
部、前記Ｎ（又はＰ）チヤンネル型絶縁ゲート電
界効果トランジスタの前記チヤンネルストツパー
領域形成部のＮ（又はＰ）型の不純物領域をＰ（又
はＮ）型領域に変換して前記Ｐ（又はＮ）チヤン
ネル型絶縁ゲート型電界効果トランジスタのソー
ス領域、ドレイン領域および前記Ｎ（又はＰ）チ
ヤンネル型絶縁ゲート電界効果トランジスタの前
記チヤンネルストツパー領域を形成する工程とを
含むことを特徴とする相補型MOS電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028445A JPS5832448A (ja) | 1982-02-24 | 1982-02-24 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028445A JPS5832448A (ja) | 1982-02-24 | 1982-02-24 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50023182A Division JPS5197388A (en) | 1975-02-24 | 1975-02-24 | Sohogata mos denkaikokatoranjisutanoseizohoho |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5832448A JPS5832448A (ja) | 1983-02-25 |
| JPS6359547B2 true JPS6359547B2 (ja) | 1988-11-21 |
Family
ID=12248868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028445A Granted JPS5832448A (ja) | 1982-02-24 | 1982-02-24 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832448A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100463A (ja) * | 1984-10-01 | 1985-06-04 | Nec Corp | 半導体集積回路の製造方法 |
| JPS61150363A (ja) * | 1984-12-25 | 1986-07-09 | Sony Corp | 半導体装置の製造方法 |
| JPH0773124B2 (ja) * | 1984-12-27 | 1995-08-02 | ソニー株式会社 | 半導体装置の製造方法 |
-
1982
- 1982-02-24 JP JP57028445A patent/JPS5832448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5832448A (ja) | 1983-02-25 |
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