JPH0391262A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、とくに、微細
化に適したたとえば、２層電極構造のＮＡＮＤ型マスク
ＲＯＭのような半導体メモリの製造方法に関する。

（従来の技術） 読み出し専用メモリ（ＲＯＭ）の大規模化のためには、
トランジスタを直列にしてセルサイズを小さくするＮＡ
ＮＤ型のセル構造が最適である。

そのセルの動作原理は簡単に示すと第５，６図のように
なる。

第５図はＮＡＮＤ型マスクＲＯＭのセル方式であり、第
６図はこのＲＯＭの読み出しである。１１はビット線、
２２はワード線、３３はデプレション型トランジスタ、
４４はエンハンスメント型トランジスタである。図中Ａ
のセルのデータを読むためには、Ａのつながっているゲ
ートｗ２　をのぞく他のすべてのゲートＷ、、　Ｗ、、
　Ｗ４を高電圧（たとえば５Ｖ）にし、Ａのつながって
いるゲートｗ２は□ＶにしてＡのつながっているドレイ
ン（ビット線ｂ□）を昇圧する。この時電流が流れれば
Ａのセルはデプレッション型トランジスタであるとわか
り、電流が流れなければエンハンスメント型トランジス
タであるとわかる。このマスクＲＯＭではこのトランジ
スタがデプレッヨン型かエンハンスメント型によってデ
ータの“０″と１１１”を区別している（以下、トラン
ジスタをデプレッション型にするために基板の電極下に
イオン注入する基板と逆導電型の不純物をＲＯＭインプ
ラと略称する）。

このようなＮＡＮＤ型セルを微細化するには直列にした
トランジスタのピッチをできるだけ小さくする必要があ
る。このピッチを小さくするには従来２層のポリシリコ
ンをゲート電極とした構造がある。

従来例のプロセスを第７図に示す。まず基板１（例えば
ｐ型シリコン基板もしくは、ｎ型基板内のｐ型ウェルで
もよい）上にゲート酸化膜２を形成した後デプレッショ
ン型にしたいトランジスタのできるる領域以外にレジス
ト３をかぶせ、ＲＯＭインプラとして基板と逆タイプの
不純物（リン、例えば加速電圧４０ｋｅＶ　、　ドーズ
量３　Ｘ　１０”− ａｎ−”）４をイオン注入する（第７図（ａ））。次い
で、約４００ＯＡの厚さの第１ゲート電極（ポリシリコ
ン）５を形成し反応性イオンエツチング（ＲＩＥ）で加
工する（第７図（ｂ））。次いでゲート電極間絶縁膜６
を９５０℃の熱酸化で形威し、次いで、第２ゲート電極
（４０００Ａの厚みのポリシリコン）７を形成する。第
２ゲート電極の形成の時に、この第２ゲート電極のはし
か第１ゲー１〜電極５に一部オーバーラップするように
ＲＩＥで加工を行なう。

ここでこの従来例で第１ゲート電極のスペースの下限が
どのように決まるかを考えると第８図に示すようになる
。

リングラフィの加工限界を ０．７ｐ１０．７／ｆｆ１（ライン（Ｌｍｉｎ）／スペ
ース（Ｓ　ｍ１ｎ））、リソグラフィの合わせ余裕（Δ
Ｍ）を ０．２５７４１１１（直接合わせの場合）、ＲＯＭイン
プラの横方向のびマージン（ΔＸ）を０．１５ｇｎ、 第２ゲート電極下トランジスタの最小実効チャネル長（
１６ｆｆｍｉｎ）を　　　　　　　　　　　　０．４−
と仮定すると、ＲＯＭインプラと第１ゲート電極は、リ
ソグラフィの合わせを間接的に（例えばフィールド酸化
膜を介して行なうことになるので、合わせずれ余裕ΔＭ
は、７２Ｘ０．２５与０．３５ＩＩｎとなる。

並び合った第１ゲート電極下にＲＯＭインプラが打ち込
まれた場合第１ゲート電極スペースは、この間の第２ゲ
ート電極下のトランジスタの最小実効チャネルの下限か
ら、 第１ゲート電極スペース幅≧ Ｌｅｆｆｎ＋ｉｎ＋２Δｘ＋２ΔＭ４１．４（μｍ）と
なる。

また、ＲＯＭインプラを注入するためのインプラマスク
のライン幅の最小値Ｌ　ｎｉｍからは、第１ゲート電極
スペース幅≧ Ｌｍｉｎ＋２ΔＭ　４１．４（−） となる。これは、第１ゲート電極スペースの加工上の制
限Ｓ　ｍ１ｎ＝０．７（Ｉｍ）にくらべて２倍も大きく
、ＲＯＭインプラの合わせずれ余裕がセルの微細化の大
きな障害となっていることがわかる。

この従来例ではとなり合った第２ゲート電極下にＲＯＭ
インプラを打ち込む場合も同様の計算になるので、第１
ゲート電極のライン幅の下限も１．４−以上となる。

よってｌセルあたりの（トランジスタが直列につながっ
た方向での）サイズは（１，４＋１．４）／２　＝１．
４μｓとなる。

この合わせずれについて一部改善をはかったものには第
９図に示す他の従来例のプロセスがある。

第９図（ａ）ではじめに第１ゲート電極下のデータ用の
第１のＲＯＭインプラ４のみをレジスト３をマスクとし
て注入し、第９図（ｂ）で第１ゲート電極５を形成し、
第９図（ｅ）でゲート電極間絶縁膜６形成後に、レジス
ト８をマスクとして第２ゲート電極下のデータ用の第２
のＲＯＭインプラ９を注入する。この時の基板とは逆導
電型の不純物は。

たとえばＰ型基板に対し、リン”Ｐ＋を４０ｋｅＶで３
ＸＩＯ１３ａｎ−”程度のドーズ量で注入する。この飛
程は第１ゲート電極厚４０００人より小であるので第１
ゲート電極下にははいらず第２ゲート電極下のチャネル
部にセルファラインで不純物が注入されることになる。

よってはじめの従来例のように第１ゲート電極ライン幅
≧１．４ｔｍ　という制約はなくなるが、第１ゲート電
極スペース幅については制約は解消されず１．４（μｍ
）以上となる。

（発明が解決しようとする課題） このように、たとえば２層電極構造のＮＡＮＤ型マスク
ＲＯＭのような半導体メモリを微細化するには、前述の
ようにイオン注入された不純物の合わせずれ余裕が大き
な障害となっており、前記他の従来例に示すように多少
改善されてもまだ十分とは云えるものではなかった。

本発明は、以上のような欠点をなくし、第１ゲート電極
下のイオン注入が第１ゲートとセルファラインで行なわ
れるようにすることにより、微細化が可能なＮＡＮＤ型
読み出し専用メモリを提供するものである。

〔発明の構成〕

（課題を解決するための手段） 本発明は、トランジスタをデプレッション型にするため
に半導体基板と逆導電型の不純物をゲート電極下にイオ
ン注入する半導体装置の製造方　７− 法であり、半導体基板の主表面全面に前記基板と同導電
型の不純物をゲート電極の厚さと同程度以上の飛程にな
るような加速電圧でイオン注入する工程と、このゲート
電極を前記基板に形成後、前記基板と逆導電型の不純物
をゲート電極の厚さと同程度以上の飛程になるような加
速電圧でイオン注入する工程と、前記ゲート電極を前記
基板に形成後前記基板と逆導電型の不純物をゲート電極
の厚さより小なる飛程になるような加速電圧でイオン注
入する工程とを有することを特徴としている。

（作用） ゲート電極下のイオン注入が、ゲート電極とセルファラ
インで行なうようになるため、イオン注入の合わせ余裕
や合わせずれの影響を考慮する必要がなくなりセルの大
きさを著しく小さくすることができる。

ここで、前述のように、不純物をゲート電極の厚さと同
程度以上の飛程になるような加速電圧でイオン注入する
工程を含んでいるが、これは、ゲート電極を通してイオ
ン注入するので、この電極を貫通できるような加速電圧
が必要であるからである。しかし、ゲート電極は、ゲー
ト酸化膜およびゲート電極間絶縁膜にはさまれているの
で、当然これらも貫通するような加速電圧を加えなけれ
ばならない。しかし、実施例におけるゲート電極の厚さ
はおよそ４０００λ程度であるのに対し、これら酸化膜
、絶縁膜等の厚さは高々それぞれ２００λ〜２８０λ程
度であるので１両者を合わせてもこれらを無視すること
による影響は大きくない。

（実施例） 本発明の実施例を第１図（ａ）〜（ｅ）に示す。

第１図（ａ）で基板（例えばｐ型シリコン基板またはｎ
型基板内のｐ型ウェル）上にゲート酸化膜２を９００℃
の乾燥酸素雰囲気中で形成し、セル領域全面に基板と同
導電型の不純物（例えばホウ素５ｘ　ｌ　Ｑ　１”　ｏ
−２）を、第１ゲート電極の厚さ４０００　Ａ以上の飛
程を持つエネルギーで（例えば１８０ｋｅＶ）イオン注
入する。

その後第１ゲート電極となるポリシリコン５をＬＰＣＶ
Ｄ法により約６３０℃で４０００人形成し、リンネ鈍物
を導入した後、第１ゲート電・極５をレジストパターン
をマスクとして反応性イオンエツチングで加工する（第
１図（ｂ））。ついでゲート電極間絶縁膜６を形成し、
それから第１のＲＯＭインプラ４として第１ゲート電極
下に導入するべき基板と逆導電型の不純物（例えばリン
３Ｘ１０”■−２）をレジスト３をマスクとして注入す
る（第１図（Ｃ））。この時リンの加速エネルギーは第
１ゲート電極厚約４０００Åより大きな飛程でなくては
ならず、たとえば３４０ｋｅＶとなる。これは３１Ｐ＋
の３４０ｋｅＶ　テも良いし％１ｐ４＋を１７０ｋｅ−
Ｖ　テ注入してやってもよい。

この時第１ゲート電極５のスペース部にはみ出て注入さ
れた不純物（リン）１０は基板中へ深くはいり、第１ゲ
ート電極厚以上の深さにはいることになり、第１図（ａ
）で形成した基板と同導電型の不純物（ホウ素）に打ち
消されてしまうことになる。また不純物が深くへ注入さ
れるため、第１ゲート電極スペース上に形成される第２
ゲート電極７をもつトランジスタのしきい値に影響する
表面近くの不純物濃度への影響はほとんどない。これを
示すシミュレーション結果は第２図のようになる。

第１図（ｅ）の各Ａ−Ｄ断面での不純物の深さ方向の分
布は第２図のＡ−Ｄのようになり、集土ゲート電極スペ
ース下に打たれた不純物（リン）　１０は深い所にピー
クを持つホウ素によって完全に打ち消されていることが
わかる。

第１図（ｄ）では、他の従来例同様に第１ゲート電極ス
ペース下に第２のＲＯＭインプラ９（リン）をセルファ
ラインで注入することができ、その後第１図（ｅ）では
第２のゲート電極７（ポリシリコン）を形成している。

第１図（ｅ　）　Ａ　−Ｄの部分でのＭＯＳトランジス
タのゲート電極（Ｖ　ｏ　）対コンダクタンスをシミュ
レーションで求めたものが第３図である。これによれば
、第１ゲート電極スペース部に打ち込まれた深いリンは
第２ゲート電極のトランジスタのしきい値やゲート電圧
対コンダクタンス特性にほとんど影響を与えていないこ
とがわかる。図中Ａ。

１１− ＢとＣの特性がわずかに異なるが、ゲート電極下のトラ
ンジスタと第１ゲート電極スペース部のトランジスタの
しきい値やセル電流を合わせ込むためには第１図（ｄ）
の工程でセル部全面に、ゲート電極厚以下の飛程のエネ
ルギーで合わせ込みのイオン注入を行なえば良い。

以上のような実施例で用いた工程では、第１ゲート電極
スペースの下限は第４図に示すように求めることができ
る、加ニレベルや合わせについての仮定は従来例の場合
と同様とする。第４図（ａ）より、 第１ゲート電極スペース≧ １２− であるので結局第１ゲート電極スペース≧０．７−とな
る。

本実施例ではとなり合った第１ゲート電極下に第１のＲ
ＯＭインプラ４（リン）を注入する場合に、この第１ゲ
ート電極間にＲＯＭデータが入らないようにする必要が
ないため、従来例のようなＲＯＭインプラマスクのライ
ン加工の下限から来る制約がない。

また、となり合った第１ゲート電極の一方の下に第１の
ＲＯＭインプラを注入し、これがマスクの合わせズレで
右側の第１ゲート電極下へはいる可能性を第４図（ｂ）
で考え、最悪を考えても、第１ゲート電極ライン≧第１
ゲート電極ライン加工下限＝０．７７ｍ、第１ゲート電
極スペース＝０．７μｓ。

合わせ余裕は第１ゲート電極−ＲＯＭインプラの間接合
わせをするとして０．３５μｍ９合わせズレも０．３５
ＩＩＩｎ、さらに拡散のびΔｘ　＝０．１５−を考慮し
て、となりの第１ゲート電極下の実効チャネル長は、Ｌ
ｅｆｆ＝０．７＋０．７−０．３５−０．３５−０．１
５＝０．４５ｍｍ　≧Ｌｅｆｆ＋＊ｉｎ　（０，４１ｍ
）となるので、第１ゲート電極のスペースは加工の下限
の０．７１Ｍとすることができる。

また本実施例は、ＲＯＭデータのためのイオン注入をゲ
ート電極間絶縁膜の酸化の後に行なうので、ＲＯＭイン
プラやその他の不純物プロファイルへの熱工程の影響を
小さくできる。

また、本発明では第１図（ａ）で基板深くイオン注入に
より基板と同導電型の不純物のピークを形成しているが
、これは必ずしもこの工程で作る必要はなくｐ−ウェル
形成時に形成してもよい。

また、本実施例ではＲＯＭのデータのイオン注入が主な
熱工程であるゲート電極間の絶縁膜形成後に行なわれる
ため不純物プロファイルの変化が少なく、この点でも微
細化に役立っている。

なお、前述した実施例では、第１および第２のゲート電
極としてポリシリコンを使用しているが、これに限定さ
れるものではなく、たとえば、タングステンシリサイド
のような高融点シリサイドやポリシリコンを利用したポ
リサイドなども用いられる。

〔発明の効果〕

以上に述べたように、本発明で記述した方法により第１
ゲート電極とセルファラインで第１ゲート電極下のＲＯ
Ｍデータのインプラを注入することができるため、第１
ゲート電極とＲＯＭデータイオン注入の合わせ余裕や合
わせずれの影響を考慮する必要がなくなる。よって半導
体メモリのセルサイズの大幅な低減が可能となり、大規
模読み出し専用メモリなどの半導体メモリを作ることが
可能になった。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は、本発明の一実施例の半導体装
置の製造工程図、第２図は本発明の前記実施例における
四〜旧断面（第１図（ｅ））での半導体基板の深さ方向
の不純物プロファイルを示す図。 第３図は本発明の前記実施例における四〜回断面（第１
図（ｅ））での各ＭＯ８構造のＶａ対コンダクタンス特
性図、第４図は本発明の第１ゲート電極スペース下限を
決める説明図、第５図は従来構造のＮＡＮＤ型ＲＯＭの
セル方式構成図、第６図は従来構造のＮＡＮＤ型ＲＯＭ
の読み出し説明図、第７図（ａ）〜（ｃ）は従来例の半
導体装置の製造工程図、第８図は前記従来例の第１ゲー
ト電極スペースの下限を決める説明図、第９図（ａ）〜
（ｄ）は他の従来例の製造工程図である。 ｌ・・・半導体基板、　　　　２・・・ゲート酸化膜、
３．８・・・レジスト、　　　４・・・第１のＲＯＭイ
ンプラ、５・・・第１のゲート電極、　６・・・ゲート
電極間絶縁膜、７・・・第２のゲート電極、　９・・・
第２のＲＯＭインプラ、１０・・・深く注入された不純
物、 １１・・・ゲート電極下に注入された不純物。

Claims (1)

【特許請求の範囲】
1. ゲート電極下にイオン注入を行なうことを特徴とする半
   導体装置の製造方法において、半導体基板の主表面全面
   に前記基板と同導電型の不純物を前記ゲート電極の厚さ
   と同程度以上の飛程になるような加速電圧でイオン注入
   する工程と、前記ゲート電極を前記基板に形成後、前記
   基板と逆導電型の不純物を前記ゲート電極の厚さと同程
   度以上の飛程になるような加速電圧で選択的にイオン注
   入する工程と、前記ゲート電極を前記基板に形成後前記
   基板と逆導電型の不純物を前記ゲート電極の厚さより小
   なる飛程になるような加速電圧で選択的にイオン注入す
   る工程とを有することを特徴とする半導体装置の製造方
   法。