JPS58148448A - 半導体ｒｏｍの製造方法 - Google Patents
半導体ｒｏｍの製造方法Info
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- JPS58148448A JPS58148448A JP57031927A JP3192782A JPS58148448A JP S58148448 A JPS58148448 A JP S58148448A JP 57031927 A JP57031927 A JP 57031927A JP 3192782 A JP3192782 A JP 3192782A JP S58148448 A JPS58148448 A JP S58148448A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、製造過程でデータを書き込み設定するマス
クＲＯＭのような半導体ＲＯＭの製造方法に関する。
クＲＯＭのような半導体ＲＯＭの製造方法に関する。
従来、ＭＩ８半導体装置において、マスクＲＯＭを構成
するには、一般的に半導体基板に形成された拡散領域と
蒸着等によって形成された金属との接続を行なうか否か
１；よって、データの書き込みを行なうようにしている
。すなわち、金属とＭＩ８）ランジスタの拡散領域とを
接続するコンタクト穴を形成するか否かによって、デー
タノ母ターンとなるＲＯＭの目を形成するものである。
するには、一般的に半導体基板に形成された拡散領域と
蒸着等によって形成された金属との接続を行なうか否か
１；よって、データの書き込みを行なうようにしている
。すなわち、金属とＭＩ８）ランジスタの拡散領域とを
接続するコンタクト穴を形成するか否かによって、デー
タノ母ターンとなるＲＯＭの目を形成するものである。
しかし、現在のように高ｍ積密度化が要求されるように
なってくると、上記のようにコンタクト穴によってＲＯ
Ｍの目を形成するような手段では、各記憶素子部の占有
面積が大きくなり、藁巣槓化のために大きな障害となる
。
なってくると、上記のようにコンタクト穴によってＲＯ
Ｍの目を形成するような手段では、各記憶素子部の占有
面積が大きくなり、藁巣槓化のために大きな障害となる
。
このような点を改善する手段として、ＮチャンネルＥ／
Ｄ Ｍ Ｏ８において久のようなことが考えられている
。すなわち、半導体基板上にダート酸化膜を形成した後
に、そのダート下のチャンネル部分に対して、ソース、
ドレインと１４［１性の不純物イオンを選択的に注入し
、その後２；ｒ−）＆属・ダターンを形成する。そして
、その彼にソース、ドレイン拡散領域を形成し、さらに
コンタクト穴形成、配線金鵬層の諏看、／ヤターン形成
を行なってマスクＲＯＭを形成する。
Ｄ Ｍ Ｏ８において久のようなことが考えられている
。すなわち、半導体基板上にダート酸化膜を形成した後
に、そのダート下のチャンネル部分に対して、ソース、
ドレインと１４［１性の不純物イオンを選択的に注入し
、その後２；ｒ−）＆属・ダターンを形成する。そして
、その彼にソース、ドレイン拡散領域を形成し、さらに
コンタクト穴形成、配線金鵬層の諏看、／ヤターン形成
を行なってマスクＲＯＭを形成する。
しかし、このような手段で製造したのでは、ＲＯＭの目
の変更が頻繁に行なわれるような場ＲＯＭの製造工程の
初期的段階で行なわれるものであるため、大きな問題が
存在するようになる。すなわち、記憶データの変更に伴
なうＲＯＭの目の変更要求に対して、速やかに追従する
ことが困難となり、納期的な問題も付随発生する。
の変更が頻繁に行なわれるような場ＲＯＭの製造工程の
初期的段階で行なわれるものであるため、大きな問題が
存在するようになる。すなわち、記憶データの変更に伴
なうＲＯＭの目の変更要求に対して、速やかに追従する
ことが困難となり、納期的な問題も付随発生する。
この発明は上記のような点に鑑みなされたもので、充分
に高集積化の要求に対して応答できるようにすると共に
、記憶設定データの変更があるような場合でも、これに
対して充分追従することができるようにするマスクＲＯ
Ｍのような半導体ＲＯＭの製造方法を提供しようとする
ものである。
に高集積化の要求に対して応答できるようにすると共に
、記憶設定データの変更があるような場合でも、これに
対して充分追従することができるようにするマスクＲＯ
Ｍのような半導体ＲＯＭの製造方法を提供しようとする
ものである。
すなわち、この発明に係る製造方法は、半導体基板の表
面にｒ−）絶縁膜を形成し、且っｒ−ト金属パターンを
形成した後に、このｒ−）金属ノ譬ターン相互間に不純
物を導入してソース。
面にｒ−）絶縁膜を形成し、且っｒ−ト金属パターンを
形成した後に、このｒ−）金属ノ譬ターン相互間に不純
物を導入してソース。
ドレイン領域となる第１の拡散層を形成してエンへンス
メント型トランゾスタあるいはディプレッション型トラ
ンジスタによる記憶素子部を形成するものであり、さら
に選択されたソース。
メント型トランゾスタあるいはディプレッション型トラ
ンジスタによる記憶素子部を形成するものであり、さら
に選択されたソース。
ドレイン領域に上記不純物より拡散係数の大きい不純物
を導入して、上記トランジスタをｒイデレツション型あ
るいはエンへンスメント温のトランジスタに変更してＲ
ＯＭの目を形成するようにしたものである。
を導入して、上記トランジスタをｒイデレツション型あ
るいはエンへンスメント温のトランジスタに変更してＲ
ＯＭの目を形成するようにしたものである。
以下図面を参照してこの発明の一実施例を説明する。こ
の実施例はＮチャンネル型集積回路による場合を示すも
ので、まず４１図に示すようにＰ型テロ 〜１０Ｑｍ（
１００）結晶面を有する単結晶シリコンによる半導体基
板１１の表面上に、２００〜１００ＯＡの熱酸化膜１２
を形成する。そして、この熱酸化！ｓ１２上に、窒化シ
リコン膜１３を形成するもので、この窒化シリコン膜１
３はＭＯ８）ランジスタ等となるべき活性（上領域１４
を残して部分的に除去する。
の実施例はＮチャンネル型集積回路による場合を示すも
ので、まず４１図に示すようにＰ型テロ 〜１０Ｑｍ（
１００）結晶面を有する単結晶シリコンによる半導体基
板１１の表面上に、２００〜１００ＯＡの熱酸化膜１２
を形成する。そして、この熱酸化！ｓ１２上に、窒化シ
リコン膜１３を形成するもので、この窒化シリコン膜１
３はＭＯ８）ランジスタ等となるべき活性（上領域１４
を残して部分的に除去する。
この窒化シリコン膜１３の除去された活性化領域以外の
部分には、ボロンを注入し、寄生ＭＯ８効果による反転
防止のためのチャンネルストツノ譬１５を形成するう ここで、上記窒化シリコン膜ＩＪは、フォトレジストを
マスクとして、プレオン系のがスによるプラズマエツチ
ングによって、上記活性化領域１４を残して除去するよ
うにすればよい。
部分には、ボロンを注入し、寄生ＭＯ８効果による反転
防止のためのチャンネルストツノ譬１５を形成するう ここで、上記窒化シリコン膜ＩＪは、フォトレジストを
マスクとして、プレオン系のがスによるプラズマエツチ
ングによって、上記活性化領域１４を残して除去するよ
うにすればよい。
上記窒化ｖ９コン膜１３は、半導体基板１１の熱酸化に
対して耐酸化性マスクとして作用するもので、この窒化
Ｖリコン膜１３をマスクとして熱酸化を行なう選択酸化
によって、第２図に示すようにフィールド酸化ｌｌｌ１
ｇを形成する。
対して耐酸化性マスクとして作用するもので、この窒化
Ｖリコン膜１３をマスクとして熱酸化を行なう選択酸化
によって、第２図に示すようにフィールド酸化ｌｌｌ１
ｇを形成する。
そして、上記窒化シリコンＨｘｓおよび熱酸化膜１２を
除去する。この場合、上記フィール−酸化１１１ｇの厚
さは、０．７〜１．２ハ程實であれば充分である。
除去する。この場合、上記フィール−酸化１１１ｇの厚
さは、０．７〜１．２ハ程實であれば充分である。
このように窒化シリコンＭｉｌｌおよび熱酸化ｍｘｘを
除去した後、フィールド酸化膜１ｅの領域以外の部分、
すなわち活性化領域１４の熱酸化を行ない、５ｏｏ〜１
０００Ａの二酸化Ｖリコン膜によるダート絶縁ｇｚｙを
形成する。このダート絶−ａｌ［Ｊ７ｋｌ：はリンまた
はヒ素の高濃度にドープした多結晶シリコンを、例えば
頗圧式ＣＶＤ法により０．３〜０．４μ態の厚さで全面
に成長させる。そして、記憶素子を構成するＭＯＳ）ラ
ンジスタのゲート部分および配線層となるべき部分をレ
ジストによって選択的に覆い、そのレジストの存在しな
い部分の多結晶シリコンをフレオン系ガスによるプラズ
マエツチングによって除去し、多結晶シリコンによるデ
ート金属パターンＩＪを形成する。この？−）金属パタ
ーン１８の材料としては、その他に高融点金属であるタ
ングステン、そりブデｙ４、またはそれらのシリナイド
等が使用できる。
除去した後、フィールド酸化膜１ｅの領域以外の部分、
すなわち活性化領域１４の熱酸化を行ない、５ｏｏ〜１
０００Ａの二酸化Ｖリコン膜によるダート絶縁ｇｚｙを
形成する。このダート絶−ａｌ［Ｊ７ｋｌ：はリンまた
はヒ素の高濃度にドープした多結晶シリコンを、例えば
頗圧式ＣＶＤ法により０．３〜０．４μ態の厚さで全面
に成長させる。そして、記憶素子を構成するＭＯＳ）ラ
ンジスタのゲート部分および配線層となるべき部分をレ
ジストによって選択的に覆い、そのレジストの存在しな
い部分の多結晶シリコンをフレオン系ガスによるプラズ
マエツチングによって除去し、多結晶シリコンによるデ
ート金属パターンＩＪを形成する。この？−）金属パタ
ーン１８の材料としては、その他に高融点金属であるタ
ングステン、そりブデｙ４、またはそれらのシリナイド
等が使用できる。
このように形成されたｒ−）金属／４ターン１８の表面
には、第３図に示すように熱酸化により５００〜１００
０人の二酸化シリコン膜１９を形成し、またこの？−）
金属ノぐターン１８をマスクとして半導体基板１１にヒ
素のイオンを注入し、ＭＯＳ）ランジスタの、ソース、
ドレインとな＋＃４１の拡散層２０を形成する。尚、こ
こではダート絶縁膜１２を残した状態でイオン注入し第
１の拡散層２０を形成するようにしたが。
には、第３図に示すように熱酸化により５００〜１００
０人の二酸化シリコン膜１９を形成し、またこの？−）
金属ノぐターン１８をマスクとして半導体基板１１にヒ
素のイオンを注入し、ＭＯＳ）ランジスタの、ソース、
ドレインとな＋＃４１の拡散層２０を形成する。尚、こ
こではダート絶縁膜１２を残した状態でイオン注入し第
１の拡散層２０を形成するようにしたが。
これは第１の拡散層２ｏを形成する領域の半導体基板１
１を露出して行なってもよい。
１を露出して行なってもよい。
そして、このように構成された半導体基板１１の表面郡
全体に、３００−１０００ムの窒化シリコン膜２１を形
成する。
全体に、３００−１０００ムの窒化シリコン膜２１を形
成する。
次に、＠４図に示すように窒化シリコン１ｉ１１［２１
の上にフォトレジストによるレジストパターンマスク２
２を形成する。ここで、３個に分割して示したダート金
属ツヤターン１ｊそれぞれに対応して、工ｙへンスメン
トｆＪＭＯ８トラ７ジＸりが形成されるもので、誓き込
みデータに対応して中央のｒ−）金属ノ母ターン１８を
ｒイデレッＶヨンｇＭＯ８）ランジスタに変更し、ＲＯ
Ｍの目を形成するものと仮定した場合、上記レジストパ
ターンマスク２２において、このグイ！レツνヨンｆｆ
１Ｍ０８）ランゾスタにｔ”更すべき領域に対応して開
口２Ｊが形成される。
の上にフォトレジストによるレジストパターンマスク２
２を形成する。ここで、３個に分割して示したダート金
属ツヤターン１ｊそれぞれに対応して、工ｙへンスメン
トｆＪＭＯ８トラ７ジＸりが形成されるもので、誓き込
みデータに対応して中央のｒ−）金属ノ母ターン１８を
ｒイデレッＶヨンｇＭＯ８）ランジスタに変更し、ＲＯ
Ｍの目を形成するものと仮定した場合、上記レジストパ
ターンマスク２２において、このグイ！レツνヨンｆｆ
１Ｍ０８）ランゾスタにｔ”更すべき領域に対応して開
口２Ｊが形成される。
そして、このようなレジストパターンマスク２２の開口
２′３に対応して、窒化シリコンＨ２１および二酸化シ
リコン膜１９、さらにダート絶縁膜１１をエツチング除
去する。
２′３に対応して、窒化シリコンＨ２１および二酸化シ
リコン膜１９、さらにダート絶縁膜１１をエツチング除
去する。
次に、ｋ、に２レジストノぐターンマスクｊ ｊ ヲ除
去し、その後に勇５図に示すように、全面に層間絶縁膜
として４〜１６重量％程度のリンを含むＰ８Ｇｌｌｌ［
ｆｆ１４を０．５〜１．５声−、ＩｉＫの厚さで形成す
る。そして、レジストマスクを用いてＰ ８ ＧＦｉＸ
２４をエツチングし、コンタクト部に対応して開口部２
５を形成する。この開口部２５は後工程で金属配線が施
されるものであるが、この配線を断線事故等から防止す
るためにリフロー技術によって９００〜１１００℃程度
で熱処理し、開口部２５の段差部を図のようになめらか
にする。
去し、その後に勇５図に示すように、全面に層間絶縁膜
として４〜１６重量％程度のリンを含むＰ８Ｇｌｌｌ［
ｆｆ１４を０．５〜１．５声−、ＩｉＫの厚さで形成す
る。そして、レジストマスクを用いてＰ ８ ＧＦｉＸ
２４をエツチングし、コンタクト部に対応して開口部２
５を形成する。この開口部２５は後工程で金属配線が施
されるものであるが、この配線を断線事故等から防止す
るためにリフロー技術によって９００〜１１００℃程度
で熱処理し、開口部２５の段差部を図のようになめらか
にする。
このように熱処理を行なうと、上記窒化シリコン模２１
等の除去されたディブレラｖ＊ｙｍＭＯ８）ランジスタ
とすべき部分のソース、ドレイン領域に、ｐｓＧＪ［ｊ
Ｊを拡散源としてリンを拡散し、第２のソース、ドレイ
ンとなる第２の拡散層２６が形成される。この場合、ヒ
素の拡散による′＃４１のソース、ドレインとなる察１
の拡散層２０に対して、リンを拡散した＠２の拡散層２
１は、リンとヒ素の拡散係数の差から＠２の拡散層２６
が深く形成される。この場合、同時にリンによる深い第
２の拡散層２６は横方向にも拡散する。
等の除去されたディブレラｖ＊ｙｍＭＯ８）ランジスタ
とすべき部分のソース、ドレイン領域に、ｐｓＧＪ［ｊ
Ｊを拡散源としてリンを拡散し、第２のソース、ドレイ
ンとなる第２の拡散層２６が形成される。この場合、ヒ
素の拡散による′＃４１のソース、ドレインとなる察１
の拡散層２０に対して、リンを拡散した＠２の拡散層２
１は、リンとヒ素の拡散係数の差から＠２の拡散層２６
が深く形成される。この場合、同時にリンによる深い第
２の拡散層２６は横方向にも拡散する。
ここで、先に析出した窒化ｖ ＩＪコン膜２１は。
Ｐ５Ｇｊｌｊ（のエツチング６二際してストツ／骨とし
て作用し、またリフロー熱処理に際しても、例えばスチ
ーム中で行なった場合には半導体基板１１およびダート
金属〕譬ターンＩＪに対して、耐酸化性マスクとして作
用する。
て作用し、またリフロー熱処理に際しても、例えばスチ
ーム中で行なった場合には半導体基板１１およびダート
金属〕譬ターンＩＪに対して、耐酸化性マスクとして作
用する。
尚、Ｐ８Ｇｌ［ｊＪのリフローが比較的低い温度、ある
いは短時間で行なわれて、リンによる第２の拡散層ｚ６
が充分深くならない場合には、ＰａＧ膜２４を形成して
後に、熱処理によってあらかじめ深い拡散層２６を形成
するようにしてもよい。
いは短時間で行なわれて、リンによる第２の拡散層ｚ６
が充分深くならない場合には、ＰａＧ膜２４を形成して
後に、熱処理によってあらかじめ深い拡散層２６を形成
するようにしてもよい。
そして、このように深い＠２の拡散層２ｄの形成された
ＭＯＳ）ランジスタは、チャンネル長が短かくなり、シ
ョニトチャンネル効畢によつてスレッシュホールド［圧
力低下し、エンハンスメント型ＭＯ８）ランジスタがデ
ィプレッション型ＭＯ８）ランジスタに変更されるよう
になる、ここで、このソースとドレインとがさらに近接
して短絡導通する状態となったとしても、ＲＯＭの機能
とからは問題がない。
ＭＯＳ）ランジスタは、チャンネル長が短かくなり、シ
ョニトチャンネル効畢によつてスレッシュホールド［圧
力低下し、エンハンスメント型ＭＯ８）ランジスタがデ
ィプレッション型ＭＯ８）ランジスタに変更されるよう
になる、ここで、このソースとドレインとがさらに近接
して短絡導通する状態となったとしても、ＲＯＭの機能
とからは問題がない。
そして、第６図に示すように上記Ｐ２Ｏ膜２４の開口部
２５に対応してレジストマスクを用いてエツチングし、
窒化シリコン膜２１およびｒ−ト絶縁膜１７を除去して
コンタクト孔２１を形成し、１〜２％のシリコンを含ん
だアルミニウムを析出して、所望の・臂ターンの配線金
属層２８を形成し、その後ノ臂ツシペーション用膜とし
てプラズマデＩジション１−より析出した窒化シリコン
膜２９を形成してマスクＲＯＭを完成するウ 上記実施例は、ＲＯＭの記憶素子となるべきＭＯＳ）ラ
ンジスタを、あらかじめエンハンスメント型に形成して
おき、その一部を書考込みデータに応じてデイデレツン
ヨン型に変更して情報を書き込み設定する場合について
示した。
２５に対応してレジストマスクを用いてエツチングし、
窒化シリコン膜２１およびｒ−ト絶縁膜１７を除去して
コンタクト孔２１を形成し、１〜２％のシリコンを含ん
だアルミニウムを析出して、所望の・臂ターンの配線金
属層２８を形成し、その後ノ臂ツシペーション用膜とし
てプラズマデＩジション１−より析出した窒化シリコン
膜２９を形成してマスクＲＯＭを完成するウ 上記実施例は、ＲＯＭの記憶素子となるべきＭＯＳ）ラ
ンジスタを、あらかじめエンハンスメント型に形成して
おき、その一部を書考込みデータに応じてデイデレツン
ヨン型に変更して情報を書き込み設定する場合について
示した。
しかし、これは逆にあらかじめＲＯＭの記憶素子部をデ
イデレツンヨン温Ｍ０８トランジスタで構成し、これを
沓き込み情報にもとづきエンハンスメント［ＭＯＳ）ラ
ンジスタさ一変更するようにしてもよい。
イデレツンヨン温Ｍ０８トランジスタで構成し、これを
沓き込み情報にもとづきエンハンスメント［ＭＯＳ）ラ
ンジスタさ一変更するようにしてもよい。
このような場合は、まず＠１図乃至Ｗ２Ｂ図に示した１
実施例と同様に半導体基板１１に対してダート絶縁膜１
１％ｆ−）金属ノ臂ターン１８、二酸化シリコン膜１９
、窒化シリコン膜２１を形成し、ソース、ドレインとな
る＄１の拡散−２０を形成する。この場合、構成される
ＭＯ８トランジスタは、デイグレツＶ′″−ＩＶｌｉ１
ｇユするもので、その手段としてはｆ−）絶縁ｙ１４ｘ
ｒを形成した後にリンやヒ素のイオン注入を行ない、ス
レッシュホールド電圧を下げる手段、あるいはショート
チャンネル効果を利用してスレッシュホールド電圧を下
げる方法がある。ここで、ショートチャンネル効果を利
用する場合について説明すると、まずｅ−）金属パター
ン１８の幅、すなわちデート長をショートチャンネル効
果が生ずるような長さに形成する。そして、前実施例と
同様に多結晶シリコンのダート金員パターン１８の表面
に二酸化シリコン膜１ｇを形成し、ヒ素のイオン注入に
より！８１のソース。
実施例と同様に半導体基板１１に対してダート絶縁膜１
１％ｆ−）金属ノ臂ターン１８、二酸化シリコン膜１９
、窒化シリコン膜２１を形成し、ソース、ドレインとな
る＄１の拡散−２０を形成する。この場合、構成される
ＭＯ８トランジスタは、デイグレツＶ′″−ＩＶｌｉ１
ｇユするもので、その手段としてはｆ−）絶縁ｙ１４ｘ
ｒを形成した後にリンやヒ素のイオン注入を行ない、ス
レッシュホールド電圧を下げる手段、あるいはショート
チャンネル効果を利用してスレッシュホールド電圧を下
げる方法がある。ここで、ショートチャンネル効果を利
用する場合について説明すると、まずｅ−）金属パター
ン１８の幅、すなわちデート長をショートチャンネル効
果が生ずるような長さに形成する。そして、前実施例と
同様に多結晶シリコンのダート金員パターン１８の表面
に二酸化シリコン膜１ｇを形成し、ヒ素のイオン注入に
より！８１のソース。
ドレインとなる′＠１の拡散層２０を形成し、窒化シリ
コン１１．２１を形成するものである。
コン１１．２１を形成するものである。
次に第７図に示スようにレジストノ母ターンマスク３゛
Ｑを形成するもので、このマスク３０にはエンハンスメ
ント型に形成すべきＭ０８トランジスタ（この場合は両
端に位置するもの）領域に対応して開口３１ｍ、Ｊｌｂ
が形成される。
Ｑを形成するもので、このマスク３０にはエンハンスメ
ント型に形成すべきＭ０８トランジスタ（この場合は両
端に位置するもの）領域に対応して開口３１ｍ、Ｊｌｂ
が形成される。
そして、＄８図に示すようにこのマスク３０のｔＵＵ３
３１ａ、３１ｂからエンへンスメント屋トランジスタと
すべきＭ０８トランジスタのソース領域に、＠１の拡散
層２０とは異種性でしかも拡散係数の大きい不純物、例
えば−ロンをイオン注入により打込む。その後、熱処理
を行なうことによって第２の拡散４３ｊ１ｍ、３２ｂを
形成するもので、この場合拡散係数の差によっていわゆ
るＤ８Ａ（Ｄ目ｆｕｓｅｄ ８ｅｌｆ Ａｌｉｇｆｉ）
Ｉｌ造となる。すなわち、この＠２の拡散層３２１゜
Ｊｊｂを有するＭＯＳ）ランジスタのチャンネル部の不
純物濃度は高くなり、スレッシュホールド電圧が１昇し
てエンハンスメントｆｉＭＯ８トランジスタを構成する
ようになる。
３１ａ、３１ｂからエンへンスメント屋トランジスタと
すべきＭ０８トランジスタのソース領域に、＠１の拡散
層２０とは異種性でしかも拡散係数の大きい不純物、例
えば−ロンをイオン注入により打込む。その後、熱処理
を行なうことによって第２の拡散４３ｊ１ｍ、３２ｂを
形成するもので、この場合拡散係数の差によっていわゆ
るＤ８Ａ（Ｄ目ｆｕｓｅｄ ８ｅｌｆ Ａｌｉｇｆｉ）
Ｉｌ造となる。すなわち、この＠２の拡散層３２１゜
Ｊｊｂを有するＭＯＳ）ランジスタのチャンネル部の不
純物濃度は高くなり、スレッシュホールド電圧が１昇し
てエンハンスメントｆｉＭＯ８トランジスタを構成する
ようになる。
次に、前記ｌ＠５図および＠６図の場合と同僚にして第
９図および＠１０図に示すように、ＰＥＧ膜２４を形成
し、配線金属層２８、窒化シリコン膜２９を形成するも
ので、この場合窒化シリコン膜２１が全面に存在するた
め、半導体基板１１に対するリンの拡散は行なわれない
。
９図および＠１０図に示すように、ＰＥＧ膜２４を形成
し、配線金属層２８、窒化シリコン膜２９を形成するも
ので、この場合窒化シリコン膜２１が全面に存在するた
め、半導体基板１１に対するリンの拡散は行なわれない
。
纂７図乃至＠１０図において＠１図乃至＠６図と同一部
分は同一符号を付して示し、その説明は省略した。
分は同一符号を付して示し、その説明は省略した。
尚、以１の実施例ではＮチャラネ４ＭＯ８の場合につい
て説明したが、これはＰ−ＭＯＳ。
て説明したが、これはＰ−ＭＯＳ。
Ｃ−ＭＯＳにおいても、また他の半導体装置においても
同僚に実施できるものである。
同僚に実施できるものである。
以とのようにこの発明によれば、あらかじめ設定される
第１のソース、ドレインとなる浅い＠１の拡散層に対し
て、不純物の拡散係数の差を利用して深い第２の拡散層
を選択的に形成し、情報を書き込み設定するようにする
うすなわち、１記第２の拡散層によって、Ｍ０８トラン
ジスタのチャンネル長を同極性不純物により短かくした
り、またチャンネルの異極性不純物濃プをとげたりして
、スレッシュホールド０電圧を変化させて情報の書き込
み設定が行なわれる。
第１のソース、ドレインとなる浅い＠１の拡散層に対し
て、不純物の拡散係数の差を利用して深い第２の拡散層
を選択的に形成し、情報を書き込み設定するようにする
うすなわち、１記第２の拡散層によって、Ｍ０８トラン
ジスタのチャンネル長を同極性不純物により短かくした
り、またチャンネルの異極性不純物濃プをとげたりして
、スレッシュホールド０電圧を変化させて情報の書き込
み設定が行なわれる。
したがって、特にＲＯＭの目としての面積を必要とする
ことなくＲＯＭの構成できるものであり、高集積化に対
して非常に効果的なものとすることができる。また、こ
のＲＯＭの目の齋き込み工程は、デート金属パターンを
形成したｆｆ１（７）’７エハーデロセスの後期で実行
するものであるため、書き込みデータの変更に対して効
果的に追従することが可能であり、特にウェハーゾロセ
スの長いＣ−ＭＯ８集積回路においてその効果は著るし
いものである。
ことなくＲＯＭの構成できるものであり、高集積化に対
して非常に効果的なものとすることができる。また、こ
のＲＯＭの目の齋き込み工程は、デート金属パターンを
形成したｆｆ１（７）’７エハーデロセスの後期で実行
するものであるため、書き込みデータの変更に対して効
果的に追従することが可能であり、特にウェハーゾロセ
スの長いＣ−ＭＯ８集積回路においてその効果は著るし
いものである。
第１図乃至＠６図はこの発明の一実施例に係る半導体Ｒ
ＯＭの製造過程を願？Ｘ説明するための断面構成図、＠
７図乃至ＷＩＯ図はこの発明の他の実施例の製造過程を
説明する図である。 １１・・・半導体基板、１４・・・活性化領域、１ｒ・
・・？−）絶縁膜、１８・・・ｒ−）金ｗ４／ぐターン
、１９・・・二酸化ｖリコン狭、ＸＯ・・・＠１の拡散
層（ソース、ドレイン）、２１・・・窒化シリコン換、
２２・・・レジストノダターンマスク、２４・・・Ｐ２
Ｏ３［（層間絶縁層）、２６．３２１ 、ＪＪｂ・＠２
慮敗層、２８・・・配線金属層つ 出−人代理人 弁理士 鈴 江 武 彦第１図 １３ＷＪ 第４図 第５図 第６１ｉ Ｉ７１１
ＯＭの製造過程を願？Ｘ説明するための断面構成図、＠
７図乃至ＷＩＯ図はこの発明の他の実施例の製造過程を
説明する図である。 １１・・・半導体基板、１４・・・活性化領域、１ｒ・
・・？−）絶縁膜、１８・・・ｒ−）金ｗ４／ぐターン
、１９・・・二酸化ｖリコン狭、ＸＯ・・・＠１の拡散
層（ソース、ドレイン）、２１・・・窒化シリコン換、
２２・・・レジストノダターンマスク、２４・・・Ｐ２
Ｏ３［（層間絶縁層）、２６．３２１ 、ＪＪｂ・＠２
慮敗層、２８・・・配線金属層つ 出−人代理人 弁理士 鈴 江 武 彦第１図 １３ＷＪ 第４図 第５図 第６１ｉ Ｉ７１１
Claims (1)
- 【特許請求の範囲】 （１） 半導体基板の活性化領域にｒ−）絶縁膜を形
成する手段と、このｒ−）絶縁膜上にｙ−ト配線となる
デート金属パターンを形成する手段と、このダート金属
ノｌターン相互間に不純物を導入しソース、ドレイン領
域となる第１の拡散層を形成する手段と、選択されたソ
ース、ドレイン領域に対応する開口を有するマスクを形
成する手段と、このマスクの開口を介して丘記第１の拡
散層の不純物より拡散係数の大なる不純物を導入し第２
の拡散層を形成する手段とを具備したことを特徴とする
半（体ＲＯＭの製造方法。 １２）を記ソース、ドレイン領域に対応する県１の拡散
層で二ンへンスメント蓋トランジスタな＊成し、粥２の
拡散層を形・成する不純物を且記纂１の拡散１１ｉの拡
散不純物を同極性として、第２の拡散層に対応してｆイ
プレツＶヨン型トランジスタを構成させるようにした特
許請求の範囲＠１項記載の製造方法。 （３）１記ソース、ドレイン領域に対応する第１の拡散
層でデイデレツＶｉｙ型トランジスタを構成し、′＠２
の拡散層を形成する不純物を１紀＠１の拡散層の拡散不
純物と異極性としで、第２の拡散層に対応してエン＾ン
スメント型トランジスタを構成させるよう：二した特許
請求の範ｌ＠１項記載の製造方法、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031927A JPS58148448A (ja) | 1982-03-01 | 1982-03-01 | 半導体ｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031927A JPS58148448A (ja) | 1982-03-01 | 1982-03-01 | 半導体ｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58148448A true JPS58148448A (ja) | 1983-09-03 |
Family
ID=12344600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57031927A Pending JPS58148448A (ja) | 1982-03-01 | 1982-03-01 | 半導体ｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148448A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127673A (ja) * | 1984-07-17 | 1986-02-07 | Mitsubishi Electric Corp | 読み出し専用半導体記憶装置 |
| JPS62140459A (ja) * | 1985-12-12 | 1987-06-24 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | 読出専用メモリをイオン注入法を用いてプログラムする方法およびそれにより得られたｎｍｏｓ読出専用メモリ |
| JPS6328071A (ja) * | 1986-07-01 | 1988-02-05 | ゼネラル・エレクトリック・カンパニイ | 閾値安定性を有しソ−ス・ゲ−ト間短絡部の少ないｍｏｓ装置 |
| JPH02209767A (ja) * | 1989-02-09 | 1990-08-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5094971A (en) * | 1989-09-04 | 1992-03-10 | Kabushiki Kaisha Toshiba | Method of manufacturing a read only semiconductor memory device |
| US5169797A (en) * | 1990-08-28 | 1992-12-08 | Kabushiki Kaisha Toshiba | Manufacturing method for semiconductor storage device |
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
| US5234853A (en) * | 1990-03-05 | 1993-08-10 | Fujitsu Limited | Method of producing a high voltage MOS transistor |
| US5407852A (en) * | 1992-06-26 | 1995-04-18 | Sgs-Thomson Microelectronics, S.R.L. | Method of making NOR-type ROM with LDD cells |
| US5675167A (en) * | 1994-11-24 | 1997-10-07 | Nippondenso Co., Ltd. | Enhancement-type semiconductor having reduced leakage current |
| US5732012A (en) * | 1990-03-15 | 1998-03-24 | Sgs-Thomson Microelectronics, S.R.L. | Rom cell with reduced drain capacitance |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
-
1982
- 1982-03-01 JP JP57031927A patent/JPS58148448A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127673A (ja) * | 1984-07-17 | 1986-02-07 | Mitsubishi Electric Corp | 読み出し専用半導体記憶装置 |
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| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
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| US5675167A (en) * | 1994-11-24 | 1997-10-07 | Nippondenso Co., Ltd. | Enhancement-type semiconductor having reduced leakage current |
| US6337249B1 (en) | 1994-11-24 | 2002-01-08 | Nippondenso Co., Ltd. | Semiconductor device and fabrication process thereof |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
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