KR100194008B1 - 다양한 종류의 mosfet를 갖는 반도체 장치 제조방법 - Google Patents

다양한 종류의 mosfet를 갖는 반도체 장치 제조방법 Download PDF

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Abstract

불휘발성 메모리 소자용의 제1MOSFET와 입력 보호 소자용의 제2MOSFET와 논리 회로 소자용의 제3MOSFET를 포함하는 반도체 장치 제조 방법에 있어서, 제1 내지 제3MOSFET의 게이트 구조는 p-형 기판상에 형성된다. 다음에, 제3MOSFET의 게이트 구조를 자기 정합으로하여 기판에 제1도핑 농도의 n-형 불순물이 주입되어 제3MOSFET의 소오스와 드레인 영역을 형성시킨다. 제1 및 제2MOSFET의 게이트 구조를 자기 정합으로하여 기판에 n-형 불순물이 동시에 주입되어 제1 및 제2MOSFET의 소오스와 드레인 영역을 형성시킨다. 제1 내지 제3MOSFET의 각각의 게이트 구조 측벽상에 측벽 절연막이 형성된다. 제1도핑 농도보다 더 높은 농도의 제2도핑으로서 측벽과 게이트 구조를 자기 정합으로 하여 제3MOSFET의 소오스와 드레인 영역의 일부분에 n-형 불순물을 주입한다.

Description

다양한 종류의 MOSFET를 갖는 반도체 장치 제조 방법
제1a도 내지 1e도는 종래의 불휘발성 반도체 장치 제조 방법의 구조도.
제2a도 내지 2d도는 본 발명에 의한 불휘발성 반도체 장치 제조 방법의 구조도.
* 도면의 주요부분에 대한 부호의 설명
11 : p-형 실리콘 기판 12 : 게이트 절연막
2a : 메모리 소자 2b : 입력 보호 소자
2c : 논리 회로 소자
본 발명은 불휘발성 반도체 메모리를 갖는 반도체 장치의 제조 방법에 관한 것으로, 특히 단일 드레인 구조의 트랜지스터와 LDD(lightly doped drain) 구조나 경사 접합 구조와 같은 이중 드레인 구조의 트랜지스터로 구성된 반도체 장치의 제조 방법에 관한 것이다.
종래의 단일 칩 마이크로컴퓨터와 같은 반도체 장치에 있어서, 동일 칩상에 논리 회로 이외에도 RAM 회로와 ROM 회로가 설치되었다.
이 경우에, ROM의 일부는 EPROM과 같은 불휘발성 메모리로 형성된다. 이와 같은 불휘발성 메모리가 내장된 반도체 장치에 있어서, 논리 회로용 MOSFET와, 메모리 셀용 MOSFET(이중 게이트 전극 구조의 MOSFET를 포함)와, 입력 보호용 MOSFET의 최소한 3종류의 MOSFET가 필요하다. 이들 MOSFET 중에서, 논리 회로용 MOSFET는, 호트 일렉트론(hot electron)에 대한 내성을 가져야 하기 때문에, 호트 일렉트론에 대한 내성을 갖는 LDD 구조나 경사 접합 구조와 같은 이중 드레인 구조로 형성된 소오스 및 드레인 영역을 포함한다. 메모리셀용 MOSFET는 단일 드레인 구조를 갖도록 형성된 소오스 및 드레인 영역을 가진다. 또한, 입력 보호용 MOSFET에 있어서의 소오스 및 드레인 영역은 낮은 저항율의 단일 드레인 구조를 갖도록 형성되며, 이는 정전 전하의 입력에 의하여 MOSFET가 열적으로 파괴되는 것을 방지하기 때문이다.
지금부터, 위에서 언급한 종래 반도체 장치의 제조 방법을 제1a도 내지 제1e도와 관련하여 설명하겠다.
먼저, 제1a도에서, p-형 실리콘 기판(111)상에 메모리셀 형성 영역(102a)과 입력보호용 MOSFET형성 영역(102b)과 논리 회로용 MOSFET형성 영역(102c)이 제공되었다. 메모리셀 형성 영역(102a)에 있어서, 플로우팅 게이트 전극(115a)과 절연막(114)과 제어 게이트 전극(115b)으로 구성된 이중 게이트 전극 구조(113a)가 게이트 절연막(112)을 경유하여 기판(111)상에 형성되었다. 다른 MOSFET형성 영역(102b,102c)에 있어서는, 단일 게이트 구조의 게이트 전극(113b,113c)이 게이트 절연막(112)을 경유하여 기판(111)상에 형성되었다. 당업자에게 공지되어 있기 때문에, 소자간의 절연용 영역과 절연막은 도시하지 않았다. 다음에, 이중 게이트 구조(113a)와 게이트 전극(113b,113c)을 마스크로 사용하는 자기 정합에 의하여 기판(111) 내에 100KeV의 가속 에너지와 2 내지 3×1013cm-2의 도핑 농도의 인(P) 이온이 주입되어 저농도의 n-형 확산층(116)을 형성한다.
다음 제1b도에서, 기판(111)의 전체 표면상에 포토레지스트층(119)을 형성한 후에, 제1포토레지스트 마스크를 사용하여 메모리셀 형성 영역(102a)에서의 포토레지스트층(119)을 제거한다. 결고적으로, MOSFET 형성 영역(102b,102c)은 포토레지스트층(119)으로 도포되어 있다.
계속해서, 이중 게이트 구조(113a)를 마스크로 사용하는 자기 정합에 의하여 기판(111) 내에 70KeV의 가속 에너지와 5.0×1015cm-2의 도핑 농도로 비소(As) 이온이 주입된다. 결과적으로, 고농도의 n-형 확산층(118)이 형성된다. n-형 확산층(118)은 단일 드레인 구조를 갖는 메모리셀용 MOSFET의 소오스와 드레인 같은 기능을 한다.
다음 제1c도에서, 포토레지스트층(119)이 제거되고 LPCVD에 의하여 전체 기판(111)상에 실리콘 산화막이 증착된다. 이방성 플라즈마 에칭법에 의하여 실리콘 산화막이 에칭 백되며, 따라서 이중 게이트 구조(113a)와 게이트 전극(113b,113c)의 측벽에 측벽 절연막(120a,120b,120c)이 형성된다.
다음 제1d도에서, 기판(111)의 전체 표면상에 포토레지스트층(121)이 형성된다. 다음에, 제2포토레지스트 마스크를 사용하여 논리 회로용 MOSFET 형성 영역(102c)의 포토레지스트층(121)이 제거되며, 따라서 메모리셀 형성 영역(102a)과 입력 보호용 MOSFET 형성 영역(102b)은 포토레지스트층(121)으로 도포되어 있다. 게이트 전극(113c)과 측벽 절연막(120c)을 마스크로 사용하는 자기 정합에 의하여 기판(111) 내에 70KeV의 가속 에너지와 3.0×1015cm-2의 도핑 농도로 비소(As) 이온이 주입된다. 결과적으로, 저농도의 n-형 확산층(116)이 잔존하면서 고농도의 n-형 확산층(112)이 형성된다. 그 결과, 경사 접합 구조나 LDD 구조와 같은 이중 드레인 구조를 갖는 소오스와 드레인이 논리 회로용 MOSFET용으로 형성된다.
최종적으로 제1e도에서, 기판(111)의 전체 표면상에 포토레지스트층(123)이 형성된다. 다음에, 제3포토레지스트 마스크를 사용하여 입력 보호용 MOSFET 형성 영역(102b)이 포토레지스트층(123)이 제거되며, 따라서 메모리셀 형성 영역(102a)과 논리 회로용 MOSFET 형성 영역(102c)은 포토레지스트층(123)으로 도포되어 있다. 게이트 전극(113b)과 측벽 절연막(120b)을 마스크로 사용하는 자기 정합에 의하여 기판(111) 내에 70KeV의 가속 에저지와 1.0×1015cm-2의 도핑농도로 인(P) 이온이 주입된다. 결과적으로, 저농도의 n-형 확산층(116)이 잔존하면서 고농도의 n-형 확산층(124)이 형성된다. 이온 주입 후에 열처리가 행해진다. 이 경우에, 비소의 확산 계수보다 인의 확산 계수가 더 크기 때문에, 인 이온은 고농도의 n-형 확산층(124)으로로부터 측벽 절연막(120b)의 아래 부분으로 확산되며, 따라서 단일 드레인 구조를 갖는 소오스와 드레인(124)이 형성된다.
상술된 것처럼, 불화발성 메모리가 내장된 종래의 반도체 장치 제조 방법에 있어서, 메모리셀용 및 입력 보호용의 단일 드레인 구조를 갖는 MOSFET와 논리 회로용 이중 드레인 구조를 갖는 MOSFET는 모든 MOSFET 내에 저농도로 불순물을 주입하는 공정과 각각의 MOSFET 내에 각각 불순물을 주입하는 공정에 의하여 형성된다. 따라서, 세번의 포토레지스트 마스킹 공정과 네번의 이온 주입 공정이 요구된다. 결과적으로, 반도체 장치의 제조 경비를 줄이기가 어려우며, 생산 수율이 감소된다.
본 발명은 상기 관점에 의거하여 이루어졌는 바, 그 목적은 간단한 공정으로서 다양한 종류의 반도체 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 드레인 구조에 기초하여 단순화된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 양태로서, 불휘발성 메모리 소자와 입력 보호 소자와 논리 회로 소자를 포함하는 반도체 장치 제조 방법에 있어서, (a) 제1도전형 기판상에 불휘발성 메모리 소자와 입력 보호 소자와 논리 회로 소자의 게이트 구조를 형성하는 단계와, (b) 논리 회로 소자의 게이트 구조를 자기 정합으로 하여 제1도핑으로서 제2도전형 불순물을 기판에 주입하여 논리 회로 소자의 소오스와 드레인 영역을 형성하는 단계와, (c) 불휘발성 메모리 소자 및 입력 보호 소자의 게이트 구조를 자기 정합으로 하여 제2도전형 불순물을 동시에 기판에 주입하여 불휘발성 메모리 소자 및 입력 보호 소자의 소오스와 드레인 영역을 형성하는 단계와, (d) 제1도핑 농도보다 더 높은 농도의 제2도핑으로서 게이트 구조로부터 떨어진 논리 회로 소자의 소오스와 드레인 영역의 일부분에 제2도전형 불순물 주입하는 단계로 이루어지는 반도체 장치 제조 방법이 제공되었다.
불휘발성 메모리 소자와, 입력 보호 소자와, 논리 회로 소자는 각각, 호트 일렉트론 발생 능력이 요구되는 제1종의 MOSFET, 정전 파괴에 대한 내성이 요구되는 제2종의 MOSFET, 호트 일렉트론에 대한 내성이 요구되는 제3종의 MOSFET이다.
위에서, 논리 회로 소자에 대한 주입이 수행되기 전에, 불휘발성 메모리 소자와 입력 보호 소자와 논리 회로 소자의 게이트 구조의 각 측벽에 측벽 절연막이 형성된다. 측벽 절연막이 있게 되면, 논리 회로 소자의 측벽 절연막과 게이트 구조의 정합으로 논리 회로 소자의 소오스와 드레인 영역의 일부분에 제2도전형 불순물이 주입된다. 이 경우에, 불순물의 주입은 LDD 구조를 갖는 소오스와 드레인 영역을 형성하거나 경사 접합 구조를 갖는 소오스와 드레인 영역을 형성한다.
불휘발성 메모리 소자와 입력 보호 소자의 소오스와 드레인 영역을 형성하기 위하여, 상기 단계 (b)에서 인(P) 이온이 주입되고, 단계 (c)와 (d)에서 비소(As) 이온이 주입되되, 단계 (c)에서 제1마스크를 사용하는 포토레지스트에 의하여 형성될 논리 회로 소자용 영역을 마스크하고, 단계 (d)에서 제2마스크를 사용하는 포토레지스트에 의하여 형성될 입력 보호 소자용 영역을 마스크한다.
본 발명의 다른 양태로서, 호트 일렉트론 발생 능력이 요구되는 제1종의 MOSFET, 정전 파괴에 대한 내성이 요구되는 제2종의 MOSFET, 호트 일렉트론에 대한 내성이 요구되는 제3종의 MOSFET를 단일 칩상에 포함시키는 반도체 장치 제조 방법에 있어서, (a) 제1도전형 기판상에 제1 내지 제3종의 MOSFET의 게이트 구조를 형성하는 단계와, (b) 제3종의 MOSFET를 마스크하는 제1마스킹를 사용하여 제1 및 제2종의 MOSFET를 형성하는 단계와, (c) 제1 및 제2종의 MOSFET를 마스킹하는 제2마스크를 사용하여 제3종의 MOSFET 형성하는 단계로 이루어지는 반도체 장치 제조 방법이 제공되었다.
본 발명의 또다른 양태로서, 불휘발성 메모리 소자와 입력 보호 소자와 논리 회로 소자를 단일 칩상에 포함하는 반도체 장치의 제조 방법에 있어서, 제1도전형의 기판상에 상기 불휘발성 메모리 소자용 제1MOS 트랜지스터의 제1게이트, 상기 입력 보호 소자용 제2MOS 트랜지스터의 제2게이트 및 상기 논리 회로 소자용 제3MOS 트랜지스터의 제3게이트를 형성하는 단계; 상기 논리 회로 소자용 상기 제3MOS 트랜지스터의 상기 제3게이트, 상기 입력 보호 소자용 상기 제2MOS 트랜지스터의 상기 제2게이트 및 상기 불휘발성 메모리 소자용 상기 제1MOS 트랜지스터의 상기 제1게이트와 자기 정합으로 상기 기판에, 제1도즈량으로 제2도전형의 제1불순물을 주입하는 단계; 상기 논리 회로 소자용 상기 제3MOS 트랜지스터를 마스크하는 제1마스크를 형성하는 단계; 상기 불휘발성 메모리 소자 및 단일 드레인 구조를 갖는 입력 보호 소자용 제1 및 제2MOS 트랜지스터의 소오스 및 드레인을 형성하도록, 상기 불휘발성 메모리 소자용 상기 제1MOS 트랜지스터 및 상기 입력 보호 소자용 상기 제2MOS 트랜지스터의 상기 제1 및 제2게이트와 자기 정합으로 상기 기판에, 상기 제1도즈량보다 더 고농도의 제2도즈량으로 상기 제2도전형의 제2불순물을 주입하는 단계; 상기 제1마스크 제거 및 상기 논리 회로 소자용 상기 제3MOS 트랜지스터의 상기 제3게이트의 측벽상에 제1측벽 절연막을 형성하는 단계; 상기 불휘발성 메모리 소자 및 상기 입력 보호 소자용 상기 제1 및 제2MOS 트랜지스터를 마스크하는 제2마스크를 형성하는 단계; 및 상기 논리 회로 소자용 상기 제3MOS 트랜지스터의 소오스 및 드레인 영역에 LDD 구조를 형성하도록, 상기 제3게이트 및 상기 측벽 절연막과 자기 정합으로, 상기 제1도즈량보다 더 고농도의 제3도즈량으로 상기 제2도전형의 제3불순물을 주입하는 단계; 를 포함하는 반도체 장치의 제조 방법이 제공되었다
바람직하기로는, 상기 제1마스크 제거 및 제1측벽 절연막 형성 단계는, 상기 논리 회로 소자용 상기 제3MOS 트랜지스터 상에 상기 제1측벽 절연막이 형성되는 것과 동시에, 상기 불휘발성 메모리 소자 및 상기 입력 보호 소자용 상기 제1 및 제2MOS 트랜지스터의 상기 제1 및 제2게이트의 상기 측벽 상에 다른 측벽 절연막을 형성하는 단계를 포함하며, 더욱 바람직하기로는, 상기 제1불순물은 인(P)이며, 상기 제2불순물은 비소(As)이다.
본 발명의 불휘발성 반도체 장치 제조 방법을 첨부된 도면과 관련시켜 설명하겠다.
먼저, 제2a도에서, p-형 실리콘 기판(11)상에 EPROM과 같은 메모리셀용 MOSFET 형성 영역(2a)과 입력 보호용 MOSFET 형성 영역(2b)과 논리 회로용 MOSFET 형성 영역(2c)이 제공되었다. 메모리셀용 MOSFET 형성 영역(2a)에 있어서, 게이트 전극(15a)과 절연막(14)과 제어 게이트 전극(15b)으로 구성된 이중 게이트 전극 구조(13a)가 게이트 절연막(12)을 경유하여 기판(11)상에 형성되었다. MOSFET 형성 영역(2b,2c)에 있어서, 단일 게이트 구조의 게이트 전극(13b,13c)이 게이트 절연막(12)을 경유하여 기판(11)상에 형성되었다. 당업자에게 공지도어 있기 때문에, 소자간의 절연용 영역과 절연막은 도시하지 않았다. 다음에, 이중 게이트 구조(13a)와 단일 게이트 전극(13b,13c)을 마스크로 사용하는 자기 정합에 의하여 기판(11) 내에 100KeV의 가속 에너지와 2 내지 3×1013cm-2의 도핑 농도로 인(P) 이온이 주입되어 저농도의 n-형 확산층(16)을 형성한다.
다음 제2b도에서, 기판(11)의 전체 표면상에 포토레지스트층(19)을 형성한 후에, 제1포토레지스트 마스크를 사용하여 메모리셀용 및 입력보호용MOSFET 형성 영역(2a,2b)에서의 포토레지스트층(19)을 제거한다. 결과적으로, MOSFET 형성 영역 2c만 포토레지스트층(19)으로 도포되어 있다. 계속해서, 이중 게이트 구조(13a)와 단일 게이트 전극(13b)을 마스크로 사용하는 자기 정합에 의하여 기판(11) 내에 70KeV의 가속 에너지와 5.0×1013cm-2의 도핑 농도로 비소(As) 이온이 주입된다. 결과적으로, 그 아래에 저농도의 n-형 확산층(16)이 잔존하면서 고농도의 n-형 확산층(18)이 형성된다. n-형 확산층(18)은 단일 드레인 구조를 갖는 MOSFET의 소오스와 드레인 기능을 한다. MOSFET 형성 영역 2a의 소오스와 드레인 영역에 있어서, 불순물의 도핑 레벨을 높게하는 것이 바람직한데, 그 이유는 호트 일렉트론이 효과적으로 발생될 수 있기 때문이다. 또한, MOSFET 형성 영역 2b의 소오스와 드레인 영역에 있어서도, 불순물의 도핑 레벨을 높게 하는 것이 바람직한데, 그 이유는 정전 전하가 효과적으로 방전될 수 있기 때문이다. 따라서, 실질적인 불순 도핑 레벨은 불휘발성 메모리셀용 MOSFET에 요구되는 불순물 도핑 레벨 영역과 입력 보호 중첩용 MOSFET에 요구되는 불순물 도핑 레벨 영역으로부터 선택된다.
다음 제2c도에서, 포토레지스트층(19)이 제거되고 LPCVD법에 의하여 전체 기판(11)상에 실리콘 산화막이 증착된다. 이방성 플라즈마 에칭법에 의하여 실리콘 산화막이 에칭 백되며, 따라서 이중 게이트 구조(13a)와 단일 게이트 전극(13b,13c)의 측벽에 측벽 절연막(20a,20b,20c)이 형성된다.
다음 제2d도에서, 기판(11)의 전체 표면상에 포토레지스트층(21)이 형성된다. 다음에, 제2포토레지스트 마스크를 사용하여 논리 회로용 MOSFET 형성 영역(2c)의 포토레지스트층(21)이 제거되며, 따라서 MOSFET 형성 영역(2a,2b)은 포토레지스트층(21)으로 도포도어 있다. 계속해서, 게이트 전극(13c)과 측벽 절연막(20c)을 마스크로 사용하는 자기 정합에 의하여 기판(11) 내에 70KeV의 가속 에너지와 0.3 내지 5.0×1015cm-2의의 도핑 농도로 비소(As) 이온이 주입된다. 결과적으로, 저농도의 n-형 확산층(16)의 일부분에 고농도의 n-형 확산층(22)이 형성된다. 그 결과, 경사 접합 구조나 LDD 구조와 같은 이중 드레인 구조를 갖는 소오스와 드레인이 논리 회로용 MOSFET용으로 형성된다. 따라서, 호트 일렉트론의 발생이 억제된다.
상술한 본 발명에 있어서, LDD 구조나 경사 접합 구조와 같은 이중 드레인 구조와 단일 드레인 구조를 갖는 세 종류의 MOSFET는 두번의 포토레지스트 마스크 형성 공정과 세번이 이온 주입 공정에 의하여 형성된다. 따라서, 종래의 반도체 제조 방법과 비교하여 보면, 한번의 포토레지스트 마스크 형성 공정과 한번의 이온 주입 공정이 삭감된다. 비록 전체 공정이 단순화되었지만, 호트 일렉트론의 유효 발생 능력과 정전 파괴에 대한 내성과 호트 일렉트론 발생의 억제는, EPROM과 같은 메모리셀용 MOSFET와 입력 보호용 MOSFET와 논리 회로용 MOSFET 각각에 대하여 만족되었다.

Claims (3)

  1. 불휘발성 메모리 소자와 입력 보호 소자와 논리 회로 소자를 단일 칩상에 포함하는 반도체 장치의 제조 방법에 있어서, 제1도전형의 기판상에 상기 불휘발성 메모리 소자용 제1MOS 트랜지스터의 제1게이트, 상기 입력 보호 소자용 제2MOS 트랜지스터의 제2게이트 및 상기 논리 회로 소자용 제3MOS 트랜지스터의 제3게이트를 형성하는 단계; 상기 논리 회로 소자용 상기 제3MOS 트랜지스터의 상기 제3게이트, 상기 입력 보호 소자용 상기 제2MOS 트랜지스터의 상기 제2게이트 및 상기 불휘발성 메모리 소자용 상기 제1MOS 트랜지스터의 상기 제1게이트와 자기 정합으로 상기 기판에, 제1도즈량으로 제2도전형의 제1불순물을 주입하는 단계; 상기 논리 회로 소자용 상기 제3MOS 트랜지스터를 마스크하는 제1마스크를 형성하는 단계; 상기 불휘발성 메모리 소자 및 단일 드레인 구조를 갖는 입력 보호 소자용 제1 및 제2MOS 트랜지스터의 소오스 및 드레인을 형성하도록, 상기 불휘발성 메모리 소자용 상기 제1MOS 트랜지스터 및 상기 입력 보호 소자용 상기 제2MOS 트랜지스터의 상기 제1 및 제2게이트와 자기 정합으로 상기 기판에, 상기 제1도즈량보다 더 고농도의 제2도즈량으로 상기 제2도전형의 제2불순물을 주입하는 단계; 상기 제1마스크 제거 및 상기 논리 회로 소자용 상기 제3MOS 트랜지스터의 상기 제3게이트의 측벽상에 제1측벽 절연막을 형성하는 단계; 상기 불휘발성 메모리 소자 및 상기 입력 보호 소자용 상기 제1 및 제2MOS 트랜지스터를 마스크하는 제2마스크를 형성하는 단계; 및 상기 논리 회로 소자용 상기 제3MOS 트랜지스터의 소오스 및 드레인 영역에 LDD 구조를 형성하도록, 상기 제3게이트 및 상기 측벽 절연막과 자기 정합으로, 상기 제1도즈량보다 더 고농도의 제3도즈량으로 상기 제2도전형의 제3불순물을 주입하는 단계; 를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1마스크 제거 및 제1측벽 절연막 형성단계는, 상기 논리 회로 소자용 상기 제3MOS 트랜지스터 상에 상기 제1측벽 절연막이 형성되는 것과 동시에, 상기 불휘발성 메모리 소자 및 상기 입력 보호 소자용 상기 제1 및 제2 MOS 트랜지스터의 상기 제1 및 제2게이트의 상기 측벽 상에 다른 측벽 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제1불순물은 인(P)이며, 상기 제2불순물은 비소(As)인 것을 특징으로 하는 방법.
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