JPH07130891A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07130891A JPH07130891A JP5297453A JP29745393A JPH07130891A JP H07130891 A JPH07130891 A JP H07130891A JP 5297453 A JP5297453 A JP 5297453A JP 29745393 A JP29745393 A JP 29745393A JP H07130891 A JPH07130891 A JP H07130891A
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Abstract
(57)【要約】
【目的】 ウェル内に形成し閾値電圧が異なるトランジ
スタの拡散層における接合耐圧を高くし、且つ合わせ余
裕を大きく見積もることができる様にする。 【構成】 Ｐウェル４１を形成すべき領域上に開口を有
するフォトレジストをマスクにして、Ｐウェル４１形成
用の不純物とエンハンスメント型トランジスタ１４の閾
値電圧決定用の不純物２４とをイオン注入する。そし
て、フォトレジスト４３をマスクにして、デプレション
型トランジスタ１５の閾値電圧決定用の不純物２７をイ
オン注入する。この様に、単一のフォトレジストのみで
Ｐウェル４１を形成しているので、Ｐウェル４１の不純
物濃度が均一である。
スタの拡散層における接合耐圧を高くし、且つ合わせ余
裕を大きく見積もることができる様にする。 【構成】 Ｐウェル４１を形成すべき領域上に開口を有
するフォトレジストをマスクにして、Ｐウェル４１形成
用の不純物とエンハンスメント型トランジスタ１４の閾
値電圧決定用の不純物２４とをイオン注入する。そし
て、フォトレジスト４３をマスクにして、デプレション
型トランジスタ１５の閾値電圧決定用の不純物２７をイ
オン注入する。この様に、単一のフォトレジストのみで
Ｐウェル４１を形成しているので、Ｐウェル４１の不純
物濃度が均一である。
Description
【０００１】
【産業上の利用分野】本発明は、閾値電圧が互いに異な
る第１及び第２のトランジスタを半導体基板の同一のウ
ェル内に含む半導体装置の製造方法に関するものであ
る。
る第１及び第２のトランジスタを半導体基板の同一のウ
ェル内に含む半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】図５は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのメモリブロックを示している。このメモリブロッ
クでは、浮遊ゲート１１及び制御ゲート１２を有するメ
モリセル１３同士が、制御ゲート１２の延在方向と直交
する方向に、拡散層を介して直列に接続されている。そ
して、拡散層を介して互いに直列に接続されている一組
のエンハンスメント型トランジスタ１４及びデプレショ
ン型トランジスタ１５が、各列のメモリセル１３群に対
する選択トランジスタになっている。
ＯＭのメモリブロックを示している。このメモリブロッ
クでは、浮遊ゲート１１及び制御ゲート１２を有するメ
モリセル１３同士が、制御ゲート１２の延在方向と直交
する方向に、拡散層を介して直列に接続されている。そ
して、拡散層を介して互いに直列に接続されている一組
のエンハンスメント型トランジスタ１４及びデプレショ
ン型トランジスタ１５が、各列のメモリセル１３群に対
する選択トランジスタになっている。
【０００３】図３、４は、上述のＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭ等の様に、拡散層を介して互いに直列に接
続されており且つ閾値電圧が互いに異なるトランジス
タ、例えばエンハンスメント型トランジスタ１４及びデ
プレション型トランジスタ１５を同一のウェル内に含む
半導体装置の製造方法の一従来例を示している。
ＥＥＰＲＯＭ等の様に、拡散層を介して互いに直列に接
続されており且つ閾値電圧が互いに異なるトランジス
タ、例えばエンハンスメント型トランジスタ１４及びデ
プレション型トランジスタ１５を同一のウェル内に含む
半導体装置の製造方法の一従来例を示している。
【０００４】この一従来例では、図３（ａ）及び図４に
示す様に、Ｎ型の半導体基板２１のうちでデプレション
型トランジスタ１５を形成すべき領域をフォトレジスト
２２で覆う。そして、このフォトレジスト２２をマスク
にして、エンハンスメント型トランジスタ１４を形成す
べき領域に、Ｐウェル２３を形成するための不純物とエ
ンハンスメント型トランジスタ１４の閾値電圧を決定す
るための不純物２４とをイオン注入する。
示す様に、Ｎ型の半導体基板２１のうちでデプレション
型トランジスタ１５を形成すべき領域をフォトレジスト
２２で覆う。そして、このフォトレジスト２２をマスク
にして、エンハンスメント型トランジスタ１４を形成す
べき領域に、Ｐウェル２３を形成するための不純物とエ
ンハンスメント型トランジスタ１４の閾値電圧を決定す
るための不純物２４とをイオン注入する。
【０００５】次に、図３（ｂ）及び図４に示す様に、フ
ォトレジスト２２を剥離した後、今度は、Ｎ型の半導体
基板２１のうちでエンハンスメント型トランジスタ１４
を形成すべき領域をフォトレジスト２５で覆う。この
際、フォトレジスト２５が位置ずれしても、Ｐウェル２
３とＰウェル２６とが途切れない様に、フォトレジスト
２５の端縁部はフォトレジスト２２が存在していた領域
に対して十分に重畳させる。
ォトレジスト２２を剥離した後、今度は、Ｎ型の半導体
基板２１のうちでエンハンスメント型トランジスタ１４
を形成すべき領域をフォトレジスト２５で覆う。この
際、フォトレジスト２５が位置ずれしても、Ｐウェル２
３とＰウェル２６とが途切れない様に、フォトレジスト
２５の端縁部はフォトレジスト２２が存在していた領域
に対して十分に重畳させる。
【０００６】そして、フォトレジスト２５をマスクにし
て、デプレション型トランジスタ１５を形成すべき領域
に、Ｐウェル２６を形成するための不純物とデプレショ
ン型トランジスタ１５の閾値電圧を決定するための不純
物２７とをイオン注入する。その後、図３（ｃ）及び図
４に示す様に、ゲート電極３１、３２や拡散層３３〜３
５等を形成して、エンハンスメント型トランジスタ１４
及びデプレション型トランジスタ１５を完成させる。
て、デプレション型トランジスタ１５を形成すべき領域
に、Ｐウェル２６を形成するための不純物とデプレショ
ン型トランジスタ１５の閾値電圧を決定するための不純
物２７とをイオン注入する。その後、図３（ｃ）及び図
４に示す様に、ゲート電極３１、３２や拡散層３３〜３
５等を形成して、エンハンスメント型トランジスタ１４
及びデプレション型トランジスタ１５を完成させる。
【０００７】以上の様な一従来例では、Ｐウェル２３を
形成するための不純物とエンハンスメント型トランジス
タ１４の閾値電圧を決定するための不純物２４とをイオ
ン注入するに際して、同一のフォトレジスト２２をマス
クにしており、また、Ｐウェル２６を形成するための不
純物とデプレション型トランジスタ１５の閾値電圧を決
定するための不純物２７とをイオン注入するに際して、
同一のフォトレジスト２５をマスクにしている。
形成するための不純物とエンハンスメント型トランジス
タ１４の閾値電圧を決定するための不純物２４とをイオ
ン注入するに際して、同一のフォトレジスト２２をマス
クにしており、また、Ｐウェル２６を形成するための不
純物とデプレション型トランジスタ１５の閾値電圧を決
定するための不純物２７とをイオン注入するに際して、
同一のフォトレジスト２５をマスクにしている。
【０００８】このため、例えば、Ｐウェル２３、２６の
全体を一時に形成するための不純物と、エンハンスメン
ト型トランジスタ１４の閾値電圧を決定するための不純
物２４と、デプレション型トランジスタ１５の閾値電圧
を決定するための不純物２７とを、別個のフォトレジス
トをマスクにしてイオン注入する方法に比べて、製造工
程が少ない。
全体を一時に形成するための不純物と、エンハンスメン
ト型トランジスタ１４の閾値電圧を決定するための不純
物２４と、デプレション型トランジスタ１５の閾値電圧
を決定するための不純物２７とを、別個のフォトレジス
トをマスクにしてイオン注入する方法に比べて、製造工
程が少ない。
【０００９】
【発明が解決しようとする課題】しかし、上述の一従来
例では、図３（ｃ）からも明らかな様に、エンハンスメ
ント型トランジスタ１４とデプレション型トランジスタ
１５とを直列に接続する拡散層３３の直下で、Ｐウェル
２３とＰウェル２６とが重畳するので、この重畳部３６
の不純物濃度がＰウェル２３、２６の他の領域よりも高
くなっていた。このため、拡散層３３における接合耐圧
を高くすることができなくて、高電圧を操作する半導体
装置を製造することができなかった。
例では、図３（ｃ）からも明らかな様に、エンハンスメ
ント型トランジスタ１４とデプレション型トランジスタ
１５とを直列に接続する拡散層３３の直下で、Ｐウェル
２３とＰウェル２６とが重畳するので、この重畳部３６
の不純物濃度がＰウェル２３、２６の他の領域よりも高
くなっていた。このため、拡散層３３における接合耐圧
を高くすることができなくて、高電圧を操作する半導体
装置を製造することができなかった。
【００１０】ところで、図４に示すゲート電極３１、３
２同士の間隔ａとしては、通常は最小線幅を用いる。一
方、フォトレジスト２２とゲート電極３１との間、フォ
トレジスト２２、２５の端縁同士の間、及びフォトレジ
スト２５とゲート電極３２との間には、夫々合わせ余裕
ｂ1 〜ｂ3 が必要である。
２同士の間隔ａとしては、通常は最小線幅を用いる。一
方、フォトレジスト２２とゲート電極３１との間、フォ
トレジスト２２、２５の端縁同士の間、及びフォトレジ
スト２５とゲート電極３２との間には、夫々合わせ余裕
ｂ1 〜ｂ3 が必要である。
【００１１】もし、合わせ余裕ｂ1 を十分に確保するこ
とができなければ、エンハンスメント型トランジスタ１
４のチャネル部に必要な不純物２４をイオン注入するこ
とができない可能性があり、合わせ余裕ｂ3 を十分に確
保することができなければ、デプレション型トランジス
タ１５のチャネル部に必要な不純物２７をイオン注入す
ることができない可能性がある。また、合わせ余裕ｂ2
を十分に確保することができなければ、既述の様に、Ｐ
ウェル２３とＰウェル２６とが途切れてしまう可能性が
ある。
とができなければ、エンハンスメント型トランジスタ１
４のチャネル部に必要な不純物２４をイオン注入するこ
とができない可能性があり、合わせ余裕ｂ3 を十分に確
保することができなければ、デプレション型トランジス
タ１５のチャネル部に必要な不純物２７をイオン注入す
ることができない可能性がある。また、合わせ余裕ｂ2
を十分に確保することができなければ、既述の様に、Ｐ
ウェル２３とＰウェル２６とが途切れてしまう可能性が
ある。
【００１２】そして、図４から明らかな様に、従来は、
ａ＝ｂ1 ＋ｂ2 ＋ｂ3 という関係式が成立していた。し
かし、微細化が進んで、最小線幅である間隔ａが小さく
なっている程には、合わせ余裕ｂ1 〜ｂ3 が小さくなっ
ていないのが現状である。このため、上述の関係式を満
足するのが困難になってきて、製造余裕が小さくなって
きており、最悪の場合は、間隔ａを最小線幅よりも大き
くする事態も生じていた。
ａ＝ｂ1 ＋ｂ2 ＋ｂ3 という関係式が成立していた。し
かし、微細化が進んで、最小線幅である間隔ａが小さく
なっている程には、合わせ余裕ｂ1 〜ｂ3 が小さくなっ
ていないのが現状である。このため、上述の関係式を満
足するのが困難になってきて、製造余裕が小さくなって
きており、最悪の場合は、間隔ａを最小線幅よりも大き
くする事態も生じていた。
【００１３】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、閾値電圧が互いに異なる第１及び第２のト
ランジスタ１４、１５を半導体基板２１の同一のウェル
４１内に含む半導体装置の製造方法において、前記ウェ
ル４１の形成領域上に開口４２ａを有する第１のマスク
４２を用いて、前記ウェル４１を形成するための第１の
不純物と、前記第１のトランジスタ１４の閾値電圧を制
御するための第２の不純物２４とを前記半導体基板２１
に導入する工程と、前記第２のトランジスタ１５の形成
領域上に開口４３ａを有する第２のマスク４３を用い
て、前記第２のトランジスタ１５の閾値電圧を制御する
ための第３の不純物２７を前記半導体基板２１に導入す
る工程とを具備することを特徴としている。
製造方法は、閾値電圧が互いに異なる第１及び第２のト
ランジスタ１４、１５を半導体基板２１の同一のウェル
４１内に含む半導体装置の製造方法において、前記ウェ
ル４１の形成領域上に開口４２ａを有する第１のマスク
４２を用いて、前記ウェル４１を形成するための第１の
不純物と、前記第１のトランジスタ１４の閾値電圧を制
御するための第２の不純物２４とを前記半導体基板２１
に導入する工程と、前記第２のトランジスタ１５の形成
領域上に開口４３ａを有する第２のマスク４３を用い
て、前記第２のトランジスタ１５の閾値電圧を制御する
ための第３の不純物２７を前記半導体基板２１に導入す
る工程とを具備することを特徴としている。
【００１４】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記第１及び第
２のトランジスタ１４、１５を互いに直列に形成し、こ
れら第１及び第２のトランジスタ１４、１５をメモリブ
ロックの選択トランジスタにすることを特徴としてい
る。
項１の半導体装置の製造方法において、前記第１及び第
２のトランジスタ１４、１５を互いに直列に形成し、こ
れら第１及び第２のトランジスタ１４、１５をメモリブ
ロックの選択トランジスタにすることを特徴としてい
る。
【００１５】請求項３の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記ウェル４１
がＰウェルで、前記第１及び第２のトランジスタ１４、
１５が共にＮチャネルトランジスタであり、前記第１及
び第２の不純物２４が共にＰ型であり、Ｎ型の前記第３
の不純物２７によって前記第２のトランジスタ１５のチ
ャネル部をＮ型にすることを特徴としている。
項１の半導体装置の製造方法において、前記ウェル４１
がＰウェルで、前記第１及び第２のトランジスタ１４、
１５が共にＮチャネルトランジスタであり、前記第１及
び第２の不純物２４が共にＰ型であり、Ｎ型の前記第３
の不純物２７によって前記第２のトランジスタ１５のチ
ャネル部をＮ型にすることを特徴としている。
【００１６】
【作用】本発明による半導体装置の製造方法では、第２
の不純物２４で第１のトランジスタ１４の閾値電圧を決
定することができ、第２及び第３の不純物２４、２７で
第２のトランジスタ１５の閾値電圧を決定することがで
きるので、閾値電圧が互いに異なる第１及び第２のトラ
ンジスタ１４、１５を形成することができる。
の不純物２４で第１のトランジスタ１４の閾値電圧を決
定することができ、第２及び第３の不純物２４、２７で
第２のトランジスタ１５の閾値電圧を決定することがで
きるので、閾値電圧が互いに異なる第１及び第２のトラ
ンジスタ１４、１５を形成することができる。
【００１７】一方、ウェル４１の全体を形成するに際し
て、第１のマスク４２のみを用いており、第１及び第２
のマスク４２、４３の開口４２ａ、４３ａの一部同士を
第１及び第２のトランジスタ１４、１５の形成領域同士
の中間で重畳させていない。このため、不純物濃度が局
所的に高い領域はウェル４１に形成されず、不純物濃度
が均一なウェル４１を形成することができる。
て、第１のマスク４２のみを用いており、第１及び第２
のマスク４２、４３の開口４２ａ、４３ａの一部同士を
第１及び第２のトランジスタ１４、１５の形成領域同士
の中間で重畳させていない。このため、不純物濃度が局
所的に高い領域はウェル４１に形成されず、不純物濃度
が均一なウェル４１を形成することができる。
【００１８】また、第２のマスク４３の開口４３ａは第
１のマスク４２の開口４２ａに含まれ、上述の様に、第
１及び第２のマスク４２、４３の開口４２ａ、４３ａの
一部同士を第１及び第２のトランジスタ１４、１５の形
成領域同士の中間で重畳させていない。このため、この
重畳のための合わせ余裕ｂ2 が不要であり、その分だけ
他の合わせ余裕ｂ4 、ｂ5 を大きく見積もることができ
る。
１のマスク４２の開口４２ａに含まれ、上述の様に、第
１及び第２のマスク４２、４３の開口４２ａ、４３ａの
一部同士を第１及び第２のトランジスタ１４、１５の形
成領域同士の中間で重畳させていない。このため、この
重畳のための合わせ余裕ｂ2 が不要であり、その分だけ
他の合わせ余裕ｂ4 、ｂ5 を大きく見積もることができ
る。
【００１９】しかも、ウェル４１を形成するための第１
の不純物の導入と、第１及び第２のトランジスタ１４、
１５の閾値電圧を制御するための第２及び第３の不純物
２４、２７の導入とに際して、第１及び第２の２つのマ
スク４２、４３しか用いていないので、製造工程が従来
に比べて増加することはない。
の不純物の導入と、第１及び第２のトランジスタ１４、
１５の閾値電圧を制御するための第２及び第３の不純物
２４、２７の導入とに際して、第１及び第２の２つのマ
スク４２、４３しか用いていないので、製造工程が従来
に比べて増加することはない。
【００２０】
【実施例】以下、拡散層を介して互いに直列に接続され
ているエンハンスメント型トランジスタ及びデプレショ
ン型トランジスタを同一のウェル内に含む半導体装置の
製造に適用した本発明の一実施例を、図１、２を参照し
ながら説明する。なお、図３、４に示した一従来例と対
応する構成部分には、同一の符号を付してある。
ているエンハンスメント型トランジスタ及びデプレショ
ン型トランジスタを同一のウェル内に含む半導体装置の
製造に適用した本発明の一実施例を、図１、２を参照し
ながら説明する。なお、図３、４に示した一従来例と対
応する構成部分には、同一の符号を付してある。
【００２１】本実施例では、図１（ａ）及び図２に示す
様に、Ｎ型の半導体基板２１のうちでエンハンスメント
型トランジスタ１４及びデプレション型トランジスタ１
５の両方を形成するためのＰウェル４１を形成すべき領
域上に開口４２ａを有するフォトレジスト４２をパター
ニングする。そして、このフォトレジスト４２をマスク
にして、Ｐウェル４１を形成するための不純物とエンハ
ンスメント型トランジスタ１４の閾値電圧を決定するた
めの不純物２４とを、半導体基板２１にイオン注入す
る。
様に、Ｎ型の半導体基板２１のうちでエンハンスメント
型トランジスタ１４及びデプレション型トランジスタ１
５の両方を形成するためのＰウェル４１を形成すべき領
域上に開口４２ａを有するフォトレジスト４２をパター
ニングする。そして、このフォトレジスト４２をマスク
にして、Ｐウェル４１を形成するための不純物とエンハ
ンスメント型トランジスタ１４の閾値電圧を決定するた
めの不純物２４とを、半導体基板２１にイオン注入す
る。
【００２２】次に、図１（ｂ）及び図２に示す様に、半
導体基板２１のうちでデプレション型トランジスタ１５
を形成すべき領域上に開口４３ａを有するフォトレジス
ト４３をパターニングする。そして、このフォトレジス
ト４３をマスクにして、デプレション型トランジスタ１
５の閾値電圧を決定するための不純物２７を半導体基板
２１にイオン注入する。
導体基板２１のうちでデプレション型トランジスタ１５
を形成すべき領域上に開口４３ａを有するフォトレジス
ト４３をパターニングする。そして、このフォトレジス
ト４３をマスクにして、デプレション型トランジスタ１
５の閾値電圧を決定するための不純物２７を半導体基板
２１にイオン注入する。
【００２３】このとき、不純物２７をイオン注入する領
域では、既にイオン注入してある不純物２４を不純物２
７で十分に補償することができるか、または不純物２４
に対して十分な追加注入効果を得ることができる様に、
不純物２７の注入量を調整する。
域では、既にイオン注入してある不純物２４を不純物２
７で十分に補償することができるか、または不純物２４
に対して十分な追加注入効果を得ることができる様に、
不純物２７の注入量を調整する。
【００２４】具体的には、本実施例の様にエンハンスメ
ント型トランジスタ１４とデプレション型トランジスタ
１５とを形成する場合は、例えば、不純物２４としてＢ
+ を２５ｋｅＶの加速エネルギ及び７×１０11ｃｍ-2の
注入量でイオン注入し、不純物２７としてＰｈｏｓ+ を
５０ｋｅＶの加速エネルギ及び３×１０13ｃｍ-2の注入
量でイオン注入する。この結果、デプレション型トラン
ジスタ１５のチャネル部における不純物２４が不純物２
７によって十分に補償されて、このチャネル部がＮ型に
なる。
ント型トランジスタ１４とデプレション型トランジスタ
１５とを形成する場合は、例えば、不純物２４としてＢ
+ を２５ｋｅＶの加速エネルギ及び７×１０11ｃｍ-2の
注入量でイオン注入し、不純物２７としてＰｈｏｓ+ を
５０ｋｅＶの加速エネルギ及び３×１０13ｃｍ-2の注入
量でイオン注入する。この結果、デプレション型トラン
ジスタ１５のチャネル部における不純物２４が不純物２
７によって十分に補償されて、このチャネル部がＮ型に
なる。
【００２５】次に、図１（ｃ）及び図２に示す様に、ゲ
ート電極３１、３２や拡散層３３〜３５等を形成して、
エンハンスメント型トランジスタ１４及びデプレション
型トランジスタ１５を完成させる。以上の様な実施例で
は、単一のフォトレジスト４２のみを用いて、エンハン
スメント型トランジスタ１４及びデプレション型トラン
ジスタ１５の両方を形成するためのＰウェル４１を形成
している。このため、図３（ｂ）（ｃ）に示した不純物
濃度が局所的に高い重畳部３６がなくて不純物濃度が均
一なＰウェル４１を形成することができる。
ート電極３１、３２や拡散層３３〜３５等を形成して、
エンハンスメント型トランジスタ１４及びデプレション
型トランジスタ１５を完成させる。以上の様な実施例で
は、単一のフォトレジスト４２のみを用いて、エンハン
スメント型トランジスタ１４及びデプレション型トラン
ジスタ１５の両方を形成するためのＰウェル４１を形成
している。このため、図３（ｂ）（ｃ）に示した不純物
濃度が局所的に高い重畳部３６がなくて不純物濃度が均
一なＰウェル４１を形成することができる。
【００２６】また、図２に示す様に、フォトレジスト４
２、４３とゲート電極３１、３２との間には、フォトレ
ジスト４３のみについて、合わせ余裕ｂ4 、ｂ5 が必要
なだけである。このため、ゲート電極３１、３２同士の
間隔ａと合わせ余裕ｂ4 、ｂ5 との間には、ａ＝ｂ4 ＋
ｂ5 という関係式が成立し、図４に示した一従来例にお
ける合わせ余裕ｂ1 〜ｂ3 よりも合わせ余裕ｂ4 、ｂ5
の数が１つ少ない。従って、間隔ａを最小線幅にして
も、合わせ余裕ｂ4 、ｂ5 を大きく見積もることができ
る。
２、４３とゲート電極３１、３２との間には、フォトレ
ジスト４３のみについて、合わせ余裕ｂ4 、ｂ5 が必要
なだけである。このため、ゲート電極３１、３２同士の
間隔ａと合わせ余裕ｂ4 、ｂ5 との間には、ａ＝ｂ4 ＋
ｂ5 という関係式が成立し、図４に示した一従来例にお
ける合わせ余裕ｂ1 〜ｂ3 よりも合わせ余裕ｂ4 、ｂ5
の数が１つ少ない。従って、間隔ａを最小線幅にして
も、合わせ余裕ｂ4 、ｂ5 を大きく見積もることができ
る。
【００２７】なお、以上の実施例は、エンハンスメント
型トランジスタ及びデプレション型トランジスタを含む
半導体装置の製造に本発明を適用したものであるが、エ
ンハンスメント型トランジスタ及びデプレション型トラ
ンジスタ以外であって閾値電圧が互いに異なるトランジ
スタを含む半導体装置の製造にも本発明を適用すること
ができる。
型トランジスタ及びデプレション型トランジスタを含む
半導体装置の製造に本発明を適用したものであるが、エ
ンハンスメント型トランジスタ及びデプレション型トラ
ンジスタ以外であって閾値電圧が互いに異なるトランジ
スタを含む半導体装置の製造にも本発明を適用すること
ができる。
【００２８】
【発明の効果】本発明による半導体装置の製造方法で
は、製造工程を増加させることなく、閾値電圧が互いに
異なる第１及び第２のトランジスタを形成することがで
きるにも拘らず、不純物濃度が均一なウェルを形成する
ことができるので、ウェル内に形成する第１及び第２の
トランジスタの拡散層における接合耐圧を高くすること
ができ、また、合わせ余裕を大きく見積もることができ
るので、製造余裕も大きい。
は、製造工程を増加させることなく、閾値電圧が互いに
異なる第１及び第２のトランジスタを形成することがで
きるにも拘らず、不純物濃度が均一なウェルを形成する
ことができるので、ウェル内に形成する第１及び第２の
トランジスタの拡散層における接合耐圧を高くすること
ができ、また、合わせ余裕を大きく見積もることができ
るので、製造余裕も大きい。
【図１】本発明の一実施例を工程順に示す側断面図であ
る。
る。
【図２】一実施例を模式的に示す平面図である。
【図３】本発明の一従来例を工程順に示す側断面図であ
る。
る。
【図４】一従来例を模式的に示す平面図である。
【図５】本発明を適用し得るＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのメモリブロックの平面図である。
ＰＲＯＭのメモリブロックの平面図である。
１４ エンハンスメント型トランジスタ １５ デプレション型トランジスタ ２１ 半導体基板 ２４ 不純物 ２７ 不純物 ４１ Ｐウェル ４２ フォトレジスト ４２ａ 開口 ４３ フォトレジスト ４３ａ 開口
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 27/10 ４２１ 7210−4Ｍ
Claims (3)
- 【請求項１】 閾値電圧が互いに異なる第１及び第２の
トランジスタを半導体基板の同一のウェル内に含む半導
体装置の製造方法において、 前記ウェルの形成領域上に開口を有する第１のマスクを
用いて、前記ウェルを形成するための第１の不純物と、
前記第１のトランジスタの閾値電圧を制御するための第
２の不純物とを前記半導体基板に導入する工程と、 前記第２のトランジスタの形成領域上に開口を有する第
２のマスクを用いて、前記第２のトランジスタの閾値電
圧を制御するための第３の不純物を前記半導体基板に導
入する工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第１及び第２のトランジスタを互い
に直列に形成し、 これら第１及び第２のトランジスタをメモリブロックの
選択トランジスタにすることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記ウェルがＰウェルで、前記第１及び
第２のトランジスタが共にＮチャネルトランジスタであ
り、 前記第１及び第２の不純物が共にＰ型であり、 Ｎ型の前記第３の不純物によって前記第２のトランジス
タのチャネル部をＮ型にすることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297453A JPH07130891A (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297453A JPH07130891A (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130891A true JPH07130891A (ja) | 1995-05-19 |
Family
ID=17846711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297453A Pending JPH07130891A (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130891A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
| JP4686920B2 (ja) * | 2001-07-17 | 2011-05-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2011204929A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 不揮発性記憶装置およびその製造方法 |
-
1993
- 1993-11-02 JP JP5297453A patent/JPH07130891A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4686920B2 (ja) * | 2001-07-17 | 2011-05-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
| JP2011204929A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 不揮発性記憶装置およびその製造方法 |
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