KR100316174B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

공정수 삭감에 따른 비용 절감과 칩 크기의 축소를 달성한다.
영역 A에는, 임계값이 0.7 V 정도의 E(증강)형 MOS 트랜지스터가 형성되며, 영역 B에는, 임계값이 0.1 V 정도의 I형 MOS 트랜지스터가 형성된다. E형 MOS 트랜지스터는 웰 영역(15)내에 형성된다. 필드 산화막(19)의 바로 아래에는, 채널 스토퍼로서 기능하는 웰 영역(15)이 형성된다. 즉, E형 MOS 트랜지스터용의 웰 영역(15)과 채널 스토퍼용의 웰 영역(15)은 동시에 형성되며 깊이도 거의 동일하다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체의 분야에서는 칩 내의 소자의 고밀도화, LSI(반도체 장치)의 저가격화라는 시장 요구는 현재에서도 여전히 존재한다. 특히, 불휘발성 메모리 등의 반도체 메모리에서는 소자의 고밀도화에 의한 메모리 용량의 증대, 칩 사이즈의 축소와 함께 공정의 간략화에 의한 제조 비용의 저감이 시급한 검토 과제가 되고 있다.
그래서, 우선 불휘발성 메모리를 예로 들어 칩 사이즈의 축소를 달성하기 위해 종래 어떠한 연구가 이루어지고 있는지에 대해 진술한다.
불휘발성 메모리에서는 데이타의 기록 시 및 소거 시에 고전압이 사용된다. 이 고전압은 일반적으로 LSI의 내부에서 차지 펌핑 기술에 기초를 둔 승압 회로를 이용하여 외부 전원 전압을 승압시킴으로써 얻어진다(참고 문헌 1: 「CMOS 초 LSI의 설계」 飯塚 편저, 培風館 pp. 192, 193 참조).
그러나, 승압 회로는 매우 높은 전압을 생성해야만 하기 때문에 큰 용량의 캐패시터 소자로 구성해야만 한다. 캐패시터 소자의 용량을 크게한다는 것은 일반적으로 캐패시터 면적 즉, 캐패시터 소자 자체를 크게하는 것을 의미한다. 따라서, 칩 내에서 승압 회로가 차지하는 면적이 커지고 칩 사이즈나 비용의 증대를 초래한다.
종래, 이와 같은 문제를 해결하기 위해 불휘발성 메모리에서는 임계값이 0.1V 정도로 매우 낮고 백 게이트 바이어스 효과가 작은 MOS 트랜지스터[이후, I(intrinsic)]형 MOS 트랜지스터라고 칭한다)에 의해 승압 회로를 구성하고 승압 효율을 향상시키도록 하고 있다.
I형의 N 채널 MOS 트랜지스터는 임계값 제어용 불순물이 소자 영역(MOS 트랜지스터의 채널부)에 하등 도입이 되지 않기 때문에, 약 2×1016㎝-3의 불순물 농도를 갖는 P형 실리콘 기판에 형성할 수 있다(참고 문헌 2: 「반도체 디바이스」저자 S. M. G, 산업 도서 pp. 220, 221 참조).
즉, 1타입 MOS 트랜지스터는 그 채널부에 임계값 제어용 불순물이 도입되지 않은 점에서 채널부에 임계값 제어용 불순물이 도입되는 통상의 E(증강)형 MOS 트랜지스터와 상이하며 또한, E형 MOS 트랜지스터와 비교해서 백 게이트 바이어스 효과가 작다고 하는 특징을 갖는다(참고 문헌 3: 「MOS 집적 회로의 기초」 감수 武石, 근대 과학사 pp. 12, 13 참조).
이와 같이, 차지 펌핑 기술에 기초한 승압 회로를 I형 MOS 트랜지스터에 의해 구성함으로써 고전압을 생성할 때 캐패시터 소자의 용량을 상당히 억제할 수 있기 때문에 칩 사이즈의 축소에 공헌할 수 있다.
그런데, 반도체의 분야에서는 LSI의 저가격화를 달성하기 위해 공정의 간략화(삭감)에 의한 제조 비용의 저감이 필요 불가결하다. 그래서, 종래 몇개의 제조 방법에 대해 설명한다.
＜i. 제1 예＞
우선, 도 32 및 도 33에 도시한 바와 같이 P형 실리콘 기판(11) 상에 실리콘 산화막(12)을 형성한다. PEP(포토 에칭 공정)에 의해 실리콘 산화막(12) 상에 레지스트 패턴(13)을 형성한다.
이 레지스트 패턴(13)을 마스크로 하여 이온 주입법에 의해 P형 불순물(예를들면 붕소 이온; 14)을 실리콘 기판(11) 중에 도입한다. 이 후, 레지스트 패턴(13)은 박리된다.
다음에, 도 34 및 도 35에 도시한 바와 같이 장시간의 고온열 확산을 행하여 실리콘 기판(11) 중에 도입된 붕소 이온을 확산시킴으로써 P형의 웰 영역(15)을 형성한다(이 공정을 「웰 확산 공정」이라 함).
이 후, 예를 들면 LPCVD법에 의해 실리콘 산화막(12) 상에 실리콘 질화막(16)을 형성한다. 또한, PEP(포토 에칭 공정)에 의해 실리콘 질화막(16) 상에 레지스트 패턴(17)을 형성한다.
이 레지스트 패턴(17)을 마스크로 해서 예를 들면 RIE(반응성 이온 에칭)법에 의해 실리콘 질화막(16)을 패터닝한다. 또한, 레지스트 패턴(17)을 마스크로 해서 이온 주입법에 의해 P형 불순물(예를 들면, 붕소 이온; 18)을 실리콘 기판(11) 중에 도입한다. 이 후, 레지스트 패턴(17)은 박리된다.
다음에, 도 36에 도시한 바와 같이 실리콘 질화막(16)을 마스크로 해서 LOCOS 산화를 행하면 실리콘 기판(11) 상에 막 두께가 약 500㎚의 필드 산화막(19)이 형성됨과 동시에 필드 산화막(19)의 바로 아래에는 P형의 확산 영역(채널 스토퍼; 20)이 형성된다. 이 후, 실리콘 질화막(16)은 박리된다.
다음에, 도 37 및 도 38에 도시한 바와 같이 PEP(포토 에칭 공정)에 의해 실리콘 산화막(12) 상 및 필드 산화막(19) 상에 레지스트 패턴(21)을 형성한다. 이 레지스트 패턴(21)은 통상의 E형 MOS 트랜지스터가 형성되는 소자 영역 상에 개구가 설치되어 I형 MOS 트랜지스터가 형성되는 소자 영역 상을 덮은 것과 같은 패턴을 갖고 있다.
이 레지스트 패턴(21)을 마스크로 해서 이온 주입법에 의해 MOS 트랜지스터의 임계값을 제어하기 위한 P형의 불순물(예를 들면 붕소 이온; 22)을 실리콘 기판(11) 중에 도입한다. 이 후, 레지스트 패턴(21) 및 실리콘 산화막(12)은 박리된다.
다음에, 도 39에 도시한 바와 같이 예를 들면 열산화법에 의해 필드 산화막(19)에 둘러싸인 소자 영역 상에 게이트 산화막(23)을 형성한다. 게이트 산화막(23) 상에는 게이트 전극(24)이 형성된다.
이 후, 게이트 전극(24)을 마스크로 해서 N형의 불순물(예를 들면 인)이 자가 정렬에 의해 실리콘 기판(11) 중에 도입된다.
마지막으로, 열산화법에 의해 게이트 전극(24)의 표면에 실리콘 산화막(30)을 형성하면 이와 동시에 실리콘 기판(11) 중의 불순물이 활성화되어 소스·드레인 영역(25)이 형성된다.
이상의 제조 공정에 의해 실리콘 기판(11) 상에 반도체 소자(MOS 트랜지스터)가 형성된다.
도 40은 상기 제조 공정의 주요부를 간단히 도시한 것이다. 이 제조 공정의 특징은 웰 확산 공정이 존재하는 점과 3회의 PEP가 존재하는 점에 있다. 즉, 웰 확산 공정은 장시간의 열확산 공정이기 때문에 웰 영역(15)을 위한 이온 주입과 임계값 제어 또는 채널 스토퍼를 위한 이온 주입을 동시에 행할 수 없는 문제가 있다.
＜ii. 제2 예＞
최근, 160keV를 넘는 높은 가속 에너지를 이용한 고에너지 이온 주입 기술이 개발되고 있다. 이 이온 주입 기술에 따르면 실리콘 기판 중 깊은 위치에 불순물(이온)을 도입할 수 있기 때문에 상술한 제1 예에 도시한 "웰 확산 공정"을 생략할 수 있다. 이하, 고에너지 이온 주입 기술을 이용한 제조 공정에 대해 설명한다.
우선, 도 41 및 도 42에 도시한 바와 같이 예를 들면 열산화법에 의해 P형의 실리콘 기판(11) 상에 실리콘 산화막(12)을 형성한다. 또한, 예를 들면 LPCVD 법에 의해 실리콘 산화막(12) 상에 실리콘 질화막(16)을 형성한다. 이 후, PEP(포토 에칭 공정)에 의해 실리콘 질화막(16) 상에 레지스트 패턴(17)을 형성한다.
또한, 레지스트 패턴(17)을 마스크로 해서 예를 들면 RIE(반응성 이온 에칭)법에 의해 실리콘 질화막(16)을 패터닝한다. 이 후, 레지스트 패턴(17)은 박리된다.
다음에, 도 43에 도시한 바와 같이 실리콘 질화막(16)을 마스크로 해서 LOCOS 산화를 행하면 실리콘 기판(11) 상에 막 두께가 약 500㎚의 필드 산화막(19)이 형성된다. 이 후, 실리콘 질화막(16)은 박리된다.
다음에, 도 44 및 도 45에 도시한 바와 같이 PEP(포토 에칭 공정)에 의해 필드 산화막(19) 상에 개구를 갖고 실리콘 산화막(12) 위를 덮은 것과 같은 레지스트 패턴(26)을 형성한다.
이 레지스트 패턴(26)을 마스크로 해서 250keV 정도의 높은 가속 에너지를 이용한 이온 주입법에 의해 P형의 불순물(예를 들면, 붕소 이온; 27)을 필드 산화막(19) 바로 아래의 실리콘 기판(11) 중에 도입한다. 이 후, 레지스트 패턴(26)은 박리된다.
다음에, 도 46 및 도 47에 도시한 바와 같이 PEP(포토 에칭 공정)에 의해 실리콘 산화막(12) 위 및 필드 산화막(19) 위에 레지스트 패턴(21)을 형성한다. 이 레지스트 패턴(21)은 통상의 E형 MOS 트랜지스터가 형성되는 소자 영역 상에 개구가 설치되며 I형 MOS 트랜지스터가 형성되는 소자 영역 상을 덮는 것과 같은 패턴을 갖고 있다.
이 레지스트 패턴(21)을 마스크로 해서 예를 들면 400keV 및 300keV 정도의 다른 복수 가속 에너지를 이용한 고에너지 이온 주입법에 의해 P형의 불순물(예를 들면, 붕소 이온; 28)을 실리콘 기판(11) 중 깊은 위치에 도입한다.
또한, 레지스트 패턴(21)을 마스크로 해서 예를 들면 40keV 정도의 낮은 가속 에너지를 이용한 이온 주입법에 의해 MOS 트랜지스터의 임계값을 제어하기 위한 P형의 불순물(예를 들면, 붕소 이온; 29)을 실리콘 기판(11) 중에 도입한다.
이 후, 레지스트 패턴(21) 및 실리콘 산화막(12)은 박리된다.
다음에, 도 48에 도시한 바와 같이 예를 들면 열산화법에 의해, 필드 산화막(19)에 둘러싸인 소자 영역 상에 게이트 산화막(23)을 형성한다. 게이트 산화막(23) 상에는 게이트 전극(24)이 형성된다.
이 후, 게이트 전극(24)을 마스크로 해서 N형의 불순물(예를 들면 인)이 자가 정렬에 의해 실리콘 기판(11) 중에 도입된다.
마지막으로, 열산화법에 의해 게이트 전극(24)의 표면에 실리콘 산화막(30)을 형성하면 이것과 동시에 실리콘 기판(11) 중의 불순물이 활성화되어 P형의 웰 영역(15), P형의 확산 영역(채널 스토퍼; 20) 및 소스·드레인 영역(25)이 각각 형성된다.
이상의 제조 공정에 의해 실리콘 기판(11) 상에 반도체 소자(MOS 트랜지스터)가 형성된다.
도 49는 상기 제조 공정의 주요부를 간단히 도시한 것이다. 이 제조 공정의 특징은 높은 가속 에너지를 이용하여 실리콘 기판 중의 깊은 위치에 불순물을 도입하고 이 불순물을 활성화시킴으로써 웰 영역을 형성하고 있는 점에 있다.
이와 같은 제조 공정에 의하면 장시간의 웰 확산 공정이 불필요하기 때문에 제조 시간의 단축에 의한 제조 비용의 저감에 공헌할 수 있다. 또한, MOS 트랜지스터의 임계값 제어와 웰 형성을 위한 이온 주입을 동일한 마스크를 이용하여 실행할 수 있게 되기 때문에 PEP의 삭감에 의한 비용의 저감에도 공헌할 수 있다.
＜iii. 제3 예＞
이 예는 상술한 제2 예의 변형예이다.
우선, 도 50 및 도 51에 도시한 바와 같이 예를 들면 열산화법에 의해 P형의 실리콘 기판(11) 상에 실리콘 산화막(12)을 형성한다. 또한, 예를 들면 LPCVD 법에 의해 실리콘 산화막(12) 상에 실리콘 질화막(16)을 형성한다.
이 후, PEP(포토 에칭 공정)에 의해 실리콘 질화막(16) 상에 레지스트 패턴(17)을 형성한다. 이 레지스트 패턴(17)을 마스크로 해서 예를 들면 RIE(반응성 이온 에칭)법에 의해 실리콘 질화막(16)을 패터닝한다.
또한, 레지스트 패턴(17)을 마스크로 해서 이온 주입법에 의해 P형의 불순물(예를 들면, 붕소 이온; 18)을 실리콘 기판(11) 중에 도입한다. 이 후, 레지스트 패턴(17)은 박리된다.
다음에, 도 52에 도시한 바와 같이 실리콘 질화막(16)을 마스크로 해서 LOCOS 산화를 행하면 실리콘 기판(11) 상에 막 두께가 약 500㎚의 필드 산화막(19)이 형성됨과 동시에 필드 산화막(19) 바로 아래에는 P형의 확산 영역(채널 스토퍼; 20)이 형성된다. 이 후, 실리콘 질화막(16)은 박리된다.
다음에, 도 53 및 도 54에 도시한 바와 같이 PEP(포토 에칭 공정)에 의해 실리콘 산화막(12) 위 및 필드 산화막(19) 위에 레지스트 패턴(21)을 형성한다. 이 레지스트 패턴(21)은 통상의 E형 MOS 트랜지스터가 형성되는 소자 영역 상에 개구가 설치되어 I형 MOS 트랜지스터가 형성되는 소자 영역 상을 덮는 것과 같은 패턴을 갖고 있다.
이 레지스트 패턴(21)을 마스크로 해서 예를 들면 400keV 및 300keV 정도의 다른 복수의 가속 에너지를 이용한 고에너지 이온 주입법에 의해 P형의 불순물(예를 들면 붕소 이온; 28)을 실리콘 기판(11) 중의 깊은 위치에 도입한다.
또한, 레지스트 패턴(21)을 마스크로 해서 예를 들면 40keV 정도의 낮은 가속 에너지를 이용한 이온 주입법에 의해 MOS 트랜지스터의 임계값을 제어하기 위한 P형의 불순물(예를 들면, 붕소 이온; 29)을 실리콘 기판(11) 중에 도입한다.
이 후, 레지스트 패턴(21) 및 실리콘 산화막(12)은 박리된다.
다음에, 도 55에 도시한 바와 같이 예를 들면 열산화법에 의해 필드산화막(19)에 둘러싸인 소자 영역 상에 게이트 산화막(23)을 형성한다. 게이트 산화막(23) 상에는 게이트 전극(24)이 형성된다.
이 후, 게이트 전극(24)을 마스크로 해서 N형의 불순물(예를 들면 인)이 자가 정렬에 의해 실리콘 기판(11) 중에 도입된다.
마지막으로, 열산화법에 의해 게이트 전극(24)의 표면에 실리콘 산화막(30)을 형성하면 이와 동시에 실리콘 기판(11) 중의 불순물이 활성화되어 P형의 웰 영역(15) 및 소스·드레인 영역(25)이 각각 형성된다.
이상의 제조 공정에 의해 실리콘 기판(11) 상에 반도체 소자(MOS 트랜지스터)가 형성된다.
도 56은 상기 제조 공정의 주요부를 간단히 도시한 것이다. 이 제조 공정의 특징은 높은 가속 에너지를 이용하여 실리콘 기판 중의 깊은 위치에 불순물을 도입하고 이 불순물을 활성화시킴으로써 웰 영역을 형성하고 있는 점에 있다.
이와 같은 제조 공정에 따르면 장시간의 웰 확산 공정이 불필요하기 때문에 제조 시간의 단축에 의한 제조 비용의 저감에 공헌할 수 있다. 또한, MOS 트랜지스터의 임계값 제어와 웰 형성을 위한 이온 주입을 동일한 마스크를 이용하여 실행할 수 있게 되기 때문에 PEP의 삭감에 의한 비용의 저감에도 공헌할 수 있다.
또한, P형의 확산 영역(채널 스토퍼; 20)을 형성하기 위한 이온 주입 시에 이용하는 마스크 패턴(레지스트 패턴; 17)과 필드 산화막(19)을 형성하기 위해 이용하는 마스크(실리콘 질화막; 16)의 패턴이 동일하기 때문에 전체적으로 PEP를 1회 분만큼 줄일 수 있다.
이와 같이, 반도체의 분야에서는 칩 내의 소자의 고밀도화에 의한 칩 사이즈의 축소나 제조 공정의 간략화에 의한 제조 비용의 저감이 시장 요구로서 강하게 존재한다.
예를 들면, 불휘발성 메모리의 경우에는 칩 내의 승압 회로의 면적을 축소하고 칩 사이즈의 축소를 꾀하기 위해 승압 회로를 I형의 MOS 트랜지스터에 의해 구성하고 또한 제조 공정의 간략화에 의한 제조 비용의 저감을 꾀하기 위해서, 고에너지 이온 주입법을 이용하여 PEP의 횟수를 줄이고 있다.
그러나, E형 MOS 트랜지스터와 I형 MOS 트랜지스터가 혼재하고 있는 LSI(반도체 장치)의 제조 공정을 I형의 MOS 트랜지스터를 갖지 않은 LSI에 그대로 적용하면 공정에 낭비가 생기는 경우가 있다.
또한, MOS 트랜지스터를 갖는 LSI의 전체에 적용할 수 있고 또한 칩 내의 소자의 고밀도화에 의한 칩 사이즈의 축소와 제조 공정의 간략화에 의한 제조 비용의 저감을 동시에 달성할 수 있는 기술의 개발이 요구되고 있다.
본 발명은 상기 결점을 해결하기 위해 이루어진 것이며 그 목적은 MOS 트랜지스터를 갖는 LSI(반도체 장치)에서 칩 사이즈의 축소 및 제조 비용의 저감을 동시에 달성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 반도체 장치는 제1 도전형의 반도체 기판과 상기 반도체 기판 중에 형성되는 제1 도전형의 웰 영역과 상기 웰 영역 중에 형성되는 제2 도전형의 제1 트랜지스터와 상기 반도체 기판 중에 형성되는 제2도전형의 제2 트랜지스터를 구비하며, 상기 웰 영역은 상기 제2 트랜지스터를 둘러싸도록 배치되어 있다.
상기 웰 영역은 소자 영역에 배치되는 제1 부분과 소자 분리막의 바로 아래에 배치되는 제2 부분으로 구성되며 상기 제1 트랜지스터는 상기 웰 영역의 제1 부분에 형성되고 상기 제2 트랜지스터는 상기 웰 영역의 제2 부분에 둘러싸여 있다.
상기 웰 영역의 제2 부분과 상기 제2 트랜지스터의 소스·드레인 영역은 소정의 오프셋 폭만큼 서로 떨어져 있다. 한편, 상기 웰 영역의 제2 부분과 상기 제2 트랜지스터의 소스·드레인 영역은 서로 접촉하고 있어도 좋다.
상기 웰 영역의 제2 부분과 상기 제2 트랜지스터의 소스·드레인 영역은 적어도 상기 제2 트랜지스터의 채널폭 방향에 대해서는 소정의 오프셋 폭만큼 서로 떨어져 있어도 좋다.
상기 웰 영역의 제1 부분은 상기 웰 영역의 제2 부분보다도 깊다. 상기 소자 분리막은 LOCOS 구조 및 STI 구조 중 어느 하나의 구조를 갖고 있다.
상기 제2 트랜지스터의 채널부의 불순물 농도는 상기 반도체 기판의 불순물 농도와 실질적으로 동일하다. 또한, 상기 제2 트랜지스터의 임계값의 절대치는 상기 제1 트랜지스터의 임계값의 절대치보다도 작다.
본 발명의 반도체 장치의 제조 방법은 제1 도전형의 반도체 기판 상에 소자 분리막을 형성한 후 제1 소자 영역 상 및 상기 소자 분리막 상에 개구를 갖으며 제2 소자 영역을 덮는 것과 같은 마스크를 설치한 뒤에 상기 제1 소자 영역 및 상기 소자 분리막 바로 아래에 동시에 제1 도전형의 제1 불순물을 이온 주입하고 상기 제1 및 제2 소자 영역 상에 각각 게이트 전극을 형성하고 상기 게이트 전극을 마스크로 해서 상기 제1 및 제2 소자 영역에 동시에 제2 도전형의 제2 불순물을 이온 주입하고 열 처리에 의해 상기 제1 불순물을 활성화하여 상기 제1 소자 영역 및 상기 소자 분리막 바로 아래에 제1 도전형의 웰 영역을 형성함과 동시에, 상기 제2 불순물을 활성화하여 상기 제1 및 제2 소자 영역에 소스·드레인 영역을 형성한다고 하는 일련의 공정을 구비하고 있다.
상기 제1 불순물은 상기 제2 소자 영역을 둘러싸도록 상기 소자 분리막 바로 아래에 이온 주입된다.
상기 제1 불순물을 이온 주입하기 직전 또는 직후에 상기 마스크를 이용하여 상기 제1 소자 영역의 표면 영역에 MOS 트랜지스터의 임계값 제어를 위한 제3 불순물이 선택적으로 이온 주입된다.
상기 열 처리에 의해 상기 게이트 전극의 표면에 산화막이 형성된다. 상기 제1 불순물은 복수의 가속 에너지를 이용하여 이온 주입된다.
본 발명의 반도체 장치는 제1 도전형의 반도체 기판과 상기 반도체 기판 중에 형성되는 제2 도전형의 제1 트랜지스터를 둘러싸는 제1 소자 분리막과 상기 반도체 기판 중에 형성되는 제2 도전형의 제2 트랜지스터를 둘러싸는 제2 소자 분리막과 상기 제1 소자 분리막과 상기 제2 소자 분리막 간에서의 상기 반도체 기판 중에 형성되는 제1 도전형의 확산 영역을 구비한다.
상기 반도체 기판 중에는 제2 도전형의 웰 영역이 형성되며 상기 웰 영역 중에는 제1 도전형의 제3 트랜지스터가 형성된다.
상기 제1 및 제2 트랜지스터의 채널부의 불순물 농도는 상기 반도체 기판의 불순물 농도와 실질적으로 동일하다. 상기 제1 및 제2 MOS트랜지스터의 임계값의 절대치는 상기 제3 트랜지스터의 임계값의 절대치 보다도 작다.
상기 제1 및 제2 소자 분리막은 LOCOS 구조 및 STI 구조 중 어느 하나의 구조를 갖고 있다.
본 발명의 반도체 장치의 제조 방법은 제1 도전형의 반도체 기판 상에 적어도 제1 소자 영역을 둘러싸는 제1 소자 분리막 및 제2 소자 영역을 둘러싸는 제2 소자 분리막을 형성한 후, 제3 소자 영역에 제2 도전형의 제1 불순물을 이온 주입하고 상기 제1, 제2 및 제3 소자 영역 상에 각각 게이트 전극을 형성하여, 상기 게이트 전극을 마스크로 해서 상기 제1 및 제2 소자 영역에 동시에 제2 도전형의 제2 불순물을 이온 주입하고 상기 제3 소자 영역 및 상기 제1 및 제2 소자 분리막 간에서의 상기 반도체 기판 중에 각각 제1 도전형의 제3 불순물을 이온 주입하고 열 처리에 의해 상기 제1 불순물을 활성화하여 상기 제3 소자 영역에 제2 도전형의 웰 영역을 형성함과 동시에, 상기 제2 및 제3 불순물을 활성화하여 상기 제1, 제2 및 제3 소자 영역에 소스·드레인 영역을 형성하고 상기 제1 및 제2 소자 분리막 간에서의 상기 반도체 기판 중에 제1 도전형의 확산 영역을 형성한다고 하는 일련의 공정을 구비한다.
상기 확산 영역은 상기 제1 및 제2 소자 영역을 둘러싸도록 형성된다.
상기 제1 불순물을 이온 주입하기 직전 또는 직후에 상기 제3 소자 영역의 표면 영역에만 MOS 트랜지스터의 임계값 제어를 위한 제4 불순물이 선택적으로 이온 주입된다.
상기 열 처리에 의해 상기 게이트 전극의 표면에 산화막이 형성된다. 상기 제1 불순물은 복수의 가속 에너지를 이용하여 이온 주입된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 평면도.
도 2는 도 1의 II-II 선에 따르는 단면도.
도 3은 도 1의 반도체 장치의 일부를 상세히 도시한 평면도.
도 4는 도 3의 IV-IV 선에 따르는 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 평면도.
도 6은 도 5의 VI-VI 선에 따르는 단면도.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 도시한 평면도.
도 8은 도 7의 VIII-VIII 선에 따르는 단면도.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 도시한 평면도.
도 10은 도 9의 X-X 선에 따르는 단면도.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 도시한 평면도.
도 12는 도 11의 XII-XII 선에 따르는 단면도.
도 13은 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 14는 도 13의 XIV-XIV 선에 따르는 단면도.
도 15는 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 16은 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 17은 도 16의 XVII-XVII 선에 따르는 단면도.
도 18은 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 19는 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 20은 본 발명의 제조 방법의 주요부를 간략적으로 도시한 도면.
도 21은 본 발명의 제6 실시예에 따른 반도체 장치를 도시한 평면도.
도 22는 도 21의 XXII-XXII 선에 따르는 단면도.
도 23은 본 발명의 제7 실시예에 따른 반도체 장치를 도시한 평면도.
도 24는 도 23의 XXIV-XXIV 선에 따르는 단면도.
도 25는 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 26은 도 25의 XXVI-XXVI 선에 따르는 단면도.
도 27은 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 28은 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 29는 도 28의 XXIX-XXIX 선에 따르는 단면도.
도 30은 본 발명의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 31은 도 30의 XXXI-XXXI 선에 따르는 단면도.
도 32는 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 33은 도 32의 XXXIII-XXXIII 선에 따르는 단면도.
도 34는 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 35는 도 34의 XXXV-XXXV 선에 따르는 단면도.
도 36은 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 37은 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 38은 도 37의 XXXVIII-XXXVIII 선에 따르는 단면도.
도 39는 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 40은 종래의 제조 방법의 주요부를 간략적으로 도시한 도면.
도 41은 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 42는 도 41의 XLII-XLII 선에 따르는 단면도.
도 43은 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 44는 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 45는 도 44의 XLV-XLV 선에 따르는 단면도.
도 46은 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 47은 도 46의 XLVII-XLVII선에 따르는 단면도.
도 48은 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 49는 종래의 제조 방법의 주요부를 간략적으로 도시한 도면.
도 50은 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 51은 도 50의 LI-LI 선에 따르는 단면도.
도 52는 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 53은 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 평면도.
도 54는 도 53의 LIV-LIV선에 따르는 단면도.
도 55는 종래의 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.
도 56은 종래의 제조 방법의 주요부를 간략적으로 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : P형 실리콘 기판
12, 30 : 실리콘 산화막
13, 17, 21, 26, 31, 36 : 레지스트 패턴
14, 18, 22, 27∼29, 32, 33, 37, 38 : 불순물(붕소 이온)
15 : P형 웰 영역
16 : 실리콘 질화막
19 : 필드 산화막
19' : STI 산화막
20, 35 : P형 확산 영역(채널 스토퍼)
23 : 게이트 산화막
24 : 게이트 전극
25 : 소스·드레인 영역
34 : 불순물(비소 이온)
이하, 도면을 참조하면서 본 발명의 반도체 장치 및 그 제조 방법에 대해 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 나타내고 있다. 도 2는 도 1의 II-II선에 따르는 단면도이다.
이 실시예에서는 이온 주입에 의해 임계값(0.7V 정도)가 제어되는 E(증강)형 MOS 트랜지스터와, 임계값이 0.1V 정도 I형의 MOS 트랜지스터를 갖는 반도체 장치(예를 들면 플래쉬 EEPROM 등)에 대해 설명한다.
P형의 실리콘 기판(11) 상의 영역은 E형 또는 D(공핍)형의 MOS 트랜지스터가 형성되는 영역 A와, I형의 MOS 트랜지스터가 형성되는 영역 B로 구성되고 있다.
영역 A에서 필드 산화막(19)에 둘러싸인 소자 영역에는 예를 들면 E형의 N 채널 MOS 트랜지스터가 형성되어 있다. 이 MOS 트랜지스터는 P형의 웰 영역(15) 중에 형성되어 있다.
웰 영역(15)은 소자 영역 바로 아래의 깊은 부분과 필드 산화막(19) 바로 아래의 얕은 부분으로 구성되어 있다. 웰 영역(15)의 얕은 부분은 채널 스토퍼로서 기능하지만, 깊은 부분으로 일체 형성되어 있는(불순물 농도가 거의 동일함) 점에서 종래의 필드 산화막 바로 아래에만 설치하는 P형의 확산 영역과 상이하다.
영역 A 중의 MOS 트랜지스터는 게이트 산화막(23), 게이트 전극(24), 소스·드레인 영역(25)을 갖고 있다. 또한, 게이트 전극(24)의 표면에는 실리콘 산화막(30)이 형성되어 있다.
영역 B에서 필드 산화막(19)에 둘러싸인 소자 영역에는 I형의 N 채널 MOS 트랜지스터가 형성되어 있다. 이 MOS 트랜지스터는 실리콘 기판(11) 중에 직접 형성되어 있다.
영역 B의 필드 산화막(19)의 바로 아래에는 채널 스토퍼로서 기능하는 웰 영역(15)이 형성되어 있다. 영역 B의 웰 영역(15)은 영역 A의 웰 영역(15)과 일체 형성되며(불순물 농도가 거의 동일함) 또한, 그 깊이는 영역 A의 웰 영역(15)의 얕은 부분과 거의 동일하게 되어 있다.
영역 B의 웰 영역(15)은 상술된 바와 같이 필드 산화막(19)의 바로 아래에 채널이 형성되는 것을 방지하는 채널 스토퍼로 하여 기능하지만, 영역 A의 웰 영역(15)과 일체 형성되어 있는 점에서 종래의 필드 산화막 바로 아래에만 설치하는 P형의 확산 영역과 상이하다
영역 B 중 MOS 트랜지스터는 게이트 산화막(23), 게이트 전극(24), 소스·드레인 영역(25)을 갖고 있다. 또한, 게이트 전극(24)의 표면에는 실리콘 산화막(30)이 형성되어 있다.
상기 구성의 반도체 장치에 따르면, I형의 MOS 트랜지스터가 영역 B에 형성되어 있으며 이 MOS 트랜지스터를 차지 펌핑 기술에 의한 승압 회로 등에 사용하면 칩 사이즈의 축소에 공헌할 수 있다.
또한, 필드 산화막(19) 바로 아래에는 채널 스토퍼로서 기능하는 웰 영역(15)이 형성되며, 또한 이 웰 영역(15)은 E형 또는 D형의 MOS 트랜지스터가 형성되는 웰 영역(15)과 일체로 형성되어 있다.
즉, 본 실시예의 반도체 장치의 경우 종래와 같이 웰 영역과 채널 스토퍼로서의 확산 영역을 별개로 만들 필요가 없기 때문에 제조 공정의 간략화가 가능하며 제조 비용의 저감에 공헌할 수 있다.
도 3은 상술한 제1 실시예에 따른 반도체 장치의 영역 B만을 나타낸 것이다. 도 4는 도 3의 IV-IV선에 따르는 단면도이다.
제1 실시예에서는 웰 영역(15)과 소스·드레인 영역(25)이 일정한 오프셋 폭(예를 들면, 1㎛ 정도) S만큼 서로 떨어지도록 구성하고 있다. 이 오프셋 폭 S는 I형 MOS 트랜지스터의 임계값의 변동이나 내로우 채널 효과(채널폭이 좁아지는 효과)를 방지하기 위해 설치된다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 나타내고 있다. 도 6은 도 5의 VI-VI선에 따르는 단면도이다.
이 실시예의 반도체 장치는 상술한 제1 실시예의 변형예에 관한 것이다. 즉, 상술한 제1 실시예에서는 웰 영역(15)과 소스·드레인 영역(25)이 일정한 오프셋 폭 S만큼 서로 떨어지도록 구성되지만, 본 실시예에서는 웰 영역(15)과 소스·드레인 영역(25) 간의 오프셋 폭 S는 제로(0)로 설정되어 있다.
이 실시예는 웰 영역(15) 중의 불순물이 MOS 트랜지스터의 채널 영역에 진입함으로써 MOS 트랜지스터의 임계값의 변동이나 내로우 채널 효과를 무시할 수 있도록 한 큰 게이트 폭, 게이트 길이를 갖는 MOS 트랜지스터로 구성되는 반도체 장치에 유효하다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 나타내고 있다. 도 8은 도 7의 VIII-VIII선에 따르는 단면도이다.
이 실시예에서는 MOS 트랜지스터의 채널폭 방향에 대해서는 웰 영역(15)과 소스·드레인 영역(25)이 일정한 오프셋 폭 S만큼 서로 떨어지도록 설정하고 MOS 트랜지스터의 채널 길이 방향에 대해서는 웰 영역(15)과 소스·드레인 영역(25)의 오프셋 폭 S가 제로(0)가 되도록 설정하고 있다.
즉, 채널폭 방향에 대해서는 웰 영역(15)과 소스·드레인 영역(25) 간에 오프셋 폭 S를 설치함으로써 MOS 트랜지스터의 임계값의 변동이나 내로우 채널 효과를 유효하게 방지할 수 있다. 또한, 채널 길이 방향에 대해서는 웰 영역(15)과 소스·드레인 영역(25) 간에 오프셋 폭 S를 설치하지 않음으로써 소자(MOS 트랜지스터)의 고밀도화에 공헌할 수 있다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 나타내고 있다. 도 10은 도 9의 X-X선에 따르는 단면도이다.
이 실시예는 MOS 트랜지스터의 채널폭 방향 및 채널 길이 방향의 양쪽에 대해 웰 영역(15)과 소스·드레인 영역(25)의 오프셋 폭 S를 제로(0)로 설정한 것이다.
이 경우, 채널폭 방향에 대해서는 웰 영역(15) 중 불순물이 MOS 트랜지스터의 채널 내로 진입하고 MOS 트랜지스터의 임계값의 변동이나 채널폭이 C1으로부터C2로 좁아지는 내로우 채널 효과를 발생시킨다.
따라서, 본 실시예는 소자의 고밀도화가 요구되며 또한 MOS 트랜지스터의 임계값의 변동이나 내로우 채널 효과를 무시할 수 있도록 한 큰 게이트폭, 게이트 길이를 갖는 MOS 트랜지스터로 구성되는 반도체 장치에 유효하다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 나타내고 있다. 도 12는 도 11의 XII-XII선에 따르는 단면도이다.
이 실시예의 반도체 장치는 상술한 제1 실시예의 변형예에 관한 것이다. 즉, 상술한 제1 실시예에서는 소자 분리막으로서 LOCOS법에 의한 필드 산화막을 이용하였지만 본 실시예에서는 소자 분리막으로서 STI(shallow trench isolation) 구조의 산화막을 이용하고 있다.
이 실시예에서도 예를 들면, E형의 MOS 트랜지스터가 형성되는 영역 A에서는 소자 분리막(19') 바로 아래 및 소자 영역에 각각 P형의 웰 영역(15)이 형성되며 I형의 MOS 트랜지스터가 형성되는 영역 B에서는 소자 분리막(19')의 바로 아래에 P형의 웰 영역(15)이 형성된다.
다음에, 본 발명의 반도체 장치의 제조 방법에 대해 설명한다.
이 제조 방법은 상술한 제1 내지 제4 실시예에 따른 반도체 장치 모두에 적용 가능하다. 또한, 소자 분리막의 형성 방법을 제외하고 상술한 제5 실시예에 따른 반도체 장치에도 적용할 수 있다.
우선, 도 13 및 도 14에 도시한 바와 같이, 예를 들면 열산화법에 의해 P형 실리콘 기판(11) 상에 실리콘 산화막(12)을 형성한다. 또한, 예를 들면 LPCVD 법에 의해 실리콘 산화막(12) 상에 실리콘 질화막(16)을 형성한다. 이 후, PEP(포토 에칭 공정)에 의해 실리콘 질화막(16) 상에 레지스트 패턴(17)을 형성한다.
또한, 레지스트 패턴(17)을 마스크로 해서 예를 들면 RIE(반응성 이온 에칭)법에 의해 실리콘 질화막(16)을 패터닝한다. 이 후, 레지스트 패턴(17)은 박리된다.
다음에, 도 15에 도시한 바와 같이 실리콘 질화막(16)을 마스크로 해서 LOCOS 산화를 행하면 실리콘 기판(11) 상에 막 두께가 약 600㎚의 필드 산화막(19)이 형성된다.
이 후, 실리콘 질화막(16) 및 실리콘 산화막(12)이 제거된다.
또, STI 구조의 소자 분리막을 이용하는 경우는 실리콘 기판(11) 중에 홈을 형성하고 예를 들면 LPCVD법 및 CMP(화학적 기계적 연마)법을 이용하여 이 홈 내에 실리콘 산화막을 매립하면 좋다.
다음에, 도 16 및 도 17에 도시한 바와 같이 열산화법에 의해 필드 산화막(19)에 둘러싸인 소자 영역에 약 20㎚의 실리콘 산화막(12')을 새롭게 형성한다.
또한, PEP(포토 에칭 공정)에 의해 필드 산화막(19) 상 및 일부의 소자 영역(E형 또는 D형의 MOS 트랜지스터가 형성되는 영역) 상에 각각 개구를 갖고, 다른 일부의 소자 영역(I형 MOS 트랜지스터가 형성되는 영역) 상을 덮는 것과 같은 레지스트 패턴(31)을 형성한다.
이 레지스트 패턴(31)을 마스크로 해서 우선 40keV 정도의 낮은 가속 에너지를 이용한 이온 주입법에 의해 P형의 불순물(예를 들면, 붕소 이온; 32)을 도우즈량 약 2.5×1013㎝-2의 조건으로 실리콘 기판(11) 중에 주입한다.
이 이온 주입(MOS 트랜지스터의 임계값 제어용)은 가속 에너지가 작기 때문에 불순물(32)은 실리콘 기판(11)의 일부의 소자 영역의 표면부에만 주입된다.
계속하여, 레지스트 패턴(31)을 마스크로 해서 300keV 정도 및 400keV 정도의 높은 가속 에너지를 이용한 이온 주입법에 의해 P형의 불순물(예를 들면, 붕소 이온; 33)을 도우즈량 약 2×1013㎝-2의 조건으로 실리콘 기판(11) 중에 주입한다.
이 이온 주입(웰 영역 형성용)은 가속 에너지가 크기 때문에 불순물(33)은 실리콘 기판(11)의 일부의 소자 영역의 깊은 부분 및 필드 산화막(19) 바로 아래의 실리콘 기판(11) 중에 주입된다.
또, 고에너지 이온 주입에서 불순물(이온)의 가속 에너지는 2종류 이용하였지만, 당연히 1종류 또는 3종류 이상이라도 좋다. 또한, 임계값 제어용 이온 주입과 웰 영역 형성용 이온 주입의 순서는 어느 쪽이 먼저라도 좋다.
이 후, 레지스트 패턴(31) 및 실리콘 산화막(12')은 박리된다.
다음에, 도 18에 도시한 바와 같이 예를 들면 열산화법에 의해 필드 산화막(19)에 둘러싸인 소자 영역 상에 게이트 산화막(23)을 형성한다. 게이트 산화막(23) 상에는 게이트 전극(24)이 형성된다.
이 후, 게이트 전극(24)을 마스크로 해서 N형의 불순물(예를 들면, 비소; 34)이 자가 정렬에 의해 가속 에너지 약 60keV, 도우즈량 약 4.0×1015㎝-2의 조건으로 실리콘 기판(11) 중에 도입된다.
마지막으로, 도 19에 도시한 바와 같이 산소 분위기 중에서 온도 약 850℃, 시간 40분의 열산화를 행하면 게이트 전극(24)의 표면에 실리콘 산화막(30)이 형성되며 이와 동시에 실리콘 기판(11) 중의 불순물이 활성화되며 P형의 웰 영역(15) 및 소스·드레인 영역(25)이 각각 형성된다.
이상의 제조 공정에 의해 실리콘 기판(11) 상에 반도체 소자(MOS 트랜지스터)가 형성된다.
도 20은 상기 제조 공정의 주요부를 간단히 도시하는 것이다.
이 제조 공정의 제1 특징은 높은 가속 에너지를 이용하여 실리콘 기판 중 깊은 위치에 불순물을 도입하고 이 불순물을 활성화시킴으로써 웰 영역을 형성하고 있는 점에 있다. 이에 따라, 장시간의 웰 확산 공정이 불필요해지고 제조 시간의 단축에 의한 제조 비용의 저감에 공헌할 수 있다.
또한, 상술한 제조 공정의 제2 특징은 MOS 트랜지스터의 임계값 제어와 웰 형성을 위한 이온 주입을 동일한 마스크를 이용하여 실행하고 있는 점에 있다. 이에 따라, PEP의 횟수(마스크의 수)가 종래보다도 삭감되며 제조 비용의 저감에 공헌할 수 있다.
또한, 상술한 제조 공정의 제3 특징은 E형 또는 D형의 MOS 트랜지스터를 위한 웰 영역과 필드 산화막 바로 아래의 채널 스토퍼로서의 웰 영역이 한번의 고에너지 이온 주입에 의해 동시에 형성되는 점에 있다. 이에 따라, PEP의 횟수(마스크의 수)가 종래보다도 삭감되며 제조 비용의 저감에 공헌할 수 있다.
도 21은 본 발명의 제6 실시예에 따른 반도체 장치를 나타내고 있다. 도 22는 도 21의 XXII-XXII선에 따르는 단면도이다.
이 실시예에서는 이온 주입에 의해 임계값(0.7V 정도)가 제어되는 E(증강)형의 MOS 트랜지스터와 임계값이 0.1V 정도의 I형의 MOS 트랜지스터를 갖는 CMOS형의 반도체 장치(예를 들면, 플래쉬 EEPROM 등)에 대해 설명한다.
P형의 실리콘 기판(11) 상의 영역은 E형 또는 D형의 N채널, P 채널 MOS 트랜지스터가 형성되는 영역 A와, I형의 N 채널 MOS 트랜지스터가 형성되는 영역 B로 구성되고 있다.
영역 A에서 필드 산화막(19)에 둘러싸인 소자 영역에는 예를 들면, E형의 N 채널 MOS 트랜지스터 및 E형의 P 채널 MOS 트랜지스터가 형성되어 있다. N 채널 MOS 트랜지스터는 P형의 웰 영역(15) 중에 형성되며 P 채널 MOS 트랜지스터는 N형의 웰 영역(15') 중에 형성되어 있다.
영역 A 중의 N 채널 MOS 트랜지스터는 게이트 산화막(23), 게이트 전극(24), 소스·드레인 영역(25)을 갖고 있다. 또한, 영역 A 중의 P 채널 MOS 트랜지스터는 게이트 산화막(23'), 게이트 전극(24'), 소스·드레인 영역(25')을 갖고 있다. 게이트 전극(24, 24')의 표면에는 실리콘 산화막(30)이 형성되어 있다.
영역 B에서 필드 산화막(19)에 둘러싸인 소자 영역에는 I형의 N 채널 MOS 트랜지스터가 형성되어 있다. 이 MOS 트랜지스터는 실리콘 기판(11) 중에 직접 형성되어 있다.
영역 B에서는 소자 영역과 소자 영역 간에 채널 스토퍼로서 기능하는 P형의확산 영역(35)이 설치되어 있다. 이 확산 영역(35)은 필드 산화막(19) 바로 아래에 형성되는 것이 아니라 필드 산화막(19) 간에 형성되어 있다.
단, 필요에 따라서 고에너지 또는 저에너지에서의 이온 주입 기술을 이용하여 필드 산화막(19) 바로 아래에도 채널 스토퍼로서의 P형의 확산 영역을 설치해도 상관없다.
P형의 확산 영역(35)의 깊이는 영역 A에 형성되는 P 채널 MOS 트랜지스터의 소스·드레인 영역(25') 깊이와 동일하다. 즉, P형의 확산 영역(35)과 P 채널 MOS 트랜지스터의 소스·드레인 영역(25')은 동시에 형성된다.
영역 B 중의 I형의 N 채널 MOS 트랜지스터는 게이트 산화막(23), 게이트 전극(24), 소스·드레인 영역(25)을 갖고 있다. 또한, 게이트 전극(24)의 표면에는 실리콘 산화막(30)이 형성되어 있다.
상기 구성의 반도체 장치에 따르면 I형의 MOS 트랜지스터가 영역 B에 형성되어 있으며 이 MOS 트랜지스터를 차지 펌핑 기술에 의한 승압 회로 등에 사용하면 칩 사이즈의 축소에 공헌할 수 있다.
또한, 채널 스토퍼로서 기능하는 확산 영역(35)은 필드 산화막(19) 바로 아래가 아닌 필드 산화막(19) 간의 새로운 영역에 형성되어 있다. 즉, 이 확산 영역(35)은 P 채널 MOS 트랜지스터의 소스·드레인 영역의 형성과 동시에 형성할 수 있기 때문에 확산 영역(35)을 위한 PEP(마스크의 형성)는 불필요하다.
따라서, 본 실시예의 반도체 장치에 따르면 제조 공정을 간략화할 수 있으며 제조 비용의 저감에 공헌할 수 있다.
도 23은 본 발명의 제7 실시예에 따른 반도체 장치를 나타내고 있다. 도 24는 도 23의 XXIV-XXIV선에 따르는 단면도이다.
이 실시예의 반도체 장치는 상술한 제6 실시예의 변형 예에 관한 것이다. 즉, 상술한 제6 실시예에서는 소자 분리막으로서 LOCOS법에 의한 필드 산화막을 이용하였지만 본 실시예에서는 소자 분리막으로서 STI(shallow trench isolation) 구조의 산화막을 이용하고 있다.
이 실시예에서도 예를 들면, E형의 MOS 트랜지스터가 형성되는 영역 A에서는 소자 분리막(19') 바로 아래 및 소자 영역에 P형의 웰 영역(15) 또는 N형의 웰 영역(15')이 형성되며 I형의 MOS 트랜지스터가 형성되는 영역 B에서는 소자 분리막(19') 간에 소자 영역을 둘러싸는 것과 같은 P형의 확산 영역(35)이 형성된다.
다음에, 본 발명의 반도체 장치의 제조 방법에 대해 설명한다.
이 제조 방법은 상술한 제6 실시예에 따른 반도체 장치에 적용 가능하다. 단, 여기서는 설명의 간략화를 위해 E형 또는 D형의 MOS 트랜지스터가 형성되는 영역에 관해 N 채널 MOS 트랜지스터에 대해서만 나타내는 것으로 한다.
또한, 이 제조 방법은 소자 분리막의 형성 방법을 제외하고 상술한 제7 실시예에 따른 반도체 장치에도 적용할 수 있다.
우선, 도 25 및 도 26에 도시한 바와 같이 예를 들면 열산화법에 의해 P형의 실리콘 기판(11) 상에 실리콘 산화막(12)을 형성한다. 또한, 예를 들면 LPCVD법에 의해 실리콘 산화막(12) 상에 실리콘 질화막(16)을 형성한다. 이 후, PEP(포토 에칭 공정)에 의해 실리콘 질화막(16) 상에 레지스트 패턴(17)을 형성한다.
또한, 레지스트 패턴(17)을 마스크로 해서 예를 들면 RIE(반응성 이온 에칭)법에 의해 실리콘 질화막(16)을 패터닝한다. 이 후, 레지스트 패턴(17)은 박리된다.
다음에, 도 27에 도시한 바와 같이 실리콘 질화막(16)을 마스크로 해서 LOCOS 산화를 행하면 실리콘 기판(11) 상에 막 두께가 약 600㎚의 필드 산화막(19)이 형성된다.
이 후, 실리콘 질화막(16) 및 실리콘 산화막(12)이 제거된다.
또, STI 구조의 소자 분리막을 이용하는 경우는 실리콘 기판(11) 중에 홈을 형성하고 예를 들면 LPCVD법 및 CMP(화학적 기계적 연마)법을 이용하여 이 홈 내에 실리콘 산화막을 매립하면 좋다.
다음에, 도 28 및 도 29에 도시한 바와 같이 열산화법에 의해 필드 산화막(19)에 둘러싸인 소자 영역에 약 20㎚의 실리콘 산화막(12')을 새롭게 형성한다.
또한, PEP(포토 에칭 공정)에 의해 E형 또는 D형의 MOS 트랜지스터가 형성되는 영역 A 상에 개구를 갖고 I형의 MOS 트랜지스터가 형성되는 영역 B 상을 덮는 레지스트 패턴(36)을 형성한다.
이 레지스트 패턴(31)을 마스크로 해서 우선 40keV 정도의 낮은 가속 에너지를 이용한 이온 주입법에 의해 P형의 불순물(예를 들면, 붕소 이온; 37)을 도우즈량 약 2.5×1013㎝-2의 조건으로 실리콘 기판(11) 중에 주입한다.
이 이온 주입(MOS 트랜지스터의 임계값 제어용)은 가속 에너지가 작기 때문에 불순물(37)은 영역 A에서 실리콘 기판(11)의 소자 영역의 표면부에만 주입된다.
계속해서, 레지스트 패턴(36)을 마스크로 해서 300keV 정도 및 400keV 정도의 높은 가속 에너지를 이용한 이온 주입법에 의해 P형의 불순물(예를 들면, 붕소 이온; 38)을 도우즈량 약 2×1013㎝-2의 조건에서 실리콘 기판(11) 중에 주입한다.
이 이온 주입(웰 영역 형성용)은 가속 에너지가 크기 때문에 불순물(38)은 실리콘 기판(11)의 일부의 소자 영역이 깊은 부분 및 필드 산화막(19) 바로 아래의 실리콘 기판(11) 중에 주입된다.
또, 고에너지 이온 주입에서 불순물(이온)의 가속 에너지는 2종류 이용하였지만, 당연히 1종류나 또는 3종류 이상이라도 좋다. 또한, 임계값 제어용 이온 주입과 웰 영역 형성용 이온 주입의 순서는 어느 쪽이 먼저라도 좋다.
이 후, 레지스트 패턴(36) 및 실리콘 산화막(12')은 박리된다.
다음에, 도 30 및 도 31에 도시한 바와 같이 예를 들면 열산화법에 의해 필드 산화막(19)에 둘러싸인 소자 영역 상에 게이트 산화막(23)을 형성한다. 게이트 산화막(23) 상에는 게이트 전극(24)이 형성된다.
이 후, P 채널 MOS 트랜지스터가 형성되는 영역을 포토 레지스트(도시하지 않음)로 덮고 게이트 전극(24)을 마스크로 해서 N형의 불순물(예를 들면, 비소)이 자가 정렬에 의해 가속 에너지 약 60keV, 도우즈량 약 4.0×1015㎝-2의 조건으로 실리콘 기판(11) 중에 도입된다.
또한, N 채널 MOS 트랜지스터가 형성되는 영역을 포토 레지스트(도시하지 않음)로 덮고 게이트 전극을 마스크로 해서 P형의 불순물(예를 들면, 붕소)이 자가 정렬에 의해 가속 에너지 약 60keV, 도우즈량 약 4.0×1015㎝-2의 조건으로 실리콘 기판(11) 중에 도입된다.
이 때, P형의 불순물은 영역 B에서 필드 산화막(19) 간의 실리콘 기판(11) 중에도 도입된다.
마지막으로, 산소 분위기 중에서 온도 약 850℃, 시간 40분의 열산화를 행하면 게이트 전극(24)의 표면에 실리콘 산화막(30)이 형성되며 이와 동시에 실리콘 기판(11) 중의 불순물이 활성화되며 P형의 웰 영역(15), 소스·드레인 영역(25) 및 P형의 확산 영역(채널 스토퍼; 35)이 각각 형성된다.
이상의 제조 공정에 의해 실리콘 기판(11) 상에 반도체 소자(MOS 트랜지스터)가 형성된다.
이 제조 공정의 제1 특징은 높은 가속 에너지를 이용하여 실리콘 기판 중 깊은 위치에 불순물을 도입하고 이 불순물을 활성화시킴으로써 웰 영역을 형성하고 있는 점에 있다. 이에 따라, 장시간의 웰 확산 공정이 불필요해지며 제조 시간의 단축에 의한 제조 비용의 저감에 공헌할 수 있다.
또한, 상술한 제조 공정의 제2 특징은 MOS 트랜지스터의 임계값 제어와 웰 형성을 위한 이온 주입을 동일한 마스크를 이용하여 실행하고 있는 점에 있다. 이에 따라, PEP의 횟수(마스크의 수)가 종래보다도 삭감되며 제조 비용의 저감에 공헌할 수 있다.
또한, 상술한 제조 공정의 제3 특징은 필드 산화막(19) 간에 형성되는 확산 영역(채널 스토퍼; 35)의 이온 주입은 실리콘 기판(11) 상의 P 채널 MOS 트랜지스터의 소스·드레인 영역의 이온 주입과 동시에 행해지는 점에 있다. 이에 따라, PEP의 횟수(마스크의 수)가 종래보다도 삭감되며 제조 비용의 저감에 공헌할 수 있다.
이상, 설명한 바와 같이 본 발명의 반도체 장치 및 그 제조 방법에 따르면 다음과 같은 효과를 발휘한다.
높은 가속 에너지를 이용하여 실리콘 기판 중의 깊은 위치에 불순물을 도입하고 이 불순물을 활성화시킴으로써 웰 영역을 형성하고 있기 때문에 장시간의 웰 확산 공정이 불필요해져 제조 시간의 단축에 의한 제조 비용의 저감에 공헌할 수 있다.
또한, MOS 트랜지스터의 임계값 제어와 웰 영역 형성을 위한 이온 주입을 동일한 마스크를 이용하여 실행하고 있기 때문에 PEP의 횟수(마스크의 수)가 종래보다도 삭감되며 제조 비용의 저감에 공헌할 수 있다.
또한, 채널 스토퍼는 웰 영역 형성을 위한 이온 주입 시에 동시에 필드 산화막 바로 아래에 이온을 주입함으로써 형성할 수 있다.
또한, 채널 스토퍼를 위한 이온 주입은 P 채널 MOS 트랜지스터의 소스·드레인 영역의 이온 주입과 동시에 행할 수 있다. 이 경우, 채널 스토퍼는 필드 산화막 간에 형성된다.
본 발명은 임계값 제어용 이온 주입이 필요한 E형의 MOS 트랜지스터와 임계값 제어용 이온 주입이 불필요한 I형의 MOS 트랜지스터가 혼재된 반도체 장치에 적용하면 칩 사이즈의 축소 및 비용의 저감이라는 효과가 가장 현저히 나타난다.

Claims (22)

  1. 반도체 장치에 있어서,
    제1 도전형의 반도체 기판,
    상기 반도체 기판 중에 형성되는 제1 도전형의 웰 영역,
    상기 웰 영역 중에 형성되는 제2 도전형의 제1 트랜지스터, 및
    상기 반도체 기판 중에 형성되는 제2 도전형의 제2 트랜지스터
    를 구비하고,
    상기 웰 영역은 상기 제2 트랜지스터를 둘러싸도록 배치되어 있으며,
    상기 웰 영역은 소자 영역에 배치되는 제1 부분과 소자 분리막 바로 아래에 배치되는 제2 부분으로 구성되며, 상기 제1 트랜지스터는 상기 웰 영역의 제1 부분에 형성되고, 상기 제2 트랜지스터는 상기 웰 영역의 제2 부분에 둘러싸여 있으며,
    상기 웰 영역의 제2 부분과 상기 제2 트랜지스터의 소스·드레인 영역은 소정의 오프셋 폭만큼 서로 떨어져 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 웰 영역의 제2 부분과 상기 제2 트랜지스터의 소스·드레인 영역은 서로 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 웰 영역의 제2 부분과 상기 제2 트랜지스터의 소스·드레인 영역은 적어도 상기 제2 트랜지스터의 채널폭 방향에 대해 소정의 오프셋폭만큼 서로 떨어져 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 웰 영역의 제1 부분은 상기 웰 영역의 제2 부분 보다도 깊은 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 소자 분리막은 LOCOS 구조 및 STI 구조 중 어느 하나의 구조를 갖고 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2 트랜지스터의 채널부의 불순물 농도는 상기 반도체 기판의 불순물 농도와 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제2 트랜지스터의 임계값의 절대치는 상기 제1 트랜지스터의 임계값의 절대치보다도 작은 것을 특징으로 하는 반도체 장치.
  8. 제1 도전형의 반도체 기판 상에 소자 분리막을 형성하는 공정,
    제1 소자 영역 위 및 상기 소자 분리막 위에 개구를 갖고 제2 소자 영역을 덮도록 한 마스크를 설치한 후에 상기 제1 소자 영역 및 상기 소자 분리막 바로 아래에 동시에 제1 도전형의 제1 불순물을 이온 주입하는 공정,
    상기 제1 및 제2 소자 영역 상에 각각 게이트 전극을 형성하는 공정,
    상기 게이트 전극을 마스크로 해서 상기 제1 및 제2 소자 영역에 동시에 제2도전형의 제2 불순물을 이온 주입하는 공정, 및
    열 처리에 의해 상기 제1 불순물을 활성화하여 상기 제1 소자 영역 및 상기 소자 분리막 바로 아래에 제1 도전형의 웰 영역을 형성함과 동시에, 상기 제2 불순물을 활성화하여 상기 제1 및 제2 소자 영역에 소스·드레인 영역을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1 불순물은 상기 제2 소자 영역을 둘러싸도록 상기 소자 분리막 바로 아래에 이온 주입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 제1 불순물을 이온 주입하기 직전 또는 직후에 상기 마스크를 이용하여 상기 제1 소자 영역의 표면 영역에 MOS 트랜지스터의 임계값 제어를 위한 제3 불순물을 선택적으로 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 열 처리에 의해 상기 게이트 전극의 표면에 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 제1 불순물은 복수의 가속 에너지를 이용하여 이온 주입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1 도전형의 반도체 기판,
    상기 반도체 기판 중에 형성되는 제2 도전형의 제1 트랜지스터를 둘러싸는 제1 소자 분리막,
    상기 반도체 기판 중에 형성되는 제2 도전형의 제2 트랜지스터를 둘러싸는 제2 소자 분리막, 및
    상기 제1 소자 분리막과 상기 제2 소자 분리막 간에서의 상기 반도체 기판 중에 형성되는 제1 도전형의 확산 영역
    을 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 반도체 기판 중에 제2 도전형의 웰 영역이 형성되며, 상기 웰 영역 중에는 제1 도전형의 제3 트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제13항 또는 제14항에 있어서, 상기 제1 및 제2 트랜지스터의 채널부의 불순물 농도는 상기 반도체 기판의 불순물 농도와 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 제1 및 제2 트랜지스터의 임계값의 절대치는 상기 제3 트랜지스터의 임계값의 절대치보다도 작은 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서, 상기 제1 및 제2 소자 분리막은 LOCOS 구조 및 ST1 구조 중 어느 하나의 구조를 갖고 있는 것을 특징으로 하는 반도체 장치.
  18. 제1 도전형의 반도체 기판 상에 적어도 제1 소자 영역을 둘러싸는 제1 소자 분리막 및 제2 소자 영역을 둘러싸는 제2 소자 분리막을 형성하는 공정,
    제3 소자 영역에 제2 도전형의 제1 불순물을 이온 주입하는 공정,
    상기 제1, 제2 및 제3 소자 영역 상에 각각 게이트 전극을 형성하는 공정,
    상기 게이트 전극을 마스크로 해서 상기 제1 및 제2 소자 영역에 동시에 제2 도전형의 제2 불순물을 이온 주입함과 함께, 상기 제3 소자 영역 및 상기 제1 및 제2 소자 분리막 간에서의 상기 반도체 기판 중에 각각 제1 도전형의 제3 불순물을 이온 주입하는 공정, 및
    열 처리에 의해 상기 제1 불순물을 활성화하여 상기 제3 소자 영역에 제2 도전형의 웰 영역을 형성함과 동시에, 상기 제2 및 제3 불순물을 활성화하여 상기 제1, 제2 및 제3 소자 영역에 소스·드레인 영역을 형성하고 상기 제1 및 제2 소자 분리막 간에서의 상기 반도체 기판 중에 제1 도전형의 확산 영역을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 확산 영역은 상기 제1 및 제2 소자 영역을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서, 상기 제1 불순물을 이온 주입하기 직전 또는 직후에 상기 제3 소자 영역의 표면 영역에만 MOS 트랜지스터의 임계값 제어를 위한 제4 불순물을 선택적으로 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서, 상기 열 처리에 의해 상기 게이트 전극의 표면에 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서, 상기 제1 불순물은 복수의 가속 에너지를 이용하여 이온 주입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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