KR0135720B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법

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KR0135720B1
KR0135720B1 KR1019940004467A KR19940004467A KR0135720B1 KR 0135720 B1 KR0135720 B1 KR 0135720B1 KR 1019940004467 A KR1019940004467 A KR 1019940004467A KR 19940004467 A KR19940004467 A KR 19940004467A KR 0135720 B1 KR0135720 B1 KR 0135720B1
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

LOOOS 산화막(2)은 소자영역을 다른 소자영역으로부터 분리하기 위해 반도체 기판(1)의 주표면에 형성한다.
P-형 불순물로 형성한 채널커트층(7a)은 상기 소자영역 하부에 형성한다.
채널커트층(7a)의 P-형 불순물 보다 짙은 농도를 갖는 P+ 불순물 영역(34)은 반도체 기판(1)의 주표면에 LOOOS 산화막(2)의 버어즈 비크 부분 바로 아래에 형성한다.
그러므로, N-채널 트랜지스터 영역의 소자분리 내압은 증가한다.

Description

반도체장치 및 그의 제조방법
제 1 도는 본 발명의 하나의 실시예에 따른 반도체 장치의 횡단면도이다.
제 2 도는 제 1 도에 나타낸 상기 반도체 장치의 제 1 제조 방법의 제 1 공정에 있어 반도체 장치의 횡단면도이다.
제 3 도는 제 2 도에 대한 확대 단면도이다.
제 4 도 내지 제 11 도는 제 1 도에 나타낸 반도체 기판의 제 1 제조방법의 제 2 내지 제 9 공정에 있어 반도체 장치의 횡단면도이다.
제 12 도는 본 발명에서 이용된 회전이온주입 장치의 개념도이다.
제 13 도는 제 2 도에 나타낸 N-채널 트랜지스터 영역의 평면도이다.
제 14 도는 제 3 도의 A-A 선에 따른 반도체 기판에서 보론(Boron)의 프로파일(profile)이다.
제 15 도는 상기 제 1 도에 나타낸 채널 드랜지스터와 동시에 형성한 N-채널 전계 트랜지스터의 단면도이다.
제 16 도는 상기 제 15 도에 나타낸 N-채널 전계 트랜지스터의 평면도이다.
제 17 도 내지 22 도는 제 1 도에 나타낸 반도체 장치의 제 2 제조방법의 제 1 내지 제 6 공정에 있어서 반도체 장치의 횡단면도이다.
제 23 도는 제 22 도의 확대 단면도이다.
제 24 도 내지 27 도는 제 1 도에 나타낸 반도체 장치의 제2 제조방법의 제 7 내지 10 공정에 있어서 반도체 장치의 횡단면도이다.
제 28 도 내지 36 도는 제 1 도에 나타낸 반도체 장치의 제3 제조방법의 제 1 내지 9 공정에 있어서 반도체 장치의 횡단면도이다.
제 37 도는 제 36 도의 확대단면도이다.
제 38 도는 제 1 도에 나타낸 반도체 장치의 제 3 제조공정의 제 10 공정에 있어서 반도체 장치의 횡단면도이다.
제 39 도는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
제 40 도는 종래의 DRAM의 블록도이다.
제 41 도 내지 51 도는 종래 반도체 장치의 제조방법에 대한 제 1 내지 10 공정에 있어서 반도체 장치의 횡단면도이다.
게 52 도는 제 44 도에 나타낸 선 A-A에 따른 반도체 기판에 있어서 보론의 프로파일이다.
제 53 도는 입력보호회로의 회로도이다.
제 54 도는 종래의 N-채널 트랜지스터의 단면도이다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 N-채널 트랜지스터의 소자분리 내압을 증가시켜 개선된 반도체 장치에 관한 것이다.
또한, 본 발명은 이런 반도체 장치 제조방법에 관한 것이다. 이 발명은 또한 개선된 내압의 N-채널 전계 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
기억정보의 랜덤(random) 입/출력이 가능한 DRAM 은 반도체 장치들중에 알려진 것이다.
일반적으로, DRAM 은 대량의 기억정보를 축적하는 기억영역이 있는 메모리 셀 어레이와 외부의 입/출력에 필요한 주변회로를 포함한다.
제 40 도는 일반적인 DRAM의 구조를 나타내는 블록도이다.
제 40 도에서, DRAM(50)은 기억정보의 데이터 신호를 축적하는 메모리 셀 어레이(51)를 포함한다.
로우(row) 및 칼럼(column) 어드레스 버퍼(52)는 단위 메모리로 구성된 메모리 셀을 선택하기 위한 외부 어드레스 신호를 받아들이는데만 제공된다.
입력보호회로(59)는 로우 및 칼럴 어드레스 버퍼(52)에 접속하고 어드레스 신호는 입력보호회로(59)를 통해 로우 및 칼럼 어드레스 버퍼(52)를 지나간다.
로우 디코더(53) 및 칼럼 디코더(54)는 상기 어드레스 신호를 디코딩함으로써 메모리 셀을 설계한다.
센스 리프레쉬 앰프(sense refresh amplifier)(55)는 상기 설계된 메모리 셀에 축적된 신호를 증폭하여 해독한다.
데이터 인 버퍼(56) 및 데이터 아웃 버퍼(57)는 데이터 입력/출력을 위해 제공한다.
클록 제너레이터(58)는 클록 신호를 발생하는데 제공한다.
본 발명은 메모리 셀 어레이에서 N-채널 트랜지스터와 입력보호회로(59)에서 고 내압 트랜지스터에 관한 것이다.
제 41-51 도는 종래의 CMOS 전계효과 트랜지스터의 제조과정의 각 공정들에서 반도체 장치의 횡단면도이다.
제 41 도를 참조하여, 필드산화막(2)은 LOOOS 방법으로 실리콘 기판(1)의 주표면에서 소자분리하기 위해 형성한다.
제 42 도를 참조하여, P-채널 트랜지스터 영역(3)은 레지스트(4)로 피복하고, 보론(boron)(6)은 주입 에너지 1 Mev 및 주입 농도 1×1013atoms/㎠ 의 조건으로 웰(well)을 형성하기 위해 N-채널 트랜지스터 영역(5)내로 주입한다.
보론(7)은 주입 에너지 150Kev 및 주입 농도 5×1012atoms/㎠ 의 조건으로 필드산화막(2)의 채널 커트(cut)에 대해 주입한다.
그후, 채널로 도프된 보론(8)은 주입 에너지 50Kev 및 주입 농도 3×1012atoms/㎠ 의 조건으로 상기 N-채널 트랜지스터의 한계치 전압(Vth)을 결정하기 위해 주입한다.
제 43 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(9)로 피복하고, 인(Phosphorus)(10)은 주입 에너지 1.2Mev 및 주입 농도 1×1013atoms/㎠ 의 조건으로 웰을 형성하기 위해 P-채널 트랜지스터 영역(3)내로 주입한다.
채널로 도프된 보론(11)은 주입 에너지 20Kev 및 주입농도 1×1012 atoms/㎠ 의 조건으로 P-채널 트랜지스터의 한계치 전압(Vth)을 결정하기 위해 주입한다.
제 44 도를 참조하여, 약 150Å 막두께의 실리콘 산화막(12), 인이 도프된 다결정실리콘막(13), 그리고 텅스텐 실리사이드막(14)을 순서적으로 형성하여서, MOS 트랜지스터의 게이트전극(15)을 형성한다.
보론(7)이 주입된 부분은 이후에 채널 커트층(7a)(농도 1×1016-5×1016atoms/㎤)이라 부른다.
제 45 도를 참조하여, P-채널 트랜지스터 영역(3)은 레지스트(16)로 피복하고, 인(18)은 주입 에너지 50Kev 및 주입농도 2×1013atoms/㎠ 의 조건하에 45°로 기울인 회전으로 N-채널 트랜지스터의 소오스/드레인 영역(17)내에 주입한다.
제 46 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(19)로 피복하고, 보론 디플루오라이드(Difluoride)(21)는 주입 에너지 20Kev 및 주입 농도 1×1013atoms/㎠ 의 조건하에 상기 P-채널 트랜지스터의 소오스/드레인 영역(20)내로 주입한다.
제 47 도를 참조하여, 측벽 스페이서(sidewall spacer)(22)는 게이트 전극(15)의 측벽 위에 상기 실리콘 산화막에 의해 형성한다.
그후, P-채널 트랜지스터 영역(3)은 레지스트(23)로 피복하고, 비소(24)는 주입 에너지 50Kev 및 주입 농도 5×1015atoms/㎠ 의 조건으로 상기 N-채널 트랜지스터의 소오스/드레인 영역(17)내로 주입한다.
제 48 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(25)로 피복하고, 보론 디플루오라이드(26)는 주입 에너지 20Kev 및 주입 농도 5×1015atoms/㎠ 의 조건으로 상기 P-채널 트랜지스터의 소오스/드레인 영역(20)내로 주입한다.
그후, 드라이브(drive) 처리(즉, 열처리)는 850℃ 산소(O₂) 분위기하에 약 20분 동안 실행한다.
제 49(a) 도를 참조하여, 상기 ROM 주입부분(제 49(b) 도에 도시됨)이외의 부분은 레지스트(27)로 피복된다.
제 50(a) 도를 참조하여, 보론(28)은 ROM 결정(300Kev 의 가속전압으로)을 위해 주입한다.
이와같이, 데이타를 기록하기 위한(즉, 프로그래밍) 이온들은 상기 ROM 주입 부분(제 50(b) 도에 도시됨)내로 주입한다.
상기 ROM 주입에 대한 설명을 참고적으로 한다.
ROM 은 임의의 순서로 어떤 어드레스에 접근하고, 여기에서 실행한 주된 또는 하나의 동작을 판독하는 메모리이다.
전술한 이온 주입 프로그램은 데이타를 기록하기 위한(프로그래밍) 방법으로서 알려진다.
제 50(b) 도를 참조하여, 이온주입 마스크(27)를 이용하여 채널 이온(28)을 주입하므로써 메모리 셀 트랜지스터(100)의 한계치 전압이 변화하여 상기 데이터는 프로그램된다.
레지스트(27)는 ROM 주입 후에 제거된다.
제 51 도를 참조하여, 층간절연막(29)은 상기 게이트 전극을 피복하기 위하여 실리콘 기판(1)위에 형성한다.
콘택트 홀(hole)은 상기 소오스/드레인 영역의 표면을 노출하기 위해 층간절연막(29)내에 형성하고, 전극(30)은 이 콘택트 홀을 통해 상기 소오스/드레인 영역에 접속한다.
종래의 반도체 장치가 전술한 방법으로 제조되었기 때문에 다음 문제점들이 존재한다.
제 52 도는 제 44 도에서 선 A-A에 따른 실리콘 기판(즉, 상기 기판의 깊이와 보론 농도와의 관계)에서 보론농도의 프로파일이다.
제 42,44, 그리고 52 도를 참조하여, 보론(7)은 종래의 방법에서 N-채널 트랜지스터의 채널 커트에 대한 고 에너지로 깊게 주입하고서, 채널 커트층(7a)을 형성하기 위해 열로 확산한다.
이때에, 보론은 실리콘 산화막(2)의 단부(2a) 아래로 주입하기 때문에, 상기 보론의 농도는 실리콘 기판(2)의 단부(2a) 바로 아래에서 낮게 되어(제 52 도에서 a부분에 약 1×1016-5×1016atoms/㎤), 상기 소자분리내압은 감소한다.
또한, 상기 N-채널 트랜지스터와 동시에 형성된 상기 N-채널 전계 트랜지스터의 내압(즉, 고 내압 트랜지스터)은 종래 방법에서 감소한다.
이 내압 트랜지스터는 제 40 도를 참조하여, 입력보호회로(59)를 형성하는데 기여한다.
이 입력보호회로는 제 53 도를 참조하여, 패드(pad)와 어드레스 버퍼 사이에 제공된다.
입력보호회로(59)는 상기 N-채널 전계 트랜지스터와 상기 P-채널 전계 트랜지스터를 포함하고, 외부적인 입력신호의 노이즈를 방출하는데 기여한다.
제 54 도는 입력보호회로에 형성한 상기 N-채널 전계 트랜지스터의 횡단면도이다.
비록 제 54 도에 나타낸 N-채널 전계 트랜지스터(115)를 제 51 도에 나타낸 상기 트랜지스터로부터 떨어진 공간에 형성한다 할지라도, 그들은 여전히 동일한 칩내에 형성한다.
제 51 및 54 도에서 동일 해칭으로 나타낸 부분은 동시에 형성된다.
제 54 도를 참조하여, 다결정실리콘막(13)과 텅스텐 실리사이드막(14)으로 구성한 게이트 전극(15)은 필드산화막(2)위에 형성한다.
게이트전극(15) 하부에 필드산화막(2)은 두껍고, 이렇게 형성된 트랜지스터는 소위 고 내압 트랜지스터라 부른다.
제 54 도에서, 선 A-A에 따라 자른 실리콘 기판(1)에 보론의 프로파일은 제 52 도에 나타낸 것과 동일하다.
상기 보론의 농도는 실리콘 산화막(2)의 단부(2a) 바로 아래에서 낮게 되고, 따라서 N-채널 전계 트랜지스터(115)의 상기 내압은 감소한다.
그후, 누설전류는 화살표 B 로 나타낸 방향으로 흐르므로 입력보호회로로서의 기능을 수행할 수 없다.
본 발명은 전술한 문제점들을 해결하기 위하여 만들어진 것으로, 그 목적은 N-채널 트랜지스터의 소자분리내압을 개선한 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 N-채널 전계 트랜지스터의 내압을 제공하는 반도체 장치를 제공하는데 있다.
본 발명은 또한 이러한 반도체 장치를 제조하는 방법을 제공하는데 있다.
본 발명에 따른 반도체 장치는 주 표면의 반도체 기판을 포함한다.
소자영역을 둘러싸고 이 소자영역을 다른 소자영역으로부터 분리하기 위한 LOOOS 산화막은 상기 반도체 기판의 주표면내에 형성된다.
상기 장치는 상기 소자영역내에 형성한 N-채널 트랜지스터를 포함한다.
상기 LOOOS 산화막은 버어즈 비크(bird's beak) 부분을 포함한다.
여기에 주입된 P-형 불순물을 갖는 채널 커트층은 상기 소자영역하부에 형성한다.
상기 채널 커트층의 P-형 불순물보다 짙은 농도를 갖는 P+불순물 영역은 상기 반도체 기판의 주표면에 상기 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성한다.
본 발명의 제 2 관점에 따른 반도체 장치는 입력보호회로를 형성한 N-채널 전계 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
상기 장치는 반도체 기판, 이 반도체 기판의 주표면에 서로로부터 떨어진 공간에 형성한 한쌍의 N-형 불순물 영역, 그리고 상기 쌍의 N-형 불순물영역을 둘러싸고 분리하는 버어즈 비크 부분을 갖는 LOOOS 산화막을 포함한다.
게이트 전극은 상기 쌍의 N-형 불순물 영역을 브리지(bridge)하도록 상기 LOOOS 산화막 위에 형성한다.
여기에 주입된 P-형 불순물을 갖는 채널 커트층은 상기 소자영역 하부에 형성한다.
상기 채널 커트층의 P-형 불순물의 것 보다 짙은 농도를 갖는 P+불순물 영역은 상기 반도체 기판의 주표면에 상기 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성한다.
본 발명의 제 3 관점에 따른 반도체 장치의 제조방법은 N-채널 트랜지스터 및 P-채널 트랜지스터를 포함하는 반도체 장치의 제조방법에 관한 것이다.
첫째, 버어즈 비크 부분을 포함하는 LOOOS 산화막은 상기 반도체 기판의 주표면내에 형성한다.
채널은 도핑하는 제 1 의 P-형 불순물 이온은 상기 소자영역내에 반도체 기판의 주표면내로 주입한다.
상기 소자영역 하부에 채널커트층을 형성하는 제 2 의 P-형 불순물 이온은 상기 반도체 기판의 주표면내로 주입한다.
N-채널 트랜지스터는 상기 소자영역내에 반도체 기판상에 형성한다.
제 3 의 P-형 불순물 이온은 상기 반도체 기판의 주표면에 소자영역으로부터 분리된 위치에 상기 P-채널 트랜지스터의 P-형 소오스/드레인 영역을 형성하기 위해 주입한다.
ROM 결정을 위한 제 4 의 P-형 불순물 이온은 상기 반도체 기판의 주표면내로 주입한다.
상기 채널커트층의 P-형 불순물 영역의 것과 보다 짙은 농도를 갖는 P+형 불순물 영역은 상기 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성한다.
본 발명의 제 1 관점에 따른 반도체 장치에서, 상기 N-채널 트랜지스터의 소자분리내압은 개선되는데, 왜냐하면 상기 채널 커트층의 P-형 불순물 영역의 것보다 짙은 농도를 갖는 P+불순물 영역이 상기 반도체 기판의 주표면에 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성되기 때문이다.
본 발명의 제 2 관점에 따른 반도체 장치에서, N-채널 전계 트랜지스터의 항복전압이 개선되는 이유는, 상기 채널커트층의 P-형 불순물의 것보다 짙은 농도를 갖는 P+불순물 영역이 상기 입력보호회로를 형성한 N-채널 전계 트랜지스터를 포함하는 상기 반도체 장치의 반도체 기판의 주표면에서 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성되기 때문이다.
본 발명의 제 3 관점에 따른 반도체 장치의 제조방법에 있어서, 상기 채널 커트층의 P-형 불순물의 것보다 짙은 농도를 갖는 P+불순물 영역이 상기 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성되기 때문에, 개선된 소자분리내압을 갖는 상기 N-채널 트랜지스터를 얻을 수 있다.
본 발명에 대한 전술한 것 및 다른 목적, 특징, 관점, 그리고 이점은 첨부 도면과 함께 본 발명에 대한 다음의 상세한 설명으로 더욱 명백해진다.
본 발명의 한 실시예를 도면을 참조하여 설명한다.
제 1 예
제 1 도는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
제 1 도를 참조하여, N-웰(31) 및 P-웰(32)은 실리콘 기판(1)의 주표면에 서로 인접하도록 헝성한다.
N-채널 트랜지스터(33)는 P-웰(32)에 형성한다.
P-채널 트랜지스터(35)는 N-웰(31)에 형성한다.
필드산화막(2)은 N-채널 트랜지스터(33)를 형성한 소자영역을 둘러싸고 다른 소자영역으로부터 이 소자영역을 분리하기 위해 N-채널 트랜지스터 영역(5)에 형성한다.
필드산화막(2)은 두께에서 실제적으로 일정한 막을 갖는 본체 부분(2a), 그리고 상기 소자영역의 주변을 직접 둘러싸고 그것의 막두께가 점차적으로 상기 본체부분(2a)에서 상기 소자영역으로 감소되는 본체부분(2a)과 일체적으로 형성된 둘러싸인 부분(2b)을 포함하여 형성한다.
1×1017-5×1017atoms/㎠ 의 범위 내에 선택된 P-형 불순물 농도를 갖는 P+불순물 영역(34)은 실리콘 기판(1)의 주표면에서 필드산화막(2)의 둘러싸인 부분(2b) 바로 아래에 형성한다.
상기 P-형 불순물로 형성한 채널 커트층(7a)(농도 : 1×1016-5×1016atoms/㎤) 은 상기 소자영역 하부에 형성한다.
P-채널 트랜지스터(35)는 P-채널 트랜지스터 영역(3)내에 형성한다.
층간절연막(29)은 N-채널 트랜지스터(33) 및 P-채널 트랜지스터(35)를 피복하기 위해 실리콘 기판(1) 위에 형성한다.
큰택트 홀(36)은 N-채널 트랜지스터(33) 및 P-채널 트랜지스터(35)의 각 소오스/드레인 영역을 노출한 층간절연막(29)내에 형성한다.
전극(30)은 콘택트 홀(36)을 통해 상기 소오스/드레인 영역에 접속한다.
본 실시예에서, 1×1017-5×1017atoms/㎤ 의 범위내에 선택된 상기 P-형 불순물 농도를 갖는 P+불순물 영역(34)은 필드산화막(2)의 둘러싸인 부분(2b) 바로 아래에 형성한다.
결과적으로, P-형 불순물의 농도는 증가할 것이고 소자절연항복전압은 증가할 것이다.
제 1 도에 나타낸 상기 반도체 장치 제조방법은 아래에 설명한다.
제 2 내지 11도는 제 1 도에 나타낸 반도체 장치의 제조방법에 대한 각 공정에 있어서 상기 반도체 장치의 횡단면도이다.
제 2 도를 참조하여, 실리콘 산화막(2)은 LOOOS 방법을 통해서 분리하기 위해 실리콘 기판(1)의 주표면에 형성한다.
필드산화막(2)은 실제적으로 일정한 막두께의 본체 부분(2a), 그리고 소자영역의 주변을 직접 둘러싸고 그것의 막두께가 점차적으로 본체부분(2a)에서 상기 소자영역으로 감소되는 본체부분(2a)과 일체적으로 형성한 둘러싸인 부분(2b)을 포함하여 형성한다.
P-채널 트랜지스터 영역(3)은 레지스트(4)로 피복하고, 보론(6)은 주입 에너지 1Mev 및 주입 농도 1×1013atoms/㎠ 의 조건하에 웰을 형성한 N-채널 트랜지스터 영역(5)내로 주입한다.
실리콘 산화막(2)의 채널커트에 대한 보론(7)은 미세한 농도 1×1016-5×1016atoms/㎤를 얻기 위해 주입 에너지 150Kev 및 주입 농도 5×1012atoms/㎠ 로 상기 기판내에 주입한다.
채널에 대해 도프된 보론(8)은 주입 에너지 50Kev 및 주입 농도 3×1012atoms/㎠ 의 조건하에 상기 N-채널 트랜지스터의 한계치 전압(Vth)을 결정하는 회전으로 45。 기울기에서 주입한다.
제 12 도는 본 발명에서 이용한 회전이온주입 장치의 개략도이다.
회전이온주입장치는 Y 편광판(116), X 편광판(117), 마스크(118), 그리고 회전 타겟(119)을 포함한다.
회전타겟(119)은 화살표 G 의 방향으로 경사지게 할 수 있고, 불순물 이온의 이온주입각 θ은 이 기울기 각으로 조정한다.
회전 타겟(119)은 화살표 F 방향으로 회전하여서, 회전타겟(119)상에 위치한 상기 반도체 기판은 회전한다.
회전이온주입장치를 이용한 회전 이온주입방법은 아래에서 설명한다.
제 2 도에 나타낸 실리콘 기판은 회전타겟(119)위에 위치한다.
또한, 회전타겟(119)은 이온주입각 θ이 될 때까지 경사지게 하고 화살표 F 방향으로 회전한다.
다음에, 이온빔은 생략한다.
상기 이온빔은 수직으로 Y 편광판(116)에 의해서 연장하고서 X 편광판(117)에 의해서 수평으로 연장하고, 회전타겟(119)위에 위치한 상기 실리콘 기판상에 일치하도록 마스크(118)를 통과한다.
이와같이, 보론(8)은 실리콘 기판(1)의 상기 주표면에서 45。의 경사각에서 회전으로 이온주입된다.
제 3 도는 상기 소자영역의 확대된 도면이다.
제 13 도는 상기 소자영역의 평면도이다.
제 2, 3, 그리고 13 도를 참조하여, P+불순물 영역(34)은 (농도 : 1×1017-5×1017atoms/㎤) 보론(8)을 45。 경사에서 회전으로 주입하므로써 실리콘 산화막(2)의 둘러싸인 부분(2b) 바로 아래에 형성한다.
제 4 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(9)로 피복하고, 인(10)은 주입 에너지 1.2Mev 및 주입농도 1×1012atoms/㎠ 의 조건하에 웰을 형성한 P-채널 트랜지스터 영역(3)내로 주입한다.
채널로 도프된 보론(11)은 주입 에너지 20Kev 및 주입농도 1×1012atoms/㎠ 의 조건하에 상기 P-채널 트랜지스터의 한계치 전압(Vth)을 결정하기 위해 주입한다.
제 5 도를 참조하여, MOS 트랜지스터의 게이트 전극(15)은 약 150Å의 막두께, 인이 도프된 다결정실리콘(13), 텅스텐 실리사이드막(14)을 순서적으로 갖는 실리콘 산화막(12)을 형성하여서 형성한다.
제 6 도를 참조하여, P-채널 트랜지스터 영역(3)은 레지스트(16)로 피복하고, 인(18)은 주입 에너지 50Kev 및 주입농도 2×1013atoms/㎠ 의 조건하에 45。의 경사각에서 상기 N-채널 트랜지스터의 소오스/드레인 영역(17)내에 회전으로 주입한다.
비스듬한 회전 이온주입은 LDD 구조의 소오스/드레인 영역을 형성하는데 있다.
제 7 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(19)로 피복하고, 보론 디플루오라이드(21)는 주입 에너지 20Kev 및 주입농도 1×1013atoms/㎠ 의 조건하에 상기 P-채널 트랜지스터의 소오스/드레인 영역(20)내로 주입한다.
제 8 도를 참조하여, 측벽 스페이서(22)는 게이트 전극(15)의 상기 측벽 상에 실리콘 산화막에 의해 형성한다.
그후, P-채널 트랜지스터 영역(3)은 레지스트(23)로 피복하고 비소(24)는 주입 에너지 50Kev 및 주입 농도 5×1015atoms/㎠ 의 조건하에 상기 N-채널 트랜지스터의 소오스/드레인 영역(17)내로 주입한다.
제 9 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(25)로 피복하고 보론 디플루오라이드(26)는 주입 에너지 20Kev 및 주입 농도 5×1015atoms/㎠ 의 조건하에 상기 P-채널 트랜지스터의 소오스/드레인 영역(20)내로 주입한다.
제 10 도를 참조하여, 열처리는 850℃ 산소 분위기하에 약 10분 동안 수행한다.
그후, ROM 결정을 위한 이온 주입 부분이외의 부분은 레지스트(27)로 피복하고, 보론(28)은 ROM 결정을 위한 칩 상에 주입한다.
제 11 도를 참조하여 층간절연막(29)은 상기 N-채널 트랜지스터 및 P-채널 트랜지스터를 피복하기 위한 실리콘 기판(1)상에 형성한다.
콘택트 홀(36)은 상기 N-채널과 상기 P-채널 트랜지스터의 소오스/드레인 영역을 노출하기 위한 층간절연막(29)내에 형성한다.
전극(30)은 콘택트홀(36)을 통해 상기 소오스/드레인 영역에 접속한다.
제 14 도를 참조하여(제 3 도에 선 A-A에 따른 상기 반도체 기판에 보론의 프로파일), 상기 P-형 불순물 농도는 상기 필드 산화막의 상기 둘러싸인 부분 바로 아래에서 증가하기 때문에 상기 소자분리내압은 이 실시예에서 증가한다.
제 14 도에서 점(b)의 농도는 1×1016-5×1016atoms/㎤ 인 반면에, 점(a)의 농도는 1×1017-5×1017atoms/㎤ 이다.
제 15 도는 상기 입력보호회로를 형성한 제 1 도에 나타낸 상기 반도체 장치와 동시에 형성한 상기 N-채널 전계 트랜지스터의 단면도이다.
제 16 도는 상기 N-채널 전계 트랜지스터의 평면도이다.
이들 도면에 따라, 상기 N-채널 전계 트랜지스터의 내압이 증가하는 이유는 1×1017-5×1017atoms/㎤ 의 범위내에 선택된 상기 P-형 불순물 농도를 갖는 P+불순물 영역(34)이 필드산화막(2)의 둘러싸인 부분(2b) 바로 아래에 형성되기 때문이다.
제 15 도에서 선 A-A에 따른 실리콘 기판에 보론의 프로파일은 제 14 도에 나타낸다.
제 2 예
제 17 내지 27 도는 제 1 도에 나타낸 상기 반도체 장치의 다른 제조방법에 대한 각 단계들에 있어서 반도체 장치의 횡단면도이다.
제 17 도를 참조하여, 실리콘 산화막(2)은 LOOOS 방법을 통해 실리콘 기판(1)의 주표면에서 분리하기 위해 형성한다.
제 18 도를 참조하여, P-채널 트랜지스터 영역(3)은 레지스트(4)로 피복하고, 보론(6)은 주입 에너지 1 Mev 및 주입농도 1×1013atoms/㎠ 의 조건하에 웰을 형성한 N-채널 트랜지스터 영역(5)내에 주입한다.
보론(7)은 주입 에너지 150Kev 및 주입 농도 5×1012atoms/㎠ 의 조건하에 실리콘 산화막(2)의 채널커트에 대해 주입한다.
채널로 도프된 보론(8)은 주입 에너지 50Kev 및 주입농도 3×1012atoms/㎠ 의 조건하에 상기 N-채널 트랜지스터의 한계치 전압(Vth)을 결정하는데 주입한다.
제 19 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(9)로 피복하고, 인(10)은 주입 에너지 1.2 Mev 및 주입농도 1×1013atoms/㎠ 의 조건하에 웰을 형성한 P-채널 트랜지스터 영역(3)내로 주입한다.
채널로 도프된 보론(11)은 주입 에너지 20Kev 및 주입농도 1×1012atoms/㎠ 의 조건하에 상기 P-채널 트랜지스터의 한계치 전압(Vth)을 결정하기 위해 주입한다.
제 20 도를 참조하여, 상기 MOS 트랜지스터의 게이트 전극(15)은 약 150Å의 두께, 인이 도포된 다결정실리콘막(13), 그리고 텅스텐 실리사이드막(14)을 순서적으로 갖는 실리콘 산화막(12)을 형성하므로써 형성한다.
제 21 도를 참조하여, P-채널 트랜지스터 영역(3)은 레지스트(16)로 피복하고, 인(18)은 LDD 구조의 트랜지스터를 구성하기 위해 주입 에너지 50Kev 및 주입농도 2×1013atoms/㎠ 의 조건하에 상기 N-채널 트랜지스터의 소오스/드레인 영역(17)내로 45。의 경사각에서 회전으로 주입한다.
제 22 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(19)로 피복되어서 필드산화막(2)의 상기 둘러싸인 부분(2b)의 상부 부분은 상기 레지스트로 피복되지 않는다.
제 23 도는 필드산화막(2)의 확대된 단면도를 나타낸다.
제 22 및 23 도를 참조하여, 보론 디플루오라이드(21)는 레지스트(19)를 주입 에너지 20Kev 및 주입농도 1×1013atoms/㎠ (기판에서 5×1016-1×1017atoms/㎤ 의 농도를 얻도록)의 조건하에 마스크로서 이용하는 상기 P-채널 트랜지스터의 소오스/드레인 영역(20)내로 주입한다.
필드산화막(2)의 둘러싸인 부분(2b)은 상기 레지스트로 피복되지 않기 때문에, 1×1017-5×1017atoms/㎤ 의 농도를 갖는 P+불순물 영역(34)은 필드산화막(2)의 둘러싸인 부분(2b) 바로 아래에 형성한다.
제 24 도를 찹조하여, 측벽 스페이서(22)는 게이트 전극(15)의 상기 측벽위에 형성한다.
그후, P-채널 트랜지스터 영역(3)은 레지스트(23)로 피복하고 비소(24)는 주입 에너지 50Kev 및 주입 농도 5×1015atoms/㎠ 의 조건하에 상기 N-채널 트랜지스터의 상기 소오스/드레인 영역내로 주입한다.
제 25 도를 참조하여, N-채널 트랜지스터 영역(5)은 레지스트(25)로 피복하고, 보론 디플루오라이드(26)는 주입 에너지 20Kev 및 주입 농도 5×1015atoms/㎠ 의 조건하에 상기 P-채널 트랜지스터의 상기 소오스/드레인 영역내로 주입한다.
제 26 도를 참조하여, 열처리는 850℃ 산소 분위기하에 약 20 분 동안 수행한다.
그후, ROM 결정을 위한 이온 주입 부분이외의 부분들은 레지스트(27)로 피복하고, 보론(28)은 ROM 결정을 위한 상기 칩 상에 주입한다.
레지스트(27)는 제거된다.
제 27 도를 참조하여 층간절연막(29)은 상기 N-채널 및 P-채널 트랜지스터를 피복하기 위해 실리콘 기판(1)상에 형성한다.
콘택트 홀(36)은 상기 N-채널 및 P-채널 트랜지스터의 상기 소오스/드레인 영역의 상기 표면을 노출하기 위해 층간절연막(29)내에 형성한다.
전극(30)은 콘택트홀(36)을 통해 상기 소오스/드레인 영역에 접속한다.
제 3 예
제 28 내지 38 도는 제 1 도에 나타낸 상기 반도체 장치의 더욱 다른 제조과정의 각 공정에 있어서 반도체 장치의 횡단면도이다.
제 28 내지 35 도는 제 41 내지 48 도에 나타낸 상기 종래의 공정들과 유사하고, 동일부품에는 동일 참조번호를 붙여서 그 설명을 반복하지는 않는다.
제 36 도를 참조하여, ROM 결정을 위한 이온 주입 부분이외의 부분은 레지스트(27)로 피복되어서 N-채널 트랜지스터에서 실리콘 산화막(2)의 둘러싸인 부분(2b)의 상부는 레지스트(27)로 피복되지 않는다.
제 37 도는 N-채널 트랜지스터 영역(5)에서 실리콘 산화막(2)의 확대된 단면도이다.
제 36 및 37 도를 참조하여, 보론(28)은 레지스트(27)를 마스크로서 사용하여 주입한다.
필드산화막(2)의 둘러싸인 부분(2b)은 레지스트(27)로 피복되지 않기 때문에, 약 1×1017-5×1017atoms/㎠ 의 농도를 갖는 P+불순물 영역(34)은 필드산화막(2)의 둘러싸인 부분(2b) 바로 아래에 형성된다.
레지스트(27)를 제거한다.
제 38 도를 참조하여, 층간절연막(29)은 실리콘 기판(1) 상에 상기 N-채널 및 P-채널 트랜지스터를 피복하기 위해 형성한다.
콘택트 홀(36)은 층간절연막(29)에 상기 N-채널 및 상기 P-채널 트랜지스터의 상기 소오스/드레인 영역의 상기 표면을 노출하기 위해 형성한다.
전극들(30)은 콘택트 홀(36)을 통해 상기 소오스/드레인 영역에 접속한다.
전술한 제조공정중에서, 마스크 정렬의 회수는 P+ 불순물 영역(34)이 채널을 도핑하는 공정, P-소오스/드레인 영역을 형성하는 공정, 또는 ROM 주입공정을 이용하여 형성하기 때문에 증가하지는 않는다.
이와같은, 상기 P+ 불순물 영역은 필요한 단계의 회수를 증가하지 않고 형성할 수 있다.
제 4 예
제 39 도는 본 발명의 더욱 다른 실시예에 따른 반도체 장치의 단면도이다.
위 실시예에서 비록 소자가 레트로 그레이드 웰(retro grade well)에 의해 격리된 반도체 장치를 예로서 나타내었지만, 본 발명은 여기에 제한을 두지 않고 P+불순물층(51)이 제 39 도에 나타낸 바와같은 필드산화막(2) 바로 아래에 형성된 반도체 장치에 적용한다.
소자분리내압은 필드산화막(2)의 둘러싸인 부분(2b) 바로 아래에 1×1017-1×1017atoms/㎤ 의 범위내에 선택된 상기 P-형 불순물 농도를 갖는 P+불순물 영역(34)을 제공함으로써 증가할 수 있다.
전술한 바와 같이, 본 발명의 제 1 관점에 따른 반도체 장치에서 상기 내압은 증가하는데, 그 이유는 상기 채널 커트층의 P-형 불순물의 것 보다 짙은 농도를 갖는 P+ 불순물 영역이 상기 반도체 기판의 주표면에서 상기 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성되기 때문이다.
본 발명의 제 2 관점에 따른 상기 입력보호회로를 형성한 상기 N-채널 전계 트랜지스터를 포함하는 반도체 장치에서, 상기 N-채널 전계 트랜지스터의 상기 내압이 증가하는 이유는 상기 채널 커트층의 P-형 불순물의 것보다 짙은 농도를 갖는 상기 P+불순물 영역이 상기 반도체 기판의 주표면에서 상기 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성되기 때문이다.
또한, 본 발명의 제 3 관점에 따른 상기 반도체 장치를 제조하는 방법에서, 향상된 소자분리내압을 갖는 상기 N-채널 트랜지스터를 얻을 수 있는 이유는, 상기 채널 커트층의 P-형 불순물의 것보다 짙은 농도를 갖는 상기 P+ 불순물 영역이 상기 LOOOS 산화막의 버어즈 비크 부분 바로 아래에 형성되기 때문이다.
본 발명에 대해 상세히 설명 및 예시되었지만, 본 발명은 설명과 예시만의 방법으로 명확하게 이해될 수 있고, 첨부된 청구항들만으로 한정되어진 본 발명의 범위, 정신, 한정에 의하지 않고서도 명확하게 이해될 수 있다.

Claims (7)

  1. 주표면을 갖는 반도체 기판과, 소자영역을 둘러싸고 이 소자영역이 다른 소자영역으로부터 분리하기 위한 상기 반도체 기판의 주표면에 형성한 LOOOS 산화막과, 그리고 상기 소자영역에 형성한 N-채널 트랜지스터를 포함하고, 상기 LOOOS 산화막은 버어즈 비크 부분과, 상기 소자영역하부에 형성된 데에 주입된 P-형 불순물을 갖는 채널 커트층과, 그리고 상기 반도체 기판의 주표면에 상기 LOOOS 산화막의 상기 버어즈 비크 부분 바로 아래에 형성되는 상기 채널 커트층의 P-형 불순물 보다 짙은 농도를 갖는 P+불순물 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, P-웰 및 N-웰은 상기 반도체 기판의 주표면에 상호 인접한데에 형성하고, 상기 N-채널 트랜지스터는 상기 P-웰에 형성하고, P-채널 트랜지스터는 상기 N-웰에 형성하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판과, 상기 반도체 기판의 주표면에 상호로부터 떨어진 공간에 형성한 한쌍의 N-형 불순물 영역과, 상기 쌍의 N-형 불순물 영역을 둘러싸고 분리하기 위한 버어즈 비크 부분을 갖는 LOOOS 산화막과, 그리고 상기 쌍의 N-형 불순물 영역을 브리지하도록 상기 LOOOS 산화막 상에 형성한 게이트 전극과, 상기 소자영역 하부에 또한 형성한 데에 주입한 P-형 불순물을 갖는 채널커트층과, 그리고 상기 반도체 기판의 주표면에 상기 LOOOS 산화막의 상기 버어즈 비크 부분 바로 아래에 형성되는 상기 채널커트층의 P-형 불순물 보다 짙은 농도를 갖는 P+불순물 영역을 포함하는 입력보호회로를 형성하기 위한 N-채널 전계 트랜지스터를 포함하는 반도체 장치.
  4. 반도체 기판의 주표면에 버어즈 비크 부분을 포함하는 LOOOS 산화막을 형성하는 공정과, 소자영역내에 상기 반도체 기판의 주표면내로 채널도핑하기 위한 제 1의 P-형 불순물 이온을 주입하는 공정과, 상기 소자영역 하부에 채널커트층을 형성하기 위한 상기 반도체 기판의 주표면내로 제 2 의 P-형 불순물 이온을 주입하는 공정과, 상기 소자영역내에 상기 반도체 기판상에 상기 N-채널 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 주표면에 상기 소자영역으로부터 분리된 위치에 상기 P-채널 트랜지스터의 P-형 소오스/드레인 영역을 형성하기 위한 제 3 의 P-형 불순물 이온을 주입하는 공정과, 상기 반도체 기판의 주표면으로 ROM 결정을 위한 제 4의 P-형 불순물 이온을 주입하는 공정과, 상기 LOOOS 산화막의 상기 버어즈 비크 부분 바로 아래에 상기 채널커트층의 P-형 불순물 이온보다 짙은 농도를 갖는 P+불순물 영역을 형성하는 공정을 포함하는 N-채널 트랜지스터 및 P-채널 트랜지스터를 포함하는 반도체 장치 제조방법.
  5. 제 4 항에 있어서, 상기 P+불순물 영역을 형성하는 공정은 제 1 의 P-형 불순물 이온을 주입하는 상기 공정과 동시에 수행하고 비스듬한 회전 이온주입방법에 의해서 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제 4 항에 있어서, 상기 P+불순물 영역을 형성하는 공정은 제 3 의 P-형 불순물 이온을 주입하는 상기 공정과 동시에 수행하는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제 4 항에 있어서, 상기 P+불순물 영역을 형성하는 공정은 제 4 의 불순물 이온을 주입하는 상기 공정과 동시에 수행하는 것을 특징으로 하는 반도체 장치 제조방법.
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