CN1190833C - 形成具有monos元件与混合信号电路之集成电路的方法 - Google Patents
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Abstract
本发明揭示一种形成具有(Metal-Oxide Nitride-Oxide Semiconductor)元件与混合信号(Mixed-Signal)电路的集成电路的方法。本发明以较少的制作过程步骤将非挥发性元件如MONOS存储与逻辑元件，如金属氧化物半导体晶体管，以及PIP电容器整合入系统单芯片内。
Description
发明领域：
本发明是关于一种形成集成电路的方法，特别是一种有关于形成具有MONOS(Metal-Oxide Nitride-Oxide Semiconductor)元件与混合信号(Mixed-Signal)电路的集成电路的方法。
发明背景：
有鉴于集成电路的积集度与用途多样化需求不断地增加，业界广泛地采用系统单芯片(System on a Chip)元件，系统单芯片即是将多种具有不同功能的元件如逻辑元件与存储元件整合至单一的芯片，而这些元件彼此是具有交互作用的关系。也由于用于形成逻辑元件如金属氧化物半导体晶体管(MOSTransistor)与存储元件如非挥发性存储(Non-Volatile Memory)元件的制作过程是相当的多样化，要制作具有逻辑元件与非挥发性存储元件的系统单芯片是十分复杂且困难。为了要多种具有不同功能的元件整合至单一芯片上，有必要针对各种元件的运作与制作过程特性发展出同时一体适用的制作过程。
嵌入式存储逻辑(Embedded Memory Logic)元件是一种系统单芯片，其是将存储元件与逻辑元件整合至单一芯片上。整个嵌入式存储逻辑元件是由一逻辑电路区与一阵列区(Cell Array)构成。通常有许多个存储胞位于阵列区内，其中并储存有资料，而这些资料则由逻辑电路区内之逻辑元件加以处理运算。其中动态随机存取存储(DRAM)或静态随机存取存储(SRAM)是广泛使用在阵列区内的存储。
不过非挥发性存储如氮氧化物只读存储(NROM)(Nitride Read-OnlyMemory)存储胞与MONOS(Metal-Oxide Nitride-Oxide Semiconductor)存储胞却很少被整合至系统单芯片内。图1A显示位于一底材100上的一MONOS存储胞。在图1A中，一氧化物层102、一氮化硅层104与一氧化物层106组成一ONO(Oxide-Nitride-Oxide)层。图1A同时显示一用作为导体层的多晶硅层108。图1B显示位于一底材120上的一金属氧化物半导体晶体管。此金属氧化物半导体晶体管包含一栅极氧化层122、一多晶硅栅极124与源极/漏极126a与126b。而图1C显示位于底材130上之一PIP(Polysilicon-Insulator-Polysilicon)电容器，其中此PIP电容器包含一氧化物层132、一多晶硅层电极134、一氧化物层136与一多晶硅层电极138。金属氧化物半导体晶体管与PIP电容器可构成混合信号电路。MONOS存储、金属氧化物半导体晶体管与PIP电容器不仅具有不同的结构与运作原理，其制作过程亦有相当大的差异。有鉴于制作系统单芯片的种种需求，例如降低生产成本、整合各种制作过程与提高良率等，非常有必要提出一种改良的制作过程整合技术以满足现代系统单芯片制造的需求。这是本发明提出的目的。
发明内容
本发明之一目的为提供一种新颖的制作过程整合技术，此技术可将MONOS存储、金属氧化物半导体晶体管与PIP电容器整合入系统单芯片内。
本发明之另一目的为提供一种形成包含MONOS存储、金属氧化物半导体晶体管与PIP电容器的系统单芯片的方法，此方法具有较少之制作过程步骤。
本发明之又一目的为提供一种形成系统单芯片的方法，此方法可减少生产成本、整合各种制作过程步骤与提高良率。
为了达成上述之目的，本发明提出一种能形成具有MONOS元件与混合信号电路之集成电路的方法，该方法至少包含下列步骤：提供一底材，该底材具有一阵列区与一周边区，该阵列区上具有依序堆叠之一第一介电层、一第二介电层与一第三介电层，而该周边区上具有该第一介电层，此周边区上的介电层不必然是第一介电层，此介电层亦可为蚀刻第一介电层、一第二介电层与一第三介电层即ONO层后再成长而成；形成一第一导体层；形成一光阻层覆盖该阵列区；布植多个离子进入该第一导体层；移除该光阻层；图案转移以蚀刻该第一导体层以形成一第二导体层与一第三导体层于该周边区上；移除该第三介电层以暴露出该第二介电层；移除暴露的位于该周边区上的该第一介电层，以暴露出该底材；氧化该第二介电层、该底材、该第二导体层与该第三导体层以形成一第四介电层；形成一第四导体层覆盖该第四介电层；及图案转移以蚀刻该第四导体层以形成一第五导体层于该阵列区上与一第六导体层于该第四介电层与该第三导体层上。
本发明以较少的制作过程步骤将MONOS存储、金属氧化物半导体晶体管与PIP电容器整合入系统单芯片内。本发明利用至少包含一二氧化硅层的第一介电层作为MONOS存储元件的底部氧化物层、金属氧化物半导体晶体管的栅极氧化层PIP电容器的底部绝缘层，因此可减少制作过程步骤。此外，本发明使用至少包含一多晶硅层的第一导体层作为金属氧化物半导体晶体管的栅极与PIP电容器的下电极，或以N型布植或P型布植可同时调整金属氧化物半导体晶体管的栅极与PIP电容器的下电极的导电性，因此又减少制作过程步骤。另外，及时蒸气产生制作过程以形成作为MONOS存储元件的顶部氧化物层与PIP电容器绝缘层，因此可避免因第三介电层的干或湿蚀刻损坏造成的可靠度的问题，也可避免第二介电层的边缘直接接触导体层而漏电，于此同时又可形成作为PIP电容器绝缘层的第四介电层并且可用于金属氧化物半导体晶体管的多晶硅再氧化制作过程以减少金属氧化物半导体晶体管的漏电流。本发明也使用第四导体层作为MONOS存储元件的导体层与PIP电容器的上电极或GPOLY，因此分别用于形成作为MONOS存储元件的导体层与PIP电容器的上电极的制作过程可以整合。
附图说明：
为了能让本发明上述之其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
图1A显示位于一底材上的一MONOS存储胞的剖面图；
图1B显示位于一底材上之一金属氧化物半导体晶体管的剖面图；
图1C显示位于一底材上之一PIP电容器的剖面图；
图2A显示一底材，该底材上具有一阵列区、一周边区与一覆盖其上的导体层，而该阵列区上有一三明治层；
图2B显示一执行于图2A中所示的结构上的离子布植制作过程；
图2C显示蚀刻图2B中所示的导体层的结果；
图2D显示移除三明治层的顶层的结果；
图2E显示氧化图2D中所示结构的结果；
图2F显示形成一导体层于图2E中所示的结构上的结果；及
图2G显示蚀刻图2F中所示的导体层的结果。
具体实施方式：
在此必须说明的是以下描述的制作过程步骤及结构并不包含完整的制作过程。本发明可以通过各种集成电路制作过程技术来实施，在此仅提及了解本发明所需的制作过程技术。以下将根据本发明的附图做详细的说明，请注意图示均为简单的形式且未依照比例描绘，而尺寸均被夸大以利于了解本发明。
参考图2A所示，显示一底材200，此底材200上至少包含一用于形成MONOS存储之阵列区(Array Region)与一用于形成逻辑元件之周边区(PeripheryRegion)。此底材200至少包含一具有<100>晶格方向的硅底材，但不限于具有<100>晶格方向的硅底材。阵列区(Array Region)上具有一三明治(Sandwich)层，此三明治层至少包含介电层202、204与206，此三明治层以一氧化物-氮化物-氧化物层即一ONO层(Oxide-Nitride-Oxide Layer)较佳，但不限于一ONO层。周边区上亦具有介电层202。介电层202至少包含一由热氧化法形成之二氧化硅层。介电层202在本发明中是用作MONOS存储元件的底部氧化物层与金属氧化物半导体晶体管的栅极氧化层。因此介电层202的厚度在阵列区与周边区可以不同，完全视需求而定。举例来说，介电层202在阵列区的厚度可为约50埃至约90埃之间，在周边区的厚度可为约20埃至约200埃之间。此外，介电层202在阵列区的厚度以约70埃较佳，介电层202在周边区的厚度以约20-70埃较佳。介电层202在阵列区与周边区的厚度差异可以传统的方法如微影制作过程与蚀刻制作过程达成或将周边区的ONO层全部蚀刻移除再氧化至所需的厚度即可。为了要形成至少包含一氮化硅层的介电层204与至少包含一二氧化硅层的介电层206仅限于阵列区上，可以用传统方法如化学气相沉积法、蚀刻法与微影制作过程来完成。介电层204的厚度可为约50埃至约200埃之间，而以约130埃较佳。介电层206的厚度可为约20埃至约200埃之间，而以约80埃较佳。如图2A所示，一导体层208形成覆盖于阵列区与周边区上。导体层208至少包含一以传统方法如化学气相沉积法形成的多晶硅层。
参考图2B所示，以传统的微影制作过程于图2A中所示的结构上形成一图案，而其中一光阻层210形成覆盖于阵列区上。接着执行一N型布植或一P型布植于图2A中所示的结构以将N型布植离子如磷离子或是P型布植离子如硼离子布植进入曝露的导体层208，以调整导体层208的导电性。N型布植是用于N型金属氧化物半导体晶体管而P型布植是用于P型金属氧化物半导体晶体管，N型布植与P型布植均有相对应的微影制作过程。导体层208是同时用作为PIP电容器的下电极，而N型布植或P型布植是用于调整PIP电容器的下电极的导电性。
参考图2C所示，光阻层210被移除而导体层208被蚀刻以形成导体层208a与208b并曝露出介电层202与206。导体层208可以传统的方法蚀刻，但以干式蚀刻法如反应性离子蚀刻法较佳。导体层208a与208b是分别用作为金属氧化物半导体晶体管的栅极与PIP电容器的下电极，而介电层202亦同时用作为金属氧化物半导体晶体管的栅极氧化层与PIP电容器的底部绝缘层。另外，由于PIP电容通常是位于浅沟渠隔离(STI)或场氧化层上，本发明中的PIP电容并不限于位于浅沟渠隔离或场氧化层上，只要PIP电容与底材有隔绝即可。
参考图2D所示，介电层206与曝露的介电层202被以传统的方法例如蚀刻法移除。介电层202之所以被移除是因为在先前的制作过程与蚀刻导体层208时常造成介电层202的损坏。另外参考图2E所示，至少包含一氮化硅层的介电层204、与至少包含硅底材的底材200与至少包含多晶硅层的导体层208a与208b被以传统的方法如一湿式氧化法氧化以形成介电层214、216a、216b、218a与218b。介电层214、216a、216b、218a与218b至少包含二氧化硅层。不过由于传统湿式氧化法氧化氮化硅的速度远低于氧化硅的速度，举例来说，氮化硅与硅的氧化速度为约远大于1∶10。因此使用一及时蒸气产生制作过程较适合，此氧化制作过程氧化氮化硅与硅的氧化速度比可超过约0.6以上。至少包含氮化硅层的介电层204被氧化以将其一部份转化成介电层214。介电层214的厚度可为约30埃至约130埃之间，而以约70埃较佳。剩余的介电层204的厚度可为约60埃至约130埃之间，而以约70埃较佳。介电层216a与216b可为约70埃至约110埃之间。介电层218a与218b可为约70埃至约1 10埃之间。而介电层214、216a、216b、218a与218b的厚度均以约40-100埃较佳，此不具基板(底材)之氧化法于导体层208a所形成之介电层216a进行多晶硅再氧化以减少金属氧化物半导体晶体管之漏电流。
参考图2F所示，一导体层220形成于图2E中所示的结构上。导体层220至少包含一多晶硅层且以一In Situ多晶硅层较佳，此In Situ多晶硅层内遍布有磷布植离子并且有Wsi于此多晶硅层上以降低阻值。导体层220可以传统的方法如化学气相沉积法，不过以一低压化学气相沉积较佳。至少包含多晶硅层之导体层220是用于MONOS存储元件之导体层与PIP电容器之上电极或称为GPOLY(Gate Poly)。
参考图2G所示，导体层220是以传统之微影制作过程与蚀刻制作过程蚀刻形成导体层220a与220b其中以干式蚀刻法如反应性离子蚀刻法较佳。导体层220a与220b是分别用作为MONOS存储元件之导体层与PIP电容器之上电极或称为GPOLY(Gate Poly)。之后又再一次及时蒸气产生制作过程进行多晶硅再氧化以形成一介电层222以减少金属氧化物半导体晶体管之漏电流。
本发明以较少之制作过程步骤将MONOS存储、金属氧化物半导体晶体管与PIP电容器整合入系统单芯片内。本发明利用至少包含一二氧化硅层的介电层202作为MONOS存储元件的底部氧化物层、金属氧化物半导体晶体管的栅极氧化层PIP电容器的底部绝缘层，因此可减少制作过程步骤。此外，本发明使用至少包含一多晶硅层之导体层208作为金属氧化物半导体晶体管的栅极与PIP电容器的下电极，并且以N型布植或P型布植同时调整金属氧化物半导体晶体管的栅极与PIP电容器之下电极的导电性，因此又减少制作过程步骤。另外，本发明利用及时蒸气产生制作过程以形成作为MONOS存储元件之顶部氧化物层之介电层214与作为PIP电容器绝缘层之介电层216b，因此可避免因介电层206之蚀刻损坏造成的可靠度的问题，于此同时又可形成作为PIP电容器绝缘层之介电层216b。本发明也使用导体层220作为MONOS存储元件之导体层与PIP电容器之上电极或GPOLY，因此分别用于形成作为MONOS存储元件之导体层与PIP电容器之上电极之制作过程可以整合。
上述有关本发明的简单说明及以下的详细说明仅为范例并非限制。其他不脱离本发明之精神的等效改变或修饰均应包含在的本发明的专利范围之内。
Claims (10)
1.一种形成具有MONOS元件与混合信号电路之一集成电路的方法，该方法至少包含下列步骤：
提供一底材，该底材具有一阵列区与一周边区，该阵列区自下而上依序具有堆叠之一第一介电层、一第二介电层与一第三介电层，而该周边区上具有该第一介电层；
形成一第一导体层覆盖该阵列区与该周边区；
形成一光阻层覆盖该阵列区；
布植多个离子进入该第一导体层；
移除该光阻层；
图案转移以蚀刻该第一导体层以形成一第二导体层与一第三导体层于该周边区上；
移除该第三介电层以暴露出该第二介电层；
移除暴露的位于该周边区上的该第一介电层，以暴露出该底材；
氧化该第二介电层、该底材、该第二导体层与该第三导体层以形成一第四介电层；
形成一第四导体层覆盖该第四介电层；及
图案转移以蚀刻该第四导体层以形成一第五导体层于该阵列区上与一第六导体层于该第四介电层与该第三导体层上。
2.根据权利要求1所述的方法，其特征在于，上述之该第一介电层、一第二介电层与一第三介电层至少包含一二氧化硅-氮化硅-二氧化硅层。
3.根据权利要求1所述的方法，其特征在于，上述用以氧化该第二介电层、该底材、该第二导体层与该第三导体层之氧化制作过程至少包含一及时蒸气产生制作过程。
4.一种形成具有MONOS元件与混合信号电路之一集成电路的方法，该方法至少包含下列步骤：
提供一底材，该底材具有一阵列区与一周边区，该阵列区上具有依序堆叠之一第一二氧化硅层、一氮化硅层与一第二二氧化硅层，而该周边区上具有该第一二氧化硅层；
形成一第一导体层覆盖该阵列区与该周边区；
形成一光阻层覆盖该阵列区；
布植多个离子进入该第一导体层；
移除该光阻层；
图案转移以蚀刻该第一导体层以形成一第二导体层与一第三导体层于该周边区上；
移除该第二二氧化硅层以暴露出该氮化硅层；
移除暴露的位于该周边区上的该第一二氧化硅层，以暴露出该底材；
氧化该氮化硅层、该底材、该第二导体层与该第三导体层以形成一第三二氧化硅层；
形成一第四导体层覆盖该第三二氧化硅层；及
图案转移以蚀刻该第四导体层以形成一第五导体层于该阵列区上与一第六导体层于该第三二氧化硅层与该第三导体层上。
5.根据权利要求4所述的方法，其特征在于，上述用以氧化该第二介电层、该底材、该第二导体层与该第三导体层的氧化制作过程至少包含一及时蒸气产生制作过程。
6.根据权利要求4所述的方法，其特征在于，上述的该第四导体层至少包含一多晶硅层及位于该多晶硅层上的圆片规模集成WSi。
7.一种形成具有MONOS元件与混合信号电路之一集成电路的方法，该方法至少包含下列步骤：
提供一底材，该底材具有一阵列区与一周边区，该阵列区上具有依序堆叠之一第一二氧化硅层、一氮化硅层与一第二二氧化硅层，而该周边区上具有该第一二氧化硅层；
形成一第一导体层覆盖该阵列区与该周边区；
形成一光阻层覆盖该阵列区；
布植多个离子进入该第一导体层；
移除该光阻层；
图案转移以蚀刻该第一导体层以形成一第二导体层与一第三导体层于该周边区上；
移除该第二二氧化硅层以暴露出该氮化硅层；
移除暴露的位于该周边区上的该第一二氧化硅层，以暴露出该底材；
氧化该氮化硅层、该底材、该第二导体层与该第三导体层以形成一第三二氧化硅层以一及时蒸气产生制作过程；
形成一第四导体层覆盖该第三二氧化硅层；及
图案转移以蚀刻该第四导体层以形成一第五导体层于该阵列区上与一第六导体层于该第三二氧化硅层与该第三导体层上。
8.根据权利要求7所述的方法，其特征在于，上述的该离子至少包含N型布植离子。
9.根据权利要求7所述的方法，其特征在于，上述的该离子至少包含P型布植离子。
10.根据权利要求7所述的方法，其特征在于，上述的该第四导体层是以一低压化学气相沉积法形成。
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