KR20010004269A - 플래쉬 메모리 셀 어레이 구조 및 데이터 기록 방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀 어레이 구조 및 데이터 기록 방법에 관한 것으로, 스플릿트 게이트 구조를 갖는 한 쌍의 메모리 셀이 드레인을 중심으로 대칭된 형태를 갖는 듀얼 셀(dual cell) 구조의 단위 셀을 이용하여 메모리 셀 어레이 구조를 변경하고, 기록 명령(write command) 만으로 1바이트의 소거 과정과 프로그램 과정을 순차적으로 수행하므로써, 메모리 셀의 데이터 기록(write) 동작을 효율적으로 수행할 수 있는 플래쉬 메모리 셀 어레이 구조 및 데이터 기록 방법이 개시된다.

Description

플래쉬 메모리 셀 어레이 구조 및 데이터 기록 방법{A flash memory cell array and a method of writing a data the same}
본 발명은 플래쉬 메모리 셀 어레이 구조 및 데이터 기록 방법에 관한 것으로, 특히 메모리 셀 어레이 구조를 변경하여 바이트(byte) 단위의 기록(write)을 가능하게 하므로써 불필요한 소거 및 프로그램 과정을 생략할 수 있는 플래쉬 메모리 셀 어레이 구조 및 데이터 기록 방법에 관한 것이다.
일반적으로 플래쉬 메모리 셀의 기록 동작은 소거 과정 및 프로그램 과정으로 이루어지며, 셀의 소거 과정은 섹터(sector) 단위로 수행된다. 이러한 경우, 한 바이트의 데이터만을 기록하고자 하는 경우에도, 한 섹터 단위로 소거 과정이 수행되게 되므로 셀의 기록 동작에 있어서 효율이 저하되는 문제점이 있다.
따라서, 본 발명은 플래쉬 메모리 셀 어레이의 구조를 변경하고, 기록 명령(write command) 만으로 1바이트의 소거와 프로그램을 순차적으로 행할 수 있어 플래쉬 메모리 셀의 데이터 기록 동작을 효율적으로 수행할 수 있는 플래쉬 메모리 셀 어레이 구조 및 데이터 기록 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀 어레이 구조는 다수의 워드라인 및 다수의 비트라인 간에 다수의 단위 메모리 셀이 접속되어 구성된 플래쉬 메모리 셀 어레이에 있어서, 상기 각각의 단위 메모리 셀은 한 쌍의 스플릿트 게이트 셀을 드레인을 중심으로 대칭되어 있는 형태로 구성되며, 각 단위 메모리 셀의 소오스는 공통으로 접속되어 있고, 드레인은 입력되는 어드레스를 디코딩하는 Y-멀티플랙서에 의해 제어되는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 데이터 기록 방법은 데이터 기록 명령에 따라 어드레스가 입력되면, 입력된 어드레스 비트를 비트라인 선택용 상위 어드레스 비트와 섹터 선택용 하위 어드레스 비트로 나누어 각각 프리디코딩하고, 상위 어드레스 비트의 프리디코딩 결과를 비트라인 레지스터에 랫치하는 단계와, 바이트 단위의 제 1 데이터가 입력되면 데이터 레지스터에 바이트 단위로 제 1 데이터를 랫치하고, 바이트 단위의 제 2 데이터가 입력되면 프리디코딩된 어드레스를 증가시켜 비트라인 레지스터에 저장하고 증가된 어드레스가 지시하는 데이터 레지스터에 제 2 데이터를 랫치하며, 상기와 같은 데이터 랫치 단계를 모든 데이터가 입력될 때까지 반복하는 단계와, 상기 비트라인 레지스터에 저장된 모든 어드레스 비트를 입력된 순서대로 소거신호와 믹싱하고, 상기 믹싱 결과에 따라 선택된 섹터를 구성하는 각 메모리 셀의 드레인 단자를 제어하여 입력된 바이트 단위의 데이터 수만큼 소거과정을 동시에 수행하는 단계와, 마지막 데이터가 입력된 시점의 어드레스까지 입력된 어드레스 순으로 1바이트씩 순차적인 프로그램 과정을 수행하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 본 발명에 적용되는 단위 셀의 구조도.
도 2는 본 발명에 따른 플래쉬 메모리 셀 어레이의 구조도.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 데이터 기록 방법을 설명하기 위해 도시한 흐름도.
도 4는 플래쉬 메모리 셀의 데이터 기록 동작시 어드레스 및 데이터 랫치 방법을 설명하기 위해 도시한 블럭도.
〈도면의 주요 부분에 대한 부호 설명〉
41 : 상위 어드레스 프리디코더 42 : 하위 어드레스 프리디코더
43 : 비트라인 레지스터 44 : 데이터 레지스터
45 : 멀티플랙서
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 적용되는 단위 셀의 구조도이다.
도시된 것과 같이, 본 발명에서는 한 쌍의 스플릿트(split) 게이트 셀이 드레인을 중심으로 대칭되어 있는 형태를 갖는 듀얼 셀(dual cell) 구조를 단위 셀로서 사용한다. 이와 같은 듀얼 셀 구조를 사용하는 경우 소거(erase), 프로그램(program) 및 독출(read) 시의 바이어스 조건은 다음의 [표 1]과 같다.
S D SG PG
소거 플로팅 7V 0V -10V
프로그램 0V 5V 2V 13V
독출 2V 0V 4V 4V
도 2는 본 발명에 따른 플래쉬 메모리 셀 어레이의 구조도이다.
도시된 바와 같이, 다수의 워드라인(셀렉트 게이트; W〈0〉 내지 W〈7〉) 및 다수의 비트라인(프로그램 게이트; PG〈0〉 내지 PG〈n〉) 간에 다수의 단위 메모리 셀이 접속되어 있다. 각 단위 셀의 소오스는 공통으로 접속되어 있고, 드레인은 입력되는 어드레스를 디코딩하는 Y-멀티플랙서(20)에 의해 제어된다. Y-멀티플랙서(20)는 입력된 어드레스의 하위 비트를 디코딩한 값에 따라 비트라인을 섹터 단위로 제어하는 제 1 제어수단(201)과, 입력된 어드레스의 상위 비트를 디코딩한 값에 따라 제 1 제어수단(201)에 의해 선택된 섹터를 구성하는 각 비트라인을 제어하는 제 2 제어수단(202)으로 구성된다.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 데이터 기록 방법을 설명하기 위해 도시한 흐름도로서, 도 4를 참조하여 설명하면 다음과 같다. 도 4는 플래쉬 메모리 셀의 데이터 기록 동작시 어드레스 및 데이터 랫치 방법을 설명하기 위해 도시한 블럭도이다.
데이터 기록 명령이 입력되고(301) 어드레스가 입력되면(302), 디코더에서 입력된 어드레스를 디코딩하여 비트라인 레지스터에 어드레스를 랫치한다(303). 이후, 8비트의 제 1 데이터가 입력되면 데이터 레지스터에 바이트 단위로 데이터를 랫치하고, 제 2 데이터가 입력되면 프리디코딩된 어드레스를 증가시켜 비트라인 레지스터에 저장하고 증가된 어드레스가 지시하는 데이터 래지스터에 제 2 데이터를 랫치한다. 데이터는 이와 같은 방법으로 〈n〉번까지 입력되어 바이트 단위로 랫치된다(304).
도 4를 참조하면, 8비트로 입력되는 어드레스(A〈0:7〉) 중 상위 4비트 어드레스(A〈0:3〉)는 상위 어드레스 프리디코더(YA_PRED; 41)로 입력되고 하위 4비트 어드레스(A〈4:7〉)는 하위 어드레스 프리디코더(YB_PRED; 42)로 입력되어 각각 디코딩된다. 상위 어드레스 프리디코더(41)에서 프리디코딩된 상위 어드레스(YPREA〈0:15〉)는 비트라인 레지스터(43)에 랫치된다. 다음에, 8비트의 제 1 데이터(DATA〈0〉 ∼ DATA〈7〉)가 입력되면 데이터 레지스터 레지스터(44)에 저장된다. 이후, 제 2 데이터가 입력되면 프리디코딩된 어드레스를 증가시켜 비트라인 레지스터(43)에 저장하고, 제 2 데이터는 증가된 어드레스가 지시하는 데이터 레지스터에 저장된다.
8비트 데이터는 n번까지 입력되며, 데이터가 입력될 때 마다 어드레스 또한 하나씩 증가되어 비트라인 레지스터에 저장된다. 모든 데이터가 입력되어 데이터 레지스터에 랫치되고 난 후에는 기록(write) 명령에 따라 기록 동작이 시작된다(305). 기록 동작은 소거과정과 프로그램 과정 순으로 진행되며, 어드레스는 처음 입력된 어드레스부터 순차적으로 기록된다.
먼저, 소거과정을 도 2 및 도 4를 참조하여 설명하면, 비트라인 레지스터(43)에 저장되어 있는 모든 어드레스는 소거 신호(ERASE)와 함께 멀티플랙서(45)에서 믹싱되어 디코딩된 어드레스(YA〈0:15〉)를 출력한다. 소거과정시 메모리 셀 어레이를 구성하는 각 메모리 셀의 드레인 단자에는 상기 [표 1]에 나타낸 것과 같이 7V의 전압이 인가되어야 하는데, 소거하고자 하는 메모리 셀의 드레인 단자에만 선택적으로 전압을 인가하는 방법을 설명하면 다음과 같다. 예를 들어 256M 플래쉬 메모리인 경우라면, 메모리 셀 어레이의 16비트(PG〈0:15〉)는 상위 어드레스 디코딩 신호(YA〈0:15〉)에 의해 각각 제어되고, 16비트(PG〈0:15〉)를 하나의 섹터로 사용하는 경우 각 섹터는 하위 어드레스 디코딩 신호(YB〈0:15〉)에 의해 제어된다. 즉, 드레인 전압이 공급되면, 디코딩된 하위 어드레스에 따라 제 1 제어수단(도 2의 201)이 온 또는 오프되어 소거하고자 하는 섹터가 선택되고, 섹터가 선택되고 나면 제 2 제어수단(도 2의 202)에 의해 소거하고자 하는 비트라인이 선택되어 소거가 수행되는 것이다.
상기 [표 1]에서 알 수 있는 바와 같이, 소거과정시 모든 워드라인(W〈0:7〉)은 디스에이블되고 드레인 단자에는 디코딩된 어드레스(YA, YB)에 의해 바이어스된 전압(7V)이 인가되며, 프로그램 게이트(비트라인; PG)에는 -10V의 전압이 인가된다. 이와 같은 바이어스 조건으로 입력된 8비트 데이터의 수만큼 소거과정이 수행된다(306).
소거과정이 완료되면 처음 입력된 어드레스부터 마지막 데이터가 입력된 시점의 어드레스까지 바이트 프로그램과정을 수행한다(307). 바이트 프로그램 과정은 바이트 별로 동시에 이루어지는데 데이터 레지스터(44)의 데이터는 해당 어드레스에 의해 워드라인(W〈0:7〉)에 각각 인가되어, 이에 의해 선택된 워드라인에 대해서만 프로그램이 이루어진다. 비트라인(PG)은 해당 어드레스에 의해 한 비트씩 바이어스된다.
이와 같이, 기록 동작의 제 1 과정인 소거과정은 입력된 데이터의 수만큼 동시에 이루어지며, 제 2 과정인 프로그램 과정은 1바이트씩 이루어진다.
상술한 바와 같이 본 발명에 따르면, 기록(write) 명령만으로 바이트 단위의 소거 및 프로그램이 가능하기 때문에 작은 단위의 데이터를 기록하는 것이 가능하며, 플래쉬 메모리 소자 뿐만 아니라 그외 분야의 소자 개발에도 유용하게 응요할 수 있는 효과가 있다.

Claims (5)

  1. 다수의 워드라인 및 다수의 비트라인 간에 다수의 단위 메모리 셀이 접속되어 구성된 플래쉬 메모리 셀 어레이에 있어서,
    상기 각각의 단위 메모리 셀은 한 쌍의 스플릿트 게이트 셀을 드레인을 중심으로 대칭되어 있는 형태로 구성되며, 각 단위 메로리 셀의 소오스는 공통으로 접속되어 있고, 드레인은 입력되는 어드레스를 디코딩하는 Y-멀티플랙서에 의해 제어되는 것을 특징으로 하는 플래쉬 메모리 셀 어레이 구조.
  2. 제 1 항에 있어서,
    상기 Y-멀티플랙서는 입력된 어드레스의 하위 비트를 디코딩한 값에 따라, 비트라인을 섹터 단위로 제어하는 제 1 제어수단과,
    입력된 어드레스의 상위 비트를 디코딩한 값에 따라, 제 1 제어수단에 의해 선택된 섹터를 구성하는 각 비트라인을 제어하는 제 2 제어수단을 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀 어레이 구조.
  3. 데이터 기록 명령에 따라 어드레스가 입력되면, 입력된 어드레스 비트를 비트라인 선택용 상위 어드레스 비트와 섹터 선택용 하위 어드레스 비트로 나누어 각각 프리디코딩하고, 상위 어드레스 비트의 프리디코딩 결과를 비트라인 레지스터에 랫치하는 단계와,
    바이트 단위의 제 1 데이터가 입력되면 데이터 레지스터에 바이트 단위로 제 1 데이터를 랫치하고, 바이트 단위의 제 2 데이터가 입력되면 프리디코딩된 어드레스를 증가시켜 비트라인 레지스터에 저장하고 증가된 어드레스가 지시하는 데이터 래지스터에 제 2 데이터를 랫치하며, 상기와 같은 데이터 랫치 단계를 모든 데이터가 입력될 때까지 반복하는 단계와,
    상기 비트라인 레지스터에 저장된 모든 어드레스 비트를 입력된 순서대로 소거신호와 믹싱하고, 상기 믹싱 결과에 따라 선택된 섹터를 구성하는 각 메모리 셀의 드레인 단자를 제어하여 입력된 바이트 단위의 데이터 수만큼 동시에 소거과정을 수행하는 단계와,
    마지막 데이터가 입력된 시점의 어드레스까지 입력된 어드레스 순으로 1바이트씩 순차적인 프로그램 과정을 수행하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 데이터 기록 방법.
  4. 제 3 항에 있어서,
    상기 소거 과정은 상기 메모리 셀의 소오스 단자를 플로팅시키고, 드레인 단자에 7V, 워드라인에 0V, 비트라인에 -10V를 각각 인가하여 수행하는 것을 특징으로 하는 플래쉬 메모리 셀의 데이터 기록 방법.
  5. 제 3 항에 있어서,
    상기 프로그램 과정은 상기 메모리 셀의 소오스 단자에 0V, 드레인 단자에 5V, 워드라인에 2V, 비트라인에 13V를 각각 인가하여 수행하는 것을 특징으로 하는 플래쉬 메모리 셀의 데이터 기록 방법.
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