KR100291633B1

KR100291633B1 - 불휘발성 반도체 메모리 장치

Info

Publication number: KR100291633B1
Application number: KR1019990009921A
Authority: KR
Inventors: 야마시따가즈유끼; 구사바가즈유끼
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-03-24
Filing date: 1999-03-23
Publication date: 2001-05-15
Also published as: MY117042A; DE69927199D1; EP0945874A3; JPH11273383A; EP0945874B1; US6026022A; CN1229995A; JP3012589B2; CN1109348C; DE69927199T2; KR19990078171A; EP0945874A2

Abstract

불휘발성 반도체 메모리 장치는 메모리 셀 어레이, 복수의 워드 라인들, 복수의 디지트 라인들, 데이타 설정 회로, 기입 데이타 래치 회로, X 디코더, 기입 회로 및 타이밍 제어 회로를 포함한다. 메모리 셀 어레이에서, 메모리 셀들은 매트릭스 형태로 배치된다. 각 워드 라인은 대응 페이지의 메모리 셀들에 공통으로 접속된다. 각 디지트 라인은 대응 비트 및 어드레스의 메모리 셀들에 공통으로 접속된다. 데이타 설정 회로는 소거 모드에서 입력 데이타를 반전하여 기입 모드에서 직접 출력한다. 기입 데이타 래치 회로는 어드레스 신호에 의해 지정된 비트 및 어드레스에 따라서 데이타 설정 회로로부터 출력된 데이타를 래치한다. X 디코더는 동시 기입 개시 신호를 수신하여 워드 라인들 중에 어드레스 신호에 의해 지정된 페이지에 대응하는 워드 라인을 선택한다. 기입 회로는 동시 기입 개시 신호를 수신하여 기입 데이타 래치 회로로부터의 출력에 따라서 디지트 라인을 선택한다. 복수의 어드레스로의 입력 데이타가 기입 데이타 래치 회로에 의해 순차적으로 래치된 후에, 타이밍 제어 회로는 외부 명령에 따라서 데이타를 독출하고, 동시 기입 개시 신호를 출력한다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 EEPROM(Electrically Erasable and Programmable Read Only Memory) 등의 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 고속 재기입 처리가 가능한 불휘발성 반도체 메모리 장치에 관한 것이다.

종래에는, EEPROM을 내장한 마이크로컴퓨터가 어드레스 단위로 데이타를 소거하고 기입함으로써 EEPROM에서 임의의 어드레스에 데이타를 재기입한다.

종래의 EEPROM은 도 5의 (a) 내지 (f)를 참조하여 이하에서 설명된다. EEPROM에서의 복수의 어드레스, 예들 들어 어드레스 0과 1에서의 데이타는 도 5의 (d), (e) 및 (f)에 도시된 바와 같이 2회의 재기입(1회의 재기입은 한 쌍의 소거와 기입으로 이루어짐)에 의해, 즉 시간 t4에서 어드레스 0에만, 그리고 시간 t5에서 어드레스 1에만 재기입될 수 있다.

대용량 EEPROM을 내장한 마이크로컴퓨터에서, EEPROM 재기록 회수가 많기 때문에, 1회의 재기록에 필요한 시간은 가능한한 짧게 억제되어야 한다.

그러나, EEPROM 재기록 시간은 통상적인 마이크로컴퓨터의 머신 사이클(machine cycle)에 비해 상당히 길기 때문에, 종래의 EEPROM을 내장한 마이크로컴퓨터에서의 EEPROM 재기록에는 상당한 시간이 필요하다.

본 발명은 재기록 시간을 크게 단축할 수 있는 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명의 불휘발성 반도체 메모리 장치는 복수의 비트, 페이지 및 어드레스에 대응하는 복수의 메모리 셀들이 메트릭스 형태로 배열된 메모리 셀 어레이, 대응하는 페이지의 메모리 셀들에 각각 공통으로 접속된 복수의 워드 라인들, 대응하는 비트 및 어드레스의 메모리 셀에 각각 공통으로 접속된 복수의 디지트 라인들, 소거 모드에서 복수의 비트의 입력 데이타를 반전하여 기입 모드에서 입력 데이타를 직접 출력하기 위한 데이타 설정 수단, 어드레스 신호에 의해 지정된 비트 및 어드레스에 따라서 상기 데이타 설정 수단으로부터 출력된 데이타를 래치하기 위한 데이타 래치 수단, 동시 기입 개시 신호 수신시에 워드 라인들의 어드레스 신호 출력에 의해 지정된 페이지에 대응하는 워드 라인을 선택하기 위한 로우 선택 수단, 동시 기입 개시 신호 수신시에 데이타 래치 수단으로부터의 출력에 따라서 디지트 라인을 선택하기 위한 기입 수단, 및 복수의 어드레스로의 입력 데이타가 데이타 래치 수단에 의해 순차적으로 래치된 후에, 외부 명령에 따라서 데이타를 판독하고, 기입 및 판독 모드를 제어하고, 동기 기입 개시 신호를 출력하기 위한 제어 수단을 포함한다.

도 1은 본 발명의 제1 실시예에 따른 EEPROM을 도시하는 블럭도.

도 2a는 도 1에 도시된 메모리 셀 어레이를 도시하는 블럭도이며, 도 2b는 도 2a에 도시된 메모리 셀 어레이를 도시하는 회로도.

도 3은 도 1에 도시된 데이타 버스, 데이타 설정 회로 및 로컬 데이타 버스의 상세한 배치를 도시하는 블럭도.

도 4는 도 1에 도시된 로컬 데이타 버스 및 기입 데이타 래치 회로의 상세한 배치를 도시하는 블럭도.

도 5의 (a) 내지 (c)는 도 1에서의 EEPROM의 기입 동작을 도시하는 타이밍 챠트들이고, 도 5의 (d) 내지 (f)는 종래의 EEPROM의 기입 동작을 도시하는 타이밍 챠트들.

〈도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 어드레스 디코더

3 : 어드레스 데이타 래치 회로

4 : 데이타 설정 회로

5 : 기입 데이타 래치 회로

이하에서는, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예에 따른 EEPROM을 도시한다.

도 1에서, 제1 실시예의 EEPROM은 매트릭스 형태로 복수의 메모리 셀들을 배열하여 형성된 메모리 셀 어레이(1), 어드레스 버스 AB로 입력된 8 비트 어드레스 신호 중 하부 4 비트에 따라서 0 내지 F의 어드레스들 중 하나를 지정하기 위한 어드레스 선택 신호들(SEL0 내지 SELF)를 출력하기 위한 어드레스 디코더(2), 어드레스 버스 AB로 입력된 8 비트 어드레스 신호 중 상부 4 비트를 래치하기 위한 어드레스 데이타 래치 회로(3), 소거 모드에서 데이타 버스 DB로 입력된 8 비트 데이타를 반전하여 로컬 데이타 버스 LDB로 그 반전된 데이타를 출력하고, 기입 모드에서 로컬 데이타 버스 LDB로 8 비트 데이타를 직접 출력하기 위한 데이타 설정 회로(4), 및 어드레스 선택 신호 SEL에 의해 지정된 어드레스에서 데이타 설정 회로(4)로부터 로컬 데이타 버스 LDB를 경유하여 래치 회로로 출력된 데이타를 래치하기 위한 기입 데이타 래치 회로(5)를 포함한다.

EEPROM은 그 데이타 '1'이 기입 데이타 래치 회로(5) 내에 기입되는 어드레스에 대응하는 복수의 기입 디지트 라인들 WB 중 하나를 선택 레벨로 설정하기 위한 기입 회로(6) 및 어드레스 데이타 래치 회로(3)로부터 출력된 4 비트 어드레스 신호에 의해 지정된 페이지에 대응하는 복수의 기입 디지트 라인들 WW 또는 RW의 기입 또는 판독 워드 라인을 선택 레벨로 설정하기 위한 디코더(7)를 포함한다.

EEPROM은 8 비트 메모리 셀의 메모리 정보를 증폭하기 위한 센스 증폭기(8), 어드레스 선택 신호들(SEL0 내지 SELF)에 따라서 복수의 판독 디지트 라인들 RB 중 하나를 선택하여, 선택된 라인을 센스 증폭기(8)에 접속하기 위한 Y 셀렉터(9), 센스 증폭기(8)로부터 출력된 8 비트 데이타를 외부로 출력하기 위한 출력 버퍼(10), 소거 및 기입의 완료와 동시에 기입 데이타 래치 회로(5) 내의 모든 데이타를 삭제하기 위한 데이타 래치 소거 회로(11) 및 외부 입력 명령에 따라서 다양한 제어 신호들을 발생시키기 위한 타이밍 제어 회로(12)를 더 포함한다.

도 2a는 도 1에 도시된 메모리 셀 어레이의 개략적인 배치를 도시한다. 제1 실시예의 EEPROM은 8 비트 입/출력 데이타를 동시에 처리할 수 있는 메모리라는 것에 주목한다. 도 2a에서, 메모리 셀 어레이(1)는 각각의 비트들(0 내지7)에 대응하는 8개의 메모리 블럭들(20-0 내지 20-7)로 분할된다. 메모리 블럭들(20-0 내지 20-7)은 동일한 배치를 갖는다.

각 메모리 블럭들(20-0 내지 20-7)은 16[페이지들(0 내지 F)에 대응하는 수직 방향에 따름; 16진법] × 16[페이지들(0 내지 F)에 대응하는 수평 방향에 따름; 16진법]의 매트릭스 배치의 메모리 셀을 갖는다. 이 경우에, 메모리 셀 어레이(1)는 256 × 8 비트의 용량을 갖는다.

도 2b는 도 2a의 메모리 셀(21)의 상세한 배치를 도시한다. 도 2b는 도 2a의 메모리 셀 어레이(1)에서 2 페이지(수평 방향에 따름) × 2 어드레스(수직 방향에 따름)의 배치를 도시한다. 각 메모리 셀(21)은 하나의 메모리 셀 트랜지스터(22)와 하나의 n-채널 MOS 트랜지스터(23)로 구성된다.

페이지들(0 내지 F)(16진법)에 대응하는 각 로우들 상의 메모리 셀 트랜지스터들(22)의 제어 게이트들은 로우 단위로 배치된 기입 워드 라인들 WW에 접속된다. 각 로우들 상의 n-채널 트랜지스터들(23)의 게이트들은 로우 단위로 배치된 판독 워드 라인들 RW에 접속된다. 페이지들(0 내지 F)에 따라서 배치된 다수의 기입 및 판독 워드 라인들 WW 및 RW는 각각 16개라는 것에 주목한다.

어드레스들(0 내지 F)(16진법)에 대응하는 각 칼럼들 상의 메모리 셀 트랜지스터들(22)은 칼럼 단위로 배치된 기입 디지트 라인들 WB에 접속된 드레인들 및 동일 칼럼들 상의 n-채널 MOS 트랜지스터(23)의 드레인들에 접속된 소스들을 갖는다. 각 칼럼들 상에 n-채널 MOS 트랜지스터들(23)의 소스들은 칼럼 단위로 배치된 판독 디지트 라인들 RB에 접속된다. 비트들 (0 내지 7) 및 어드레스들(0 내지 F)에 따라서 배치된 다수의 기입 및 판독 디지트 라인들 WB 및 RB은 각각 8 × 16 =128 임에 주목한다.

표 1은 소거, 기입 및 판독 모드에서 기입 워드 라인 WW, 판독 워드 라인 RW, 기입 디지트 라인 WB 및 판독 디지트 라인 RB의 동작 전압을 도시한다. 표 1에서, '/'의 좌측은 선택 전압 레벨을 표시하고, '/'의 우측은 비선택 전압을 표시한다. VCC는 대략 5V 정도의 전원 전압이고, VPP는 대략 10V 정도로 상대적인 고전압이고, V1은 1/2 VPP이며, V2는 대략 1V 정도로 상대적인 저전압이다.

	기입 워드 라인 WW	판독 워드 라인 RW	기입 디지트 라인 WB	판독 디지트 라인 RB
소거	0 V/V1	V1/V1	VPP/V1	부동
기입	VPP/V1	0 V	0 V/V1	부동
판독	0 V	VCC/0 V	0 V	V2

소거 모드에서, 0V가 기입 워드 라인들 WW 중 선택된 하나에 인가되고, 1/2 VPP는 선택되지 않은 기입 워드 라인들로 인가되며, 1/2 VPP는 모든 판독 워드 라인들 RW에 인가된다. 동시에, 고전압 VPP는 기입 디지트 라인들 WB로 인가되고, 1/2 VPP는 선택되지 않은 기입 디지트 라인들로 인가된다. 모든 판독 디지트 라인들 WB는 부동(오픈) 상태로 설정된다.

다음으로, 0V와 고전압 VPP가 선택된 기입 워드에 의해 선택된 메모리 셀 어레이의 제어 게이트 및 드레인과 메모리 셀 어레이(1)의 메모리 셀 트랜지스터들(22) 외부의 디지트 라인들로 각각 인가된다.

그 결과, 고전계가 선택된 메모리 셀 트랜지스터의 드렌과 부동 게이트 사이에서 발생되어 터널링 현상에 의해 드레인으로 부동 게이트 내의 전자들을 방전하여 선택된 메모리 셀 트랜지스터의 임계 전압을 감소시킨다. 이와 같은 방식으로, 데이타 '1'이 소거된다(데이타 '0'은 기입됨).

기입 모드에서, 고전압 VPP는 기입 워드 라인들 WW 중 선택된 하나로 인가되고, 1/2 VPP는 선택되지 않은 기입 워드 라인들로 인가되며, 0V는 모든 판독 워드 라인들 RW로 인가된다. 동시에, 0V가 기입 디지트 라인들 WB 중 선택된 하나로 인가되고, 1/2 VPP는 선택되지 않은 기입 디지트 라인들로 인가된다. 모든 판독 디지트 라인들 RB은 부동(오픈) 상태로 설정된다.

고전압 VPP와 0V는 선택된 기입 워드 및 디지트 라인들에 의해 메모리 셀 어레이(1)의 메모리 셀 트랜지스터들(22)로부터 선택된 메모리 셀 트랜지스터의 제어 게이트 및 드레인으로 각각 인가된다.

그 결과, 고전계가 선택된 메모리 셀 트랜지스터의 부동 게이트와 드레인 사이에 발생되어 터널링 현상에 의해 부동 게이트로 전자들을 주입하여, 선택된 메모리 셀 트랜지스터의 임계 전압을 증가시키게 된다. 이와 같은 방식으로, 데이타 '1'이 기입된다.

판독 모드에서, 전원 전압 VCC는 판독 워드 라인들 RW 중 선태된 하나로 인가되고, 0V가 선택되지 않은 판독 워드 라인들로 인가된다. 선택된 판독 워드 라인에 의해 선택된 n-채널 MOS 트랜지스터(23)는 턴온된다.

다음으로, 판독 디지트 라인 RB의 전위는 선택된 메모리 셀 트랜지스터의 부동 게이트 내의 전자량(electron amount)에 따라서 변화되어, 메로리 셀(21)의 메모리 정보를 판독하게 된다.

EEPROM 외부로부터 어드레스 버스 AB로 입력된 8 비트 어드레스 신호의 하부 4 비트에 따라서, 어드레스 디코더(2)는 어드레스 선택 신호들(SEL0 내지 SELF)을 어드레스들(0 내지 F) 중에 하나를 지정하기 위하여 기입 데이타 래치 회로(5)와 Y 셀렉터로 출력한다.

소거 모드에서, 기입 데이타 래치 회로(5)에서 데이타 '1'을 설정하기 위한 데이타 선택 회로(4)는, 기입/소거 모드 선택 신호들 EWS0 와 EWS1에 따라서 데이타 버스 DB로 외부에서 입력된 8 비트 데이타를, 로컬 데이타 버스 LDB로 반전하여 출력한다. 기입 모드에서, 데이타 설정 회로(4)는 로컬 데이타 버스 LDB로 8 비트 데이타를 직접 출력한다.

도 3은 도 1에 도시된 데이타 버스 DB, 데이타 설정 회로(4) 및 로컬 데이타 버스 LDB의 상세한 배치를 도시한다.

도 3에서, 데이타 설정 회로(4)는 비트(0 내지 7) 단위로 배치된 비트 설정 회로(4-0 내지 4-7)에 의해 구성된다. 각 비트 설정 회로들(4-0 내지 4-7)은 데이타 버스 DB에 접속된 입력부, 로컬 데이타 버스 LDB에 접속된 출력부와 기입/소거 모드 선택 신호 EWS0을 수신하기 위한 제어 입력부를 구비한 인버터(41), 및 데이타 버스 DB에 접속된 입력부, 로컬 데이타 버스 LDB에 접속된 출력부와 기입/소거 모드 선택 신호 EWS1을 수신하기 위한 제어 입력부를 구비한 버퍼(42)로 구성된다. 비트 설정 회로들(4-0 내지 4-7)은 동일한 배치를 갖는다.

비트(0)에 대응하는 데이타 설정 회로(4-0)의 인버터(41) 및 버퍼(42)는 데이타 버스 DB의 비트(0)에 접속된 입력부들 및 로컬 데이타 버스 LDB의 비트(0)에 접속된 출력부들을 갖는다.

비트(1)에 대응하는 데이타 설정 회로(4-1)의 인버터(41) 및 버퍼(42)는 데이타 버스 DB의 비트(1)에 접속된 입력부들 및 로컬 데이타 버스 LDB의 비트(1)에 접속된 출력부들을 갖는다.

동일한 방식으로, 비트들(2, 3, 4, 5, 6 및 7)에 대응하는 데이타 설정 회로(4-2, 4-3, 4-4, 4-5, 4-6 및 4-7)의 인버터들(41) 및 버퍼들(42)은 데이타 버스 DB의 비트들(2, 3, 4, 5, 6 및 7)에 접속된 입력부들 및 로컬 데이타 버스 LDB의 비트들(2, 3, 4, 5, 6 및 7)에 접속된 출력부들을 갖는다.

각 인버터(41)는 액티브('H'-레벨) 기입/소거 선택 신호 EWS0에 의해 인에이블 상태로 설정되고, 'L'-레벨 기입/소거 선택 신호 EWS0에 의해 디스에이블 상태로 설정된다. 각 버퍼(42)는 액티브('H'-레벨) 기입/소거 선택 신호 EWS1에 의해 인에이블 상태로 설정되고, 'L'-레벨 기입/소거 선택 신호 EWS1에 의해 디스에이블 상태로 설정된다.

기입/소거 선택 신호 EWS0가 소거 모드를 지정하도록 액티브 상태가 될 경우, 데이타 설정 회로(4)는 데이타 버스 DB로 입력된 8 비트 데이타를 로컬 데이타 버스 LDB로 반전하여 출력한다. 기입/소거 선택 신호 EWS1가 기입 모드를 지정하도록 액티브 상태가 될 경우, 데이타 설정 회로(4)는 데이타 버스 DB로 입력된 8 비트 데이타를 로컬 데이타 버스 LDB로 직접 출력한다.

도 4는 기입 데이타 래치 회로(5) 및 기입 회로(6)의 상세한 배치를 도시한다. 도 4는 비트들(0 내지 7) 중 비트(0)에 대응한 배치만을 도시한다.

기입 데이타 래치 회로들(5)은 비트(0 내지 7) 단위로 배치된다. 도 4에 도시된 바와 같이, 1 비트용 기입 데이타 래치 회로(5)는 어드레스들(0 내지 F)(12진법)에 대응하는 16개의 래치 회로들(51)로 구성된다. 각 래치 회로(51)의 데이타 입력부는 로컬 데이타 버스 LDB의 대응 비트에 접속된다. 도 4에서, 비트(0)에 대응하는 기입 데이타 래치 회로(5)의 각 래치 회로(51)의 데이타 입력부는 로컬 데이타 버스 LDB의 비트(0)에 접속된다.

비트(1)에 대응하는 기입 데이타 래치 회로(5)의 각 래치 회로(51)의 데이타 입력부는 로컬 데이타 버스 LDB의 비트(1)에 접속된다. 동일한 방식으로, 비트들(2, 3, 4, 5, 6 및 7)에 대응하는 기입 데이타 래치 회로(5)의 각 래치 회로(51)의 데이타 입력부들은 로컬 데이타 버스 LDB의 비트들(2, 3, 4, 5, 6 및 7)에 접속된다.

래치 회로들(51)의 클럭 입력부들은 대응 어드레스들을 지정하기 위하여 어드레스 선택 신호들(SEL0 내지 SELF)에 각각 접속된다. 도 4에서, 어드레스(0)에 대응하는 래치 회로(51)의 클럭 입력부는 어드레스 선택 신호 SEL0에 접속된다. 어드레스(1)에 대응하는 래치 회로(51)의 클럭 입력부는 어드레스 선택 신호 SEL1에 접속된다.

동일한 방식으로, 어드레스들(2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E 및 F)에 대응하는 래치 회로(51)의 클럭 입력부는 어드레스 선택 신호들 SEL2, SEL3, SEL4, SEL5, SEL6, SEL7, SEL8, SEL9, SELA, SELB, SELC, SELD, SELE 및 SELF에 각각 접속된다.

클럭 입력부가 액티브('H' 레벨) 상태가 될 경우, 각 래치 회로(51)는 데이타 입력부로 입력된 값을 래치하여 출력한다. 이 때, 래치 회로(51)는 소거나 기입이 완료될 때까지 데이타를 계속해서 래치한다.

기입 회로들(6)은 비트(0 내지 7) 단위로 배치된다. 도 4에 도시된 바와 같이, 1 비트용 기입 회로(6)는 어드레스들(0 내지 F)(16진법)에 대응하는 16개의 레벨 시프터들(61)로 구성된다. 레벨 시프터들(61)은 전압 발생 회로를 구성한다. 각 레벨 시프터(61)의 입력부는 대응 비트 및 어드레스에서 래치 회로(51)의 출력에 접속된다. 예를 들어, 비트(0) 및 어드레스(0)에 대응하는 레벨 시프터(61)의 입력부는 비트(0) 및 어드레스(0)에 대응하는 래치 회로(51)의 출력부에 접속된다.

각 레벨 시프터(61)의 출력부는 대응 비트 및 어드레스에서 기입 및 판독 디지트 라인들 WB 및 RB에 접속된다. 예를 들어, 비트(0) 및 어드레스(0)에 대응하는 레벨 시프터(61)의 입력부는 비트(0) 및 어드레스(0)에 대응하는 기입 및 판독 디지트 라인들 WB 및 RB에 접속된다.

동시 기입이 가능하게 되고, 개시 신호들인 EME 및 RUMN이 실행되어 대응 래치 회로(51)로부터의 출력이 '1'이 될 경우, 레벨 시프터(61)는 접속된 기입 디지트 라인 WB를 선택 레벨로 설정한다. 선택 레벨의 값은 기입/소거 모드 선택 신호들인 EWS0 및 EWS1에 따라서 결정된다.

도 1로 되돌아 가서, X 디코더(7)는 페이지들(0 내지 F)(16진법)에 대응하는 16개의 기입 워드 라인들 WW 중 하나 또는 페이지들(0 내지 F)에 대응하는 판독 워드 라인들 RW 중 하나를 어드레스 데이타 래치 회로(3)로부터 출력된 4 비트 어드레스 신호에 따라서 선택 레벨로 설정한다. 기입 회로(6)와 동일한 방식으로, 선택 레벨의 값은 기입/소거 모드 선택 신호들인 EWS0 및 EWS1에 따라서 결정된다.

비트(0 내지 7) 단위로 배치된 센스 증폭기(8)는 메모리 셀(21)의 메모리 정보를 검색하고 증폭한다. 비트(0 내지 7) 단위로 배치된 Y 셀렉터(9)는 어드레스 선택 신호들인 SEL0 내지 SELF에 따라서 어드레스들(0 내지 F)에 대응하는 16개의 판독 디지트 라인들 RB 중 하나를 선택하고, 선택된 판독 디지트 라인을 대응 센스 증폭기에 접속한다. 예를 들어, 비트(0)에 대응하는 Y 셀렉터(9)는 선택된 판독 디지트 라인을 비트(0)에 대응하는 센스 증폭기(8)에 접속한다. 비트(1)에 대응하는 Y 셀렉터(9)는 선택된 판독 디지트 라인을 비트(1)에 대응하는 센스 증폭기(8)에 접속한다.

출력 버퍼(10)는 센스 증폭기(8)로부터 출력된 8 비트 데이타를 EEPROM의 외부로 출력한다. 데이타 래치 소거 회로(11)는 소거 및 기입이 완료됨과 동시에 기입 데이타 래치 회로들(5)의 모든 데이타를 동시에 삭제하는데, 다시말해서 기입 데이타 래치 회로들(5)의 모든 데이타를 '0'으로 설정한다.

타이밍 제어 회로(12)는 동시 기입 인에이블 신호 EME와 같은 제어 신호들을 동시 기입이 가능하도록 발생시키는데, 여기서 기입/소거 모드 선택 신호들인 EWS0 및 EWS1은 소거나 기입 모드를 표시하고, 동시 기입 개시 신호 RUMN은 EEPROM의 외부의 CPU(중앙 처리 장치)로부터 입력된 명령에 따른 동시 기입의 개시를 표시한다.

외부 CPU(100)로부터 동시 소거를 지정하는 명령을 수신하면, 타이밍 제어 회로(12)는 기입/소거 모드 선택 신호 EWS0를 소거 모드를 지정하는 액티브 상태('H' 레벨)로 설정한다. 동시에, 타이밍 제어 회로(12)는 동시 기입 인에이블 신호 EME를 동시 기입을 지정하는 액티브 상태('H' 레벨)로 설정한다(도 5의 (a)에서 시간 t1). 이 때, 기입/소거 모드 선택 신호 EWS1은 'L' 레벨을 유지한다.

페이지(2)의 어드레스(0)를 지정하는 어드레스 신호는 EEPROM의 외부로부터 어드레스 버스 AB로 입력되어, 데이타 '0'이 데이타 버스 DB의 모든 비트들(0 내지 7)로 입력된다(도 5의 (b)). 기입/소거 모드 선택 신호인 EWS0가 액티브 상태이기 때문에, 인버터들(41) 및 버퍼들(42)은 비트들(0 내지 7)에 대응하는 데이타 설정 회로들(4-0 내지 4-7)에서 인에이블 및 디스에이블 상태로 각각 변화된다.

따라서, 데이타 설정 회로(4)의 데이타 설정 회로들(4-0 내지 4-7)은 데이타 버스 DB의 각 비트 데이타를 반전하여 로컬 데이타 버스 LDB의 대응하는 비트들로 출력한다. 데이타 '0'이 데이타 버스 DB의 모든 비트들(0 내지 7)로 입력되기 때문에, 데이타 '1'은 로컬 데이타 버스 LDB의 모든 비트들(0 내지 7)로 출력된다.

각 기입 데이타 래치 회로(5)는 데이타 설정 회로(4)로부터 어드레스 선택 신호 SEL에 의해 지정된 어드레스에서 래치 회로(51) 내의 로컬 데이타 버스 LDB로 출력된 데이타를 래치한다. 페이지(2)의 어드레스(0)를 지정하는 어드레스 신호가 어드레스 버스 AB로 입력되었기 때문에, 어드레스 디코더(2)는 어드레스(0)를 지정하는 어드레스 선택 신호 SEL0 만을 액티브 상태('H')로 설정하고, 나머지 어드레스 선택 신호들인 SEL1 내지 SELF는 'L' 레벨로 설정한다.

비트들(0 내지 7)에 대응하는 기입 데이타 래치 회로(5)에서, 어드레스(0)에 대응하는 각 래치 회로(51)는 로컬 데이타 버스 LDB의 대응하는 비트로 출력된 데이타 '1'을 래치한다.

동일하게, 페이지(2)의 어드레스(1)를 지정하는 어드레스 신호는 어드레스 버스 AB로 외부로 입력되고, 데이타 '0'은 데이타 버스 DB의 모든 비트들(0 내지 7)로 입력된다(도 5의 (b)).

기입/소거 모드 선택 신호 EWS0가 액티브 상태이기 때문에, 비트들(0 내지 7)에 대응하는 데이타 설정 회로들(4-0 내지 4-7)은 데이타 버스 DB의 각 비트들을 반전하여 로컬 데이타 버스 LDB의 대응하는 비트들로 출력한다. 이 때, 데이타 '1'은 로컬 데이타 버스 LDB의 모든 비트들(0 내지 7)로 출력된다.

페이지(2)의 어드레스(1)를 지정하는 어드레스 신호가 어드레스 버스 AB로 입력되었기 때문에, 어드레스 디코더(2)는 어드레스(1)를 지정하는 어드레서 선택 신호 SEL1만을 액티브 상태('H' 레벨)로 설정하고, 남은 어드레스 선택 신호들인 SEL0 및 SEL2 내지 SELF는 'L' 레벨로 설정한다.

비트들(0 내지 7)에 대응하는 기입 데이타 래치 회로들(5)에서, 어드레스(1)에 대응하는 각 래치 회로(51)는 로컬 데이타 버스 LDB의 대응 비트로 출력된 데이타 '1'을 래치한다. 이와 같이, 비트들(0 내지 7)에 대응하는 기입 데이타 래치 회로들(5)에서, 어드레스들(0 및 1)에 대응하는 래치 회로들(51)은 데이타 '1'을 래치하여 출력한다. 남은 래치 회로들(51)은 데이타 '1'을 래치하지 않기 때문에 '0'을 출력한다.

계속해서, 타이밍 제어 회로(12)는 동시 기입의 개시를 지정하는 명령을 외부에서 수신한다. 타이밍 제어 회로(12)는 동시 기입 개시 신호 RUMN을 액티브 상태('H' 레벨)로 설정하여 동시 기입의 개시를 지정한다(도 5의 (a)).

동시 기입 인에이블 신호 EME 및 기입/소거 모드 선택 신호 EWS0가 액티브인 동안에 동시 기입 개시 신호 RUMN이 액티브 상태로 될 때, 비트들(0 내지 7)에 대응하는 기입 회로들(6)은 어드레스들(0 내지 F)에 대응하는 16개의 기입 디지트 라인들 WB 중에 기입 데이타 래치 회로(5)로부터의 출력이 '1'인 어드레스에 대응하는 기입 디지트 라인을 선택 레벨(고전압 VPP)로 설정한다. 기입 회로들(6)은 기입 데이타 래치 회로(5)로부터의 출력이 '0'인 어드레스에 대응하는 기입 디지트 라인을 비선택 레벨(1/2 VPP)로 설정한다.

어드레스들(0 및 1)에 대응하는 래치 회로들(51)이 각 기입 데이타 래치 회로(5)에서 데이타 '1'을 래치하였기 때문에, 어드레스들(0 및 1)에 대응하는 기입 디지트 라인들 WB는 소정의 선택 레벨로 변화된다. 모든 판독 디지트 라인들 RB는 부동 상태로 존재한다.

동시 기입 인에이블 신호 EME 및 기입/소거 모드 선택 신호 EWS0가 액티브인 동안에 동시 기입 개시 신호 RUMN이 액티브 상태가 될 때, X 디코더(7)는 어드레스 데이타 래치 회로(3)로부터의 어드레스 신호에 의해 지정된 페이지에 대응하는 기입 워드 라인을 페이지들(0 내지 F)에 대응하는 16개의 기입 워드 라인들 WW 중에서 선택 레벨(0 V)로 설정한다. X 디코더(7)는 남은 기입 워드 라인들을 비선택 레벨(1/2 VPP)로 설정하고, 모든 판독 워드 라인들 RW를 1/2 VPP로 설정한다.

페이지(2)를 지정하는 어드레스 신호가 어드레스 버스 AB로 입력되었기 때문에, 페이지(2)에 대응하는 기입 워드 라인 WW는 소정의 선택 레벨로 변화된다. 따라서, 0 V와 고전압 VPP가 메모리 셀 어레이(1)의 메모리 셀들(21)에서 비트들(0 내지 7), 페이지(2) 및 어드레스(0 및 1)에 대응하는 메모리 셀들(21)의 메모리 셀 트랜지스터들(22)의 제어 게이트들 및 드레인들로 각각 공급된다. 이와 같은 방식으로, 페이지(2)의 어드레스들(0 및 1)에서 데이타가 동시에 소거된다(도 5의 (c)).

데이타 래치 소거 회로(11)는 기입 데이타 래치 회로들(5)의 모든 데이타를 타이밍 제어 회로(12)의 제어를 받는 소거의 완료와 동시에 '0'으로 변화된다.

EEPROM 외부의 CPU(100)로부터 동시 기입을 지정하는 명령을 수신하면, 타이밍 제어 회로(12)는 기입/소거 모드 선택 신호 EWS1을 액티브 상태('H' 레벨)로 설정하여 기입 모드를 지정한다. 동시에, 타이밍 제어 회로(12)는 동시 기입 인에이블 신호 EME를 액티브 상태('H' 레벨)로 설정하여 동시 기입을 지정한다(도 5의 (a)에서의 시간 t2). 타이밍 제어 회로(12)는 기입/소거 선택 신호 EWS0를 'L' 레벨로 유지한다는 것을 주의한다.

페이지(2)의 어드레스(0)를 지정하는 어드레스 신호는 EEPROM의 외부로부터 어드레스 버스 AB로 입력되고, 페이지(2)의 어드레스(0)에 기입될 8 비트 데이타는 데이타 버스 DB로 입력된다(도 5의 (b)).

기입/소거 모드 선택 신호 EWS1이 액티브 상태이기 때문에, 비트들(0 내지 7)에 대응하는 데이타 설정 회로들(4-0 내지 4-7)의 버퍼들(42) 및 인버터들(41)은 인에이블 상태 및 디스에이블 상태로 각각 변화된다. 따라서, 데이타 설정 회로(4)는 데이타 버스 DB의 각 비트 데이타를 로컬 데이타 버스 LDB의 대응하는 비트들로 직접 출력한다.

각 기입 데이타 래치 회로(5)는 데이타 설정 회로(4)로부터 출력된 데이타를 어드레스 선택 신호 SEL에 의해 지정된 어드레스에서 래치 회로(51) 내의 로컬 데이타 버스 LDB로 래치한다.

페이지(2)의 어드레스(0)를 지정하는 어드레스 신호가 어드레스 버스 AB로 입력되었기 때문에, 어드레스 디코더(2)는 어드레스(0)를 지정하는 어드레스 선택 신호 SEL0만을 액티브 상태('H')로 설정하고, 나머지 다른 어드레스 선택 신호들인 SEL1 내지 SELF는 'L' 레벨로 설정한다. 비트들(0 내지 7)에 대응하는 기입 데이타 래치 회로들(5)에서, 어드레스(0)에 대응하는 각 래치 회로(51)는 로컬 데이타 버스 LDB의 대응하는 비트로 출력된 데이타를 래치한다.

페이지(2)의 어드레스(1)를 지정하는 어드레스 신호는 어드레스 버스 AB로 외부에서 입력되고, 페이지(2)의 어드레스(1)에서 기입될 8 비트 데이타는 데이타 버스 DB로 입력된다(도 5의 (b)).

기입/소거 모드 선택 신호 EWW1이 액티브 상태이기 때문에, 비트들(0 내지 7)에 대응하는 데이타 설정 회로들(4-0 내지 4-7)은 데이타 버스 DB의 각 비트 데이타를 로컬 데이타 버스 LDB의 대응하는 비트들로 직접 출력한다.

페이지(2)의 어드레스(1)를 지정하는 어드레스 신호가 어드레스 버스 AB로 입력되었기 때문에, 어드레스 디코더(2)는 어드레스(1)를 지정하는 어드레스 선택 신호 SEL1만을 액티브 상태('H')로 설정하고, 나머지 다른 어드레스 선택 신호들인 SEL0 및 SEL2 내지 SELF는 'L' 레벨로 설정한다.

비트들(0 내지 7)에 대응하는 기입 데이타 래치 회로들(5)에서, 어드레스(1)에 대응하는 각 래치 회로(51)는 로컬 데이타 버스 LDB의 대응하는 비트로 출력된 데이타를 래치한다. 이 때, 비트들(0 내지 7)에 대응하는 기입 데이타 래치 회로들(5)에서, 어드레스(0)에 대응하는 각 래치 회로(51)는 어드레스(0)에 기입될 데이타를 래치하고, 어드레스(1)에 대응하는 각 래치 회로(51)는 어드레스(1)에 기입될 데이타를 래치한다.

동시 기입 인에이블 신호 EME 및 기입/소거 모드 선택 신호 EWS1이 액티브 상태인 동안, 동시 기입 개시 신호 RUMN이 액티브 상태인 경우에, 비트들(0 내지 7)에 대응하는 기입 회로들(6)은 어드레스(0 내지 F)에 대응하는 16개의 기입 디지트 라인들 WB 중에 기입 데이타 래치 회로(5)로부터의 출력이 '1'인 어드레스에 대응하는 기입 디지트 라인을 선택 레벨(0 V)로 설정한다.

각 기입 데이타 래치 회로(5)가 어드레스들(0 및 1)에서 기입될 데이타를 래치하였기 때문에, 기입 데이타 '1'을 래치한 래치 회로(51)는 '1'을 출력하고, 기입 데이타 '0'을 래치한 래치 회로(51)는 '0'을 출력한다. 그러므로, 어드레스들(0 및 1)에 대응하는 기입 디지트 라인들 WB 중에 기입 데이타의 값이 '1'인 비트에 대응하는 기입 디지트 라인 WB가 선택 레벨로 변화된다. 모든 판독 디지트 라인들 RB는 부동 상태로 존재한다.

동시 기입 인에이블 신호 EME 및 기입/소거 모드 선택 신호 EWS1이 액티브 상태인 동안, 동시 기입 개시 신호 RUMN이 액티브 상태인 경우에, X 디코더(7)는 페이지(0 내지 F)에 대응하는 16개의 기입 워드 라인들 WW 중에 어드레스 데이타 래치 회로(3)로부터의 어드레스 신호에 의해 지정된 페이지에 대응하는 기입 워드 라인을 선택 레벨(고전압 VPP)로 설정한다. X 디코더(7)는 남은 기입 워드 라인들을 비선택 레벨(1/2 VPP)로 설정하고, 모든 판독 워드 라인들 RW를 0 V로 설정한다.

페이지(2)를 지정하는 어드레스 신호가 어드레스 버스 AB로 입력되었기 때문에, 페이지(2)에 대응하는 기입 워드 라인 WW은 선택 레벨로 변화된다. 따라서, 메모리 셀(21)의 메모리 셀 트랜지스터(22) 중에, 페이지(2), 어드레스(0) 및 어드레스(0)에서 기입될 데이타의 값이 '1'인 비트에 대응하는 메모리 셀(21)의 메모리 셀 트랜지스터(22)의 제어 게이트 및 드레인으로 고전압 VPP 및 0 V가 각각 공급된다.

동시에, 페이지(2), 어드레스(1) 및 어드레스(1)에서 기입될 데이타의 값이 '1'인 비트에 대응하는 메모리 셀(21)의 메모리 셀 트랜지스터(22)의 제어 게이트 및 드레인으로 고전압 VPP 및 0 V가 각각 공급된다. 그 결과, 데이타는 페이지(2)의 어드레스들(0 및 1)에서 동시에 기입된다(도 5의 (c).

데이타 래치 소거 회로(11)는 기입 데이타 래치 회로들(5)의 모든 데이타를 타이밍 제어 회로(12)의 제어를 받는 기입이 완료됨과 동시에 '0'으로 변화시킨다. 상술한 바와 같이, 제1 실시예에 따르면, 복수의 어드레스들에서 메모리 셀들(21)에 대해 데이타가 동시에 기입될 수 있다.

하나의 오퍼레이션을 위한 재기입 시간(t1과 t3 사이의 시간 간격)은 입력 데이타에 대응하는 데이타를 복수의 어드레스로 순차적으로 전송하는데 필요한 시간 만큼 종래의 재기입 시간(t4와 t5 사이의 시간 간격)보다 길어진다. 그러나, 전송 시간은 메모리 셀(21)에 대한 실제 소거/기입 시간(동시 기입 개시 신호 RUMN이 액티브 상태가 된 후에 소거/기입이 완료되는데 필요한 시간)에 비해 상당히 짧아진다.

그러므로, 하나의 어드레스에 대한 종래의 데이타 재기입 시간과 거의 동일한 시간 내에 데이타가 복수의 어드레스에 재기입될 수 있기 때문에, 재기입 시간이 크게 단축될 수 있다.

데이타는 데이타 '1'이 기입되는 기입 데이타 래치 회로(5)의 래치 회로(51)에 대응하는 어드레스에서의 메모리 셀(21)만을 선택함으로써 소거/기입되는 반면에, 데이타 '0'이 기입되는 래치 회로(51)에 대응하는 어드레스에서의 메모리 셀(21) 내에서는 어떠한 데이타도 소거/재기입되지 않는다. 이로 인해, 메모리 셀(21)에 대한 재기입 처리의 회수를 감소시키고 메모리 셀(21)의 수명을 증가시킬 수 있다.

제1 실시예에서, 재기입은 페이지(2)의 어드레스들(0 및 1)에서 동시에 수행된다. 또한, 재기입은 3개 이상의 어드레스들에서 동시에 수행될 수도 있다. 이 경우에, 데이타는 어드레스 버스 AB로 어드레스 신호를, 그리고 데이타 버스 DB로 데이타를 반복하여 입력함으로써 기입 데이타 래치 회로(5)에 반복 기록된다. 원하는 어드레스 번호에 대응하는 데이타가 기입 데이타 래치 회로(5)로 전송된 후, 동시 기입 개시 신호 RUMN은 액티브 상태로 설정된다.

제1 실시예는 재기입이 복수의 어드레스에서 동시에 수행되는 동시 기입에 관하여 예시화되어 있지만, 바이트 재기입이 각 어드레스에 대하여 수행될 수도 있다. 이와 같은 바이트 재기입 처리에 대하여 설명한다.

외부 CPU(100)로부터 바이트 소거를 지정하는 명령을 수신하면, 타이밍 제어 회로(12)는 기입/소거 모드 선택 신호 EWS0를 액티브 상태로 설정하여 소거 모드를 지정한다(도 5의 (d)에서 t4). 이 때, 동시 기입 인에이블 신호 EME는 'L' 레벨에서 유지된다.

페이지(2)의 어드레스(0)를 지정하는 어드레스 신호가 외부 EEPROM으로부터 어드레스 버스 AB로 입력되며, 데이타 '0'은 데이타 버스 DB의 모든 비트들(0 내지 7)로 입력된다.

기입/소거 모드 선택 신호 EWS0가 액티브 상태이기 때문에, 데이타 설정 회로(4)는 데이타 버스 DB의 각 비트 데이타를 반전하여 로컬 데이타 버스 LDB의 대응 비트들로 출력한다. 비트들(0 내지 7)에 대응하는 기입 데이타 래치 회로들(5)에서, 어드레스(0)에 대응하는 각 래치 회로(51)는 로컬 데이타 버스 LDB의 대응 비트로 출력된 데이타 '1'을 래치한다.

동시 기입 인에이블 신호 EME가 'L' 레벨일 때, 각 기입 회로(6)는 기입 데이타 래치 회로(5)로부터의 출력이 '1'인 어드레스에 대응하는 기입 디지트 라인을, 기입/소거 모드 선택 신호 EWS0가 액티브 상태가 되고 나서 소정의 시간 후에 선택 레벨(고전압 VPP)로 설정한다. 기입 회로(6)는 데이타 래치 회로(5)로부터의 출력이 '0'인 어드레스에 대응하는 기입 디지트 라인을 비선택 레벨(1/2 VPP)로 설정한다. 이 경우, 비트들(0 내지 7) 내의 어드레스(0)에 대응하는 기입 디지트 라인들 WB는 선택 레벨로 변화된다.

동시 기입 인에이블 신호 EME가 'L' 레벨일 때, X 디코더(7)는 어드레스 데이타 래치 회로(3)로부터 어드레스 신호에 의해 지정된 페이지에 대응하는 기입 워들 라인을, 기입/소거 모드 선택 신호 EWS0가 액티브 상태가 되고 나서 소정의 시간 후에 선택 레벨(0 V)로 설정한다. X 디코더(7)는 남은 기입 워드 라인들은 비선택 레벨(1/2 VPP)로 설정하고, 모든 판독 워드 라인들 RW는 1/2 VPP 레벨로 설정한다. 이 경우에, 페이지(2)에 대응하는 기입 워드 라인 WW는 선택 레벨로 변화된다.

따라서, 메모리 셀 어레이(21)의 메모리 셀들(21) 중에, 비트들(0 내지 7), 페이지(2) 및 어드레스(0)에 대응하는 메모리 셀들(21)의 메모리 셀 트랜지스터들(22)의 제어 게이트들 및 드레인들로 고전압 0 V 및 VPP가 각각 공급된다. 이와 같이, 페이지(2)의 어드레스(0)에서의 데이타는 소거된다.

데이타 래치 소거 회로(11)는 기입 데이타 래치 회로들(5)의 모든 데이타를 타이밍 제어 회로(12)의 제어 하의 소거의 완료와 동시에 '0'으로 변화시킨다.

EEPROM 외부의 CPU(100)로부터 바이트 기입을 지정하는 명령을 수신하면, 타이밍 제어 회로(12)는 기입/소거 모드 선택 신호 EWS1을 액티브 상태로 설정하여 기입 모드를 지정한다(도 5의 (d)). 이 때, 동시 기입 인에이블 신호 EMEM는 'L' 레벨을 유지한다.

페이지(2)의 어드레스(0)를 지정하는 어드레스 신호는 외부 EEPROM으로부터 어드레스 버스 AB로 입력되고, 페이지(2)의 어드레스(0)에서 기입될 8 비트 데이타는 데이타 버스 DB로 입력된다(도 5의 (b).

기입/소거 모드 선택 신호 EWS1이 액티브 상태이기 때문에, 데이타 설정 회로(4)는 데이타 버스 DB의 각 비트 데이타를 로컬 데이타 버스 LDB의 대응 비트들로 직접 출력한다. 비트들(0 내지 7)에 대응하는 기입 데이타 래치 회로들(5)에서, 어드레스(0)에 대응하는 각 래치 회로(51)는 로컬 데이타 버스 LDB의 대응 비트로 출력된 데이타를 래치한다.

동시 기입 인에이블 신호 EMEM가 'L' 레벨에 있을 때, 각 기입 회로(6)는 기입 데이타 래치 회로(5)로부터의 출력이 '0'인 어드레스에 대응하는 기입 디지트 라인을, 기입/소거 모드 선택 신호 EWS1이 액티브 상태가 되고 나서 소정의 시간 후에, 선택 레벨(0 V)로 설정한다. 기입 회로(6)는 기입 데이타 래치 회로(5)로부터의 출력이 '0'인 어드레스에 대응하는 기입 디지트 라인을 비선택 레벨(1/2 VPP)로 설정한다. 이 경우, 비트들(0 내지 7)에서 어드레스에 대응하는 기록 디지트 라인들 WB는 선택 레벨로 변화된다.

동시 기입 인에이블 신호 EME가 'L' 레벨일 때, X 디코더(7)는 어드레스 데이타 래치 회로(3)로부터의 어드레스 신호에 의해 지정된 페이지에 대응하는 기입 워드 라인을, 기입/소거 모드 선택 신호 EWS1이 액티브 상태가 되고 나서 소정의 시간 후에, 선택 레벨(고전압 VPP)로 설정한다. X 디코더(7)는 남은 기입 워드 라인을 비선택 레벨(1/2 VPP)로 설정하고 모든 판독 워드 라인들 RW를 0 V로 설정한다. 이 경우, 페이지(2)에 대응하는 기입 워드 라인 WW는 선택 레벨로 변화된다.

메모리 셀 어레이(1)의 메모리 셀들(21) 중에서, 페이지(2), 어드레스(0) 및 어드레스(0)에서 기입될 데이타의 값이 '1'인 비트에 대응하는 메모리 셀(21)의 메모리 셀 트랜지스터(22)의 제어 게이트 및 드레인으로 고전압 VPP 및 0 V가 각각 공급된다. 그 결과, 데이타는 페이지(2)의 어드레스(0)에 기입된다.

데이타 래치 소거 회로(11)는 타이밍 제어 회로(12)의 제어 하에서 기입의 종료와 동시에 기입 데이타 래치 회로들(5)의 모든 데이타를 '0'으로 변화시킨다. 이와 같은 방식으로, 데이타는 바이트 단위로 재기입될 수 있다.

[제1 실시예]

데이타가 제1 실시예에서 순차적으로 데이타를 소거하고 기입함으로써 EEPROM에서 재기입되지만, 데이타는 소거만을 또는 기입만을 함으로써 EEPROM에 재기입될 수도 있다. 도 1 내지 4를 참조하여 제2 실시예를 설명한다.

제2 실시예에서, CPU(100)는 판독을 지정하는 명령을 EEPROM에 공급한다. CPU(100)로부터 명령을 수신하면, 타이밍 제어 회로(12)는 판독 모드 선택 신호 RE를 액티브 상태로 설정하여 판독 모드를 지정한다.

페이지(2)의 어드레스(0)를 지정하는 어드레스 신호는 CPU(100)로부터 어드레스 버스 AB로 입력된다. 어드레스 디코더(2)는 어드레스(0)를 지정하는 어드레스 선택 신호 SEL0만을 액티브 상태('H')로 설정하고, 나머지 어드레스 선택 신호들인 SEL1 내지 SELF는 'L' 레벨로 설정한다.

판독 모드 선택 신호 RE가 액티브 상태가 될 때, 각 기입 회로(6)는 모든 기입 디지트 라인들 WB를 0 V로 변화시키고, 전압 V 2를 판독 디지트 라인들 RB로 공급하여 프리차지(precharge)를 수행한다.

판독 모드 선택 신호 RE가 액티브 상태로 될 때, X 디코더(7)는 페이지들(0 내지 F)에 대응하는 16개의 판독 워드 라인들 RW 중에서, 어드레스 데이타 래치 회로(3)로부터의 어드레스 신호에 의해 지정된 페이지에 대응하는 판독 워드 라인을 선택 레벨(전원 전압 VCC)로 설정한다. X 디코더(7)는 남은 판독 워드 라인들을 비선택 레벨(0 V)로 설정하고, 모든 기입 워드 라인들 WW를 0 V로 설정한다. 그 결과, 선택된 메모리 셀(21)의 메모리 정보는 판독 디지트 라인 RB로 출력된다.

비트(0 내지 7) 단위로 배치된 Y 셀렉터(9)는 어드레스 선택 신호들 SEL0 내지 SELF에 따라서 센스 증폭기(8)로 어드레스(0)에 대응하는 판독 디지트 라인들 RB을 접속한다. 다음으로, 페이지(2)의 어드레스(0)에서의 데이타는 출력 버퍼(10)를 경유하여 외부로 출력된다.

CPU(100)는 페이지(2)의 어드레스(1)를 지정하는 어드레스 신호와 판독을 지정하는 명령을 EEPROM에 공급하여, 페이지(2)의 어드레스(1)에서 데이타를 독출한다. CPU(100)는 페이지(2)의 어드레스(0)로부터 독출된 데이타를 페이지(2)의 어드레스(0)에 기입될 데이타와 비교한다. 또한, CPU(100)는 페이지(2)의 어드레스(1)로부터 독출된 데이타를 페이지(2)의 어드레스(1)에 기입될 데이타와 비교한다.

페이지(2)의 어드레스(0)에 기입될 데이타가 페이지(2)의 어드레스(0)에 저장된 현재의 데이타[즉, 페이지(2)의 어드레스(0)로부터 독출된 데이타]에 관한 '1'에서 '0'으로의 재기입만을 표시하고, 페이지(2)의 어드레스(1)에 기입될 데이타는 페이지(2)의 어드레스(1)에 저장된 현재의 데이타에 관하여 '1'에서 '0'으로의 재기입만을 표시하는 경우, 제1 실시예에서 상술한 바와 같이, CPU(100)는 '0'으로의 재기입만을 처리할 필요가 있으며, 어드레스들(0 및 1)에서 동시 소거만을 실행한다.

이와 같은 방식으로, '1'에서 '0'으로 또는 '0'에서 '1'로의 데이타 재기입에서, CPU(100)는 단지 소거 또는 기입만을 수행할 필요가 있기 때문에, 재기입 시간이 단축된다.

상술한 실시예들에서, 메모리 셀 어레이(1) 및 기입 데이타 래치 회로들(5) 등의 회로들은 비트(0 내지 7) 단위로 배치되며, 각 비트에 대응하는 회로는 어드레스들(0 내지 F)에 대응하는 배치를 갖는다. 이러한 레이아웃은 배선에 편리하게 사용될 수 있으며, 회로들은 어드레스(0 내지 F) 단위로 배치될 수 있다.

상술한 바와 같이, 본 발명에 따르면, 데이타 설정 수단은 소거 모드에서 입력 데이타를 반전하고, 기입 모드에서 입력 데이타를 직접 출력한다. 데이타 래치 수단이 입력 데이타에 대응하는 데이타를 복수의 어드레스로 래치한 후, 제어 수단은 개시 신호를 출력하여 로우 선택 수단에 의한 워드 라인 및 기입 수단에 의한 디지트 라인을 선택한다. 데이타는 복수의 어드레스에서 메모리 셀 내에 동시에 재기입될 수 있다. 그 결과, 데이타는 하나의 어드레스에 대한 종래의 데이타 재기입 시간과 거의 동일한 시간 내에 복수의 어드레스에 재기입될 수 있어서, 재기입 시간을 크게 단축시킬 수 있다.

데이타 래치 수단의 래치 회로들 중에서 소정의 값(예를 들면, '1')이 기입되는 래치 회로에 대응하는 비트 및 어드레스의 메모리 셀만을 선택함으로써 데이타가 소거/기입된다. 소정의 값이 아닌 다른 값(예를 들면, '0')이 기입되는 래치 회로에 대응하는 비트 및 어드레스의 메모리 셀에는 어떠한 데이타도 소거/기입되지 않는다. 이 때문에, 메모리 셀에 관하여 재기입 처리 회수를 감소시킬 수 있고, 메모리 셀의 수명을 증가시킬 수 있다.

데이타를 '1'에서 '0'으로의 재기입하는 경우, 단지 소거만이 수행될 수 있어서 데이타 재기입 시간이 단축될 수 있다.

데이타를 '0'에서 '1'로 재기입하는 경우, 단지 기입만이 수행될 수 있어서 데이타 재기입 시간이 단축될 수 있다.

Claims

불휘발성 반도체 메모리 장치에 있어서:

복수의 비트들, 페이지들 및 어드레스들에 대응하는 복수의 메모리 셀들(21)이 매트릭스 형태로 배치된 메모리 셀 어레이(1);

대응 페이지의 상기 메모리 셀들에 각각 공통으로 접속된 복수의 메모리 라인들(WW, RW);

대응 비트 및 어드레스의 상기 메모리 셀들에 각각 공통으로 접속된 복수의 디지트 라인들(WB, RB);

소거 모드에서 복수의 비트들의 입력 데이타를 반전하여, 기입 모드에서 입력 데이타를 직접 출력하기 위한 데이타 설정 수단(4);

어드레스 신호에 의해 지정된 비트 및 어드레스에 따라서 상기 데이타 설정 수단으로부터 출력된 데이타를 래치하기 위한 데이타 래치 수단(5);

동시 기입 개시 신호(RUMN)를 수신하여, 상기 워드 라인들 중에 어드레스 신호에 의해 지정된 페이지에 대응하는 워드 라인을 선택하기 위한 로우(row) 선택 수단(7);

상기 동시 기입 개시 신호를 수신하여, 상기 데이타 래치 수단으로부터의 출력에 따라서 디지트 라인을 선택하기 위한 기입 수단(6); 및

복수의 어드레스로의 입력 데이타가 상기 데이타 래치 수단에 의해 순차적으로 래치된 후, 외부 명령에 따라서 데이타를 독출하고, 기입 및 판독 모드를 제어하고, 동시 기입 개시 신호를 출력하기 위한 제어 수단(12)

을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 데이타 래치 수단은 비트들 및 어드레스들에 대응하는 복수의 래치 회로를 포함하는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 기입 수단은 소정의 값을 유지하는 래치 회로에 의해 지시된 비트 및 어드레스에 대응하는 디지트 라인을, 상기 디지트 라인들 중에서 선택하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 데이타를 '1'에서 '0'으로 재기입하는 경우, 상기 제어 수단으로 단지 소거만을 지시하는 외부 명령을 공급하기 위한 지시 수단(100)을 더 포함하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 데이타를 '0'에서 '1'로 재기입하는 경우, 상기 제어 수단으로 단지 기입만을 지시하는 외부 명령을 공급하기 위한 지시 수단(100)을 더 포함하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 제어 수단은 기입/소거 선택 신호(EWS0/EWS1), 동시 기입 신호(EME), 판독 모드 선택 신호(RE) 및 동시 개시 신호를 외부 명령에 따라서 상기 로우 선택 수단 및 상기 기입 수단으로 출력하는 불휘발성 반도체 메모리 장치.