JP3010632B2 - 電気的に消去及び書込み可能な不揮発性メモリー - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は不揮発性メモリーに関し、特に電気的に消去
及び書込み可能な不揮発性メモリーの書込み方式に関す
る。

［従来の技術］ 第３図は従来の電気的に消去及び書込み可能な不揮発
性メモリー（以下、単にEEPROM:Electrically Elasebl
e and Programmable Read Only Memoryと略す）の
一例である。通常、EEPROMは数千番地のアドレスを持
ち、メモリー容量は、数万〜数十万ビットにも及ぶが、
本例は１アドレス４ビットのEEPROMとし、フローティン
グゲートゲート型のEEPROMセルを有するものとして説明
する。

このEEPROMは、記憶データの読み出し機能，消去機
能，書込み機能という基本動作の他にユーザが書込みを
簡単な動作で行えるように高機能の書込み機能が付加さ
れている（以下、Ａ機能と略す）。

このＡ機能は、書込みを行う前に必ず行わなければな
らない消去動作及び書込み後に通常行う確認読み出しが
自動的に行われるものである。すなわち、消去→書込み
→確認読み出しの３動作を自動的に連続して行う（一般
にこの消去を自動消去機能、確認読み出しをベリファイ
機能と呼ぶ）。

このＡ機能を説明することで本例のEEPROMの全動作を
説明できるので、以下第３図，第４図（Ａ機能のタイム
チャート）に従って説明する。

第３図に示すように、本例のEEPROMはデータ線電圧設
定部300、ゲート線電圧設定部301、メモリーセル部30
2、センスアンプ部303、出力データラッチ回路304から
構成される。図から明らかなように４ビット構成となっ
ており（入力データD0〜D3、出力O0〜O3）、４ビットは
同様の動作をするので（もちろん、データによる違いは
あるが）、基本的に第１〜第３ビットの説明は省略し、
第０ビットに注目して説明する。

ユーザが書込みデータD0〜D3を供給して、AD信号を高
レベルとすると、レベルシフタ320はVPP電位（通常、20
V〜30V）を出力し、選択用トランジスタ316,319はオン
状態となる。EEPROMは、自動消去動作を開始し、Ｅ信号
が高レベルとなってＮチャンネル型トランジスタ308は
オン状態となり、ゲート線電圧設定部301はVPP電位を出
力し、また、Ｐチャンネル型トランジスタ311はオン状
態となって、データ線電圧設定部300は接地（GND）電位
を出力する。これの電位は、それぞれフローティングゲ
ートゲート型記憶用トランジスタ317に印加され、この
印加電圧により記憶用トランジスタ317のゲート・ソー
ス間に強電界が形成される。この強電界により、シリコ
ン表面と酸化膜とのエネルギー障壁以上に誘起された電
子が、トンネル酸化膜（ゲート酸化膜に電子注入のため
の特に膜厚を薄くしたところ）を通して、フローティン
グゲートゲートに注入される。この電子注入には、一般
に2ms〜5ms程度必要とされ、Ｅ信号が低レベルになる
と、フローティングゲートゲートにトラップされて保持
状態（消去された状態）となり消去が完了し、第０〜第
３ビットのメモリーがすべて消去されて書込み準備完了
となる。Ｅ信号が低レベルになった後、DS信号は一定時
間高レベルになってゲート線，データ線のディスチャー
ジが行われる（実質的にはゲート線のみである）。

次にEEPROMは書込動作を開始し、Ｗ信号が高レベルに
なり、ゲート線電圧設定部301はGND電位を出力し、デー
タ線電圧設定部300は供給されている書込データD0〜D3
の“1"または“0"に対応してVPP電位またはGND電位を出
力する。これらの電位は、それぞれ記憶用トランジスタ
317に印加される。

仮に、D0＝“1"であったとすれば、記憶用トランジス
タ317のゲート・ソース間に強電界が形成され（但し、
消去時とは方向が逆である）、フローティングゲートゲ
ートに消去時にトラップされた電子のうちで、フローテ
ィングゲートゲートと酸化膜とのエネルギー障壁以上に
誘起された電子が、トンネル酸化膜を通してGND電極へ
排除される（これは、逆にフローティングゲートゲート
への正孔注入とも考えることができる）。

この正孔注入も一般に2ms〜5ms程度必要とされ、Ｗ信
号が低レベルになると、フローティングゲートゲートに
トラップされ保持状態（書込まれた状態）となる。また
仮に、D0＝“0"であったとすれば、記憶用トランジスタ
317のゲート・ソース間は無電界となり消去時にトラッ
プされた電子は何の影響も受けない。こうして書込みが
完了し、第０〜第３ビットのメモリーにD0〜D3のデータ
が記憶されたことになる。

Ｗ信号が低レベルとなった後、DS信号は一定時間高レ
ベルとなってゲート線，データ線のディスチャージが行
われる。

最後にEEPROMはベリファイ動作を開始し、Ｒ信号が高
レベルとなってゲート線電圧設定部301は（抵抗r1＋Ｐ
チャンネルトランジスタ313のオン抵抗）と（抵抗r2＋
Ｎチャンネルトランジスタ314のオン抵抗）との比によ
って決まる特性電圧VS（通常、0V〜5V）を出力する。仮
に、記憶用トランジスタ317が書込まれた状態（正孔が
注入された状態）であると、記憶用トランジスタ317の
しきい値電圧（以下、VT）はトラップされている正孔に
より低くなっている（通常、−2V〜−4V程度である）。
従って、記憶用トランジスタ317はオン状態となり、デ
ータ線はGND電極と接続される。

逆に、記憶用トランジスタ317が消去された状態（電
子が注入された状態）であると、記憶用トランジスタ31
7のVTは、トラップされている電子により高くなってい
る（通常、＋6V〜＋8V程度である）。

従って、記憶用トランジスタ317はオフ状態となり、
データ線はGND電極と接続されない。上記したデータ線
の接地状態あるいは非接地状態はセンスアンプ部303が
データ線に印加するVDD電圧により、抵抗r3に電流が流
れる、あるいは流れないという２状態に対応し、この状
態の違いが電圧効果の有無として検出され、それぞれ記
憶データ“1",“0"として出力される（通常、読み出し
時間は数十ns〜数μｓ程度である）。この出力データは
Ｒ信号低レベルのタイミング出力ラッチ回路304にラッ
チされ、読出しデータO0〜O3となる。こうしてベリファ
イ動作は完了するが、ユーザはこの読み出しデータO0〜
O3の出力を確認して書込みの正常終了を知ることができ
る。

以上、説明したようにＡ機能の動作は終了するが、次
に具体的なデータを使ってＡ機能動作の例を説明する。

書込データD0〜D3が“1",“0",“1",“0"である場
合、始めにEEPROMの自動消去機能により、メモリーセル
部302の記憶用トランジスタ（317を代表とする４トラン
ジスタ）はすべて消去された状態となる（もしも、この
状態で読出し動作を行ったとすると出力O0〜O3にすべて
“0"が出力される）。次に、EEPROMの書込動作により第
０ビットと第２ビットの記憶用トランジスタは書込まれ
た状態に変化し、第１ビットと第３ビットの記憶用トラ
ンジスタは消去された状態が保持される。こうして書込
動作が完了し、次の確認読み出しにより出力O0〜O3に期
待値“1",“0",“1",“0"が出力される。

［発明が解決しようとする問題点］ 上述した従来のEEPROMは電気的に書込みが可能であり
且つ不揮発性であるという点を持つ反面、書換え回数が
増加すると記憶データの信頼性が低下するという欠点が
ある。この主原因として、トンネル酸化膜のブレークダ
ウン（データ保持能力の破壊）や電子の酸化膜中へのト
ラップアップ（VTシフト量の低下）が上げられるが、い
ずれも書換え回数が増加すると発生率が高くなる。具体
的には、前述の電子注入及び正孔注入のための高電界の
印加回数が増加すると発生率が高くなる。

表１は上記の書換え動作に伴う高電界の印加の様子を
書換え後の記憶用トランジスタの状態に注目してまとめ
たものである。図から明らかなように“消去された状
態”に書き換えるための動作は、消去のための高電界印
加だけで終了するのに対して（前述の自動消去による電
子注入時に高電界が印加される）、“書込まれた状態”
に書き換えるための動作は、消去のための高電界印加＋
書込みのための高電界印加の合計２回の高電界印加を経
る必要があり（前述の自動消去による電子注入時に１回
＋書込みによる正孔注入時に１回の計２回高電界が印加
される）、印加回数が増加し記憶データの信頼性が低下
する欠点がある。

前述の具体的なデータの例（書込データD0〜D3が
“1",“0",“1",“0"である場合）から考えると、第1,
第３ビットの記憶用トランジスタは消去動作時のみ高電
界が印加されるが、第0,第２ビットの記憶用トランジス
タは消去動作時、及び書込動作時、共に高電界が印加さ
れて、第１、第３ビットの記憶用トランジスタに対して
高電界の印加回数が倍増しており、記憶データの信頼性
が低下する欠点がある。

また、従来のEEPROMの他の欠点として書込時間（プロ
グラム時間とも呼ばれる）が非常に長いという欠点があ
る。これは消去動作，書込動作の１動作に必要な時間が
長い上に、書込動作の前に必ず消去動作をしなければな
らないことに起因している。いま、あるデータを書き込
もうとしたときに必要な書込時間は、一義的に、消去動
作時間＋書込動作時間となる。これは表１からも明かで
あるが、“消去された状態”に書き換えるための動作時
間は、消去動作時間（電子注入する時間）＋書込動作時
間（但し、正孔注入はしない）、“書込まれた状態”に
書き換えるための動作時間は、消去動作時間（電子注入
時間）＋書込動作時間（正孔注入時間）であり、データ
によらず一義的である。通常、単独の消去動作，書込動
作にはそれぞれ2ms〜5msの時間が必要とされるので、デ
ータの書込時間としては、２倍の時間4ms〜10msが必要
であり、非常に長い時間を必要とする欠点がある。

［発明の従来技術に対する相違点］ 上述した従来のEEPROMに対して、本発明のEEPROMは
“消去された状態”に書き換える場合も、“書込まれた
状態”に書き換える場合も高電界の印加回数は常に１回
だけであり、しかも消去動作と、書込動作とを同時に処
理できるという相違点を有する。

［問題点を解決するための手段および作用］ 本願発明の要旨は、アドレス指定可能でありデータを
記憶可能なフローティングゲート型電界効果トランジス
タで構成されたメモリセルと、該メモリセルの制御電極
に接続されるゲート線と、上記メモリセルのソース電極
とドレイン電極との一方に接続されるデータ線とを有す
る電気的に消去及び書込み可能な不揮発性メモリーにお
いて、指定したアドレスの上記メモリセルに指定した論
理値のデータを記憶するために該指定したデータの論理
値により該アドレスのうちで消去された状態にする必要
があるメモリセルと書込まれた状態にする必要があるメ
モリセルとを選定する選定手段と、上記指定された論理
値のデータに応じて上記ゲート線に第１電圧と第２電圧
のいずれかを印加するゲート線電圧設定部と上記指定さ
れた論理値のデータに応じて上記データ線に上記ゲート
線に印加される電圧と逆の電圧を印加するデータ線電圧
設定部とを有し、上記選定した消去された状態にする必
要があるメモリセルへの消去動作と上記選定した書込ま
れた状態にする必要があるメモリセルへの書込み動作と
を同時に実行するデータ設定手段と、上記指定したアド
レスのメモリセルに記憶されたデータを読み出す読み出
し手段とを具備することを特徴とする電気的に消去及び
書込み可能な不揮発性メモリーである。

従って、選定手段がアクセスすべきビットを書込まれ
た状態にすべきか、消去された状態にすべきかを決定
し、該決定に基づきデータ設定手段がそれぞれのビット
を同時に書込まれた状態または消去された状態にする。

［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例に係るEEPROMのブロック図
であり１アドレス,4ビットのEEPROMで、従来例と同様フ
ローティングゲートゲート型のEEPROMである（アドレ
ス，ビット数は説明を簡単にするために最小限としたが
複数アドレスで考えることも当然可能である）。

本実施例のEEPROMは、データ線電圧設定部100、ゲー
ト線電圧設定部101、メモリーセル部102、センスアンプ
部103、出力データラッチ回路104から構成される。本実
施例のEEPROMは、消去動作と書込動作がビット毎に同時
に行われるために、ユーザがデータを記憶させる際にデ
ータを消去するということと、データを書き込むという
こととを区別して考える必要がなく、従って基本機能と
して書込機能，読み出し機能の２種類しか持っていな
い。また、従来例と同様に高機能の書込機能が付加され
ているが、この高機能の書込機能は、書込後に確認読み
出しが自動的に行われるものである（以下、Ｂ機能と略
す）。このＢ機能の動作を説明することで、本実施例の
EEPROMの全機能を説明できるので、以下、第１図，第２
図（Ｂ機能のタイムチャート）に従って説明する。但
し、説明は従来例と同様の理由から、基本的に第０ビッ
トに注目して説明し、第１〜第３ビットの説明は省略す
る。ユーザが、書込データD0〜D3を供給して、AD信号を
高レベルとすると、レベルシフタ119はVPP電位を出力
し、選択用トランジスタ115,118はオン状態となる。EEP
ROMは、書込動作を開始しＷ信号が高レベルになり、デ
ータ線電圧設定部100は供給されている書込データD0〜D
3の“1"または“0"に対応してVPP電位またはGND電位を
出力する（D0＝“1"であればＰチャンネル型トランジス
タ106がオン状態となり、D0＝“0"であればＮチャンネ
ル型トランジスタ107がオン状態となるため）。これに
対して、ゲート線電圧設定部101は供給されている書込
データD0〜D3の“1"または“0"に対応して、データ線電
圧設定部とは逆の電位、GND電位またはVPP電位を出力す
る（D0＝“1"であればＮチャンネル型トランジスタ111
がオン状態となり、D0＝“0"であればＰチャンネル型ト
ランジスタ110がオン状態となるため）。これらの電位
は、それぞれ記憶用トランジスタ116に印加される。

仮に、D0＝“1"であったとすれば、記憶用トランジス
タ116のゲート・ソース間に強電界が形成され（データ
線VPP電位、ゲート線GND電位による）、フローティング
ゲートゲートにトラップされた電子の内で、フローティ
ングゲートゲートと酸化膜とのエネルギー障壁以上に誘
起された電子が、トンネル酸化膜を通してGND電極へ排
除される（正孔注入）。

逆にD0＝“0"であったとすれば、記憶用トランジスタ
116のゲート・ソース間に強電界が形成され（データ線G
ND電位、ゲート線VPP電位による）、シリコン表面と酸
化膜とのエネルギー障壁以上に誘起された電子が、トン
ネル酸化膜を通してフローティングゲートへ注入される
（電子注入）。これらのデータ線電位とゲート線電位の
設定は、書込データD0〜D3に対応して各ビット毎に行わ
れ、正孔注入または電子注入が各ビット毎に同時に行わ
れる。正孔注入または電子注入には2ms〜5ms程度の時間
が必要である。こうして書込みが完了し、第０〜第３ビ
ットのメモリーにD0〜D3のデータが記憶されたことにな
る。Ｗ信号が低レベルとなった後、DS信号は一定時間高
レベルとなってゲート線，データ線のディスチャージが
行われる。

最後にEEPROMはベリファイ動作を開始するが、この動
作は従来例と全く同様であり、説明を省略する。

ユーザはベリファイ動作による読み出しデータO0〜O3
の出力を確認して書込みの正常終了を知ることができ
る。

以上、説明したようにＢ機能の動作は終了するが、次
に具体的なデータを使ってＢ機能の動作を説明する。

書込データD0〜D3が“1",“0",“1",“0"である場
合、EEPROMの書込動作により第０ビットと第２ビットの
データ線電圧設定部はVPP電位、ゲート線電圧設定部はG
ND電位に設定され、記憶用トランジスタは書込まれた状
態に変化する。これに対して、第１ビットと第３ビット
のデータ線電圧設定部はGND電位、ゲート線電圧設定部
はVPP電位に設定され、記憶用トランジスタは消去され
た状態に変化する。こうして書込動作が完了し、次の確
認読み出しにより出力O0〜O3に期待値“1",“0",“1",
“0"が出力される。

［発明の効果］ 以上、説明したように本発明は、供給された書込デー
タに対応して、ビット毎にデータ線電圧設定部の電位と
ゲート線電圧設定部の電位とを設定し、ビット毎に正孔
注入（書込動作）または電子注入（消去動作）を行って
おり、１書換え動作における書換え回数（高電界印加回
数）を減少できる効果がある。またこのビット毎の正孔
注入（書込動作）または電子注入（消去動作）は同時に
行われ、書込時間の短縮に非常に効果がある。

表２は上記の書換え動作に伴う高電界の印加の様子を
書き換え後の記憶用トランジスタの状態に注目してまと
めたものである。従来例で示した表１と比較しても明ら
かなように“消去された状態”に書き換えるための動作
は、消去のための高電界印加だけで終了し、“書込まれ
た状態”に書き換えるための動作も、書込みのための高
電界印加だけで終了しており、１動作で目的の状態に書
き換えることが可能となっている。

また、書込時間に関しても明かであるが、“消去され
た状態”に書き換えるための動作時間は、消去動作時間
（電子注入する時間）だけであり“書込まれた状態”に
書き換えるための動作時間は、書込動作時間（正孔注入
時間）であり、従来例に比べて半減している。

上述したように本発明は、１書換え動作における書換
え動作を減少させることにより、書換え回数が増加する
と高発生率となるトンネル酸化膜のブレークダウンや電
子の酸化膜中へのトラップアップを抑え、記憶データの
信頼性を上げる効果がある。これは現在のEEPROMで一般
に行われている書換え回数の保証（例えば、書換え回数
１万回、記憶データの保持年数10年、不良率１％以下等
がある）を向上させ、より信頼性の高いEEPROMを提供で
きる効果がある。しかも書換えに要する時間は従来のEE
PROMのほぼ半分であり、高速のEEPROMを提供できる効果
がある（唯一の欠点は、ゲート線電圧設定部を各ビット
毎に設けなければならず回路構成が大きくなるが、上記
効果を重視する用途に使用するのであれば容認できるで
あろう）。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は一実
施例の高機能書込動作のタイムチャート図、第３図は従
来のEEPROMを示す回路図、第４図は従来のEEPROMの高機
能書込動作のタイムチャート図である。 100,300……データ線電圧設定部、 101,301……ゲート線電圧設定部、 102,302……メモリーセル部、 103,303……センスアンプ部、 104,304……出力ラッチ回路、 105,109,119,305,310,320……レベルシフタ、 115,118,316,310……選択用トランジスタ、 116,317……フローティングゲート型記憶用トランジス
タ、 106,110,112,120,306,311,313,321……Ｐチャンネル型
トランジスタ、 107,108,111,113,114,117,122,123……Ｎチャンネル型
トランジスタ、 112,322……センスアンプ、 R1,R2,R3……抵抗、 D0,D1,D2,D3……入力データ、 AD……アドレス信号、 Ｗ……ライト信号、 Ｒ……リード信号、 DS……ディスチャージ信号、 O0,O1,O2,O3……出力データ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アドレス指定可能でありデータを記憶可能
   なフローティングゲート型電界効果トランジスタで構成
   されたメモリセルと、該メモリセルの制御電極に接続さ
   れるゲート線と、上記メモリセルのソース電極とドレイ
   ン電極との一方に接続されるデータ線とを有する電気的
   に消去及び書込み可能な不揮発性メモリーにおいて、 指定したアドレスの上記メモリセルに指定した論理値の
   データを記憶するために該指定したデータの論理値によ
   り該アドレスのうちで消去された状態にする必要がある
   メモリセルと書込まれた状態にする必要があるメモリセ
   ルとを選定する選定手段と、 上記指定された論理値のデータに応じて上記ゲート線に
   第１電圧と第２電圧のいずれかを印加するゲート線電圧
   設定部と上記指定された論理値のデータに応じて上記デ
   ータ線に上記ゲート線に印加される電圧と逆の電圧を印
   加するデータ線電圧設定部とを有し、上記選定した消去
   された状態にする必要があるメモリセルへの消去動作と
   上記選定した書込まれた状態にする必要があるメモリセ
   ルへの書込み動作とを同時に実行するデータ設定手段
   と、 上記指定したアドレスのメモリセルに記憶されたデータ
   を読み出す読み出し手段とを具備することを特徴とする
   電気的に消去及び書込み可能な不揮発性メモリー。